CN101720484B - 具有双重功能的多级单元存取缓冲器 - Google Patents

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Abstract

提供了一种诸如页面缓冲器的存取缓冲器，用于使用2级MLC(多级单元)操作来写到诸如闪存的非易失性存储器。该存取缓冲器具有用于临时保存将被写入的数据的第一锁存器。提供第二锁存器用于从该存储器读取数据作为该两级写操作的一部分。该第二锁存器具有反相器，其当从该存储器读取时参与锁存功能。相同的反相器用于产生被写入该第一锁存器的输入信号的补码，导致双端输入被用于写到该第一锁存器。

Description

具有双重功能的多级单元存取缓冲器
技术领域
本发明涉及MLC(多级单元)存储器，并且涉及用于存取这样的MLC存储器的缓冲器。
背景技术
例如NAND闪速装置的闪速存储器已经成为一种重要的促成技术，用于消费者应用和移动存储应用，诸如闪速卡、数字音频和视频播放器、蜂窝电话、USB闪速驱动器和用于替换HDD的固态盘。密度需求一直在增加并且例如NAND闪速提供具有低成本的高密度。由于该原因，多级闪速存储器已经引起了大量关注。在多级存储器中，并不是在两级(level)之间进行选择来在每个单元中保存一个双态的信息元(1位)，而是采用附加级来允许对于每个单元在具有多于2个状态的信息元之间进行选择。例如，可以使用4级来表示4个状态的信息元，并且一个四状态的信息元可以包含2位。如果4级的数据可以被保存在一个存储器单元而不是两个中，则在不需要增加管芯尺寸的情况下可以使该存储器单元密度加倍。
2级闪速存储器单元保存两个逻辑状态中的一个：数据“1”和数据“0”，并且每个存储器单元的内容对应于1位。传统的2级闪速存储器单元可具有对应于数据“1”和数据“0”的两个阈值电压中的一个。NAND闪速中的单级单元(SLC)的阈值电压分布在图1中示出。所示为第一单元状态的分布50和第二单元状态的分布52。在该示例中，单元状态被分别分配给数据“1”和数据“0”(或反之)。“1”状态表示单元打开并且电流可以流过。另一方面，“0”表示单元关断并且电流不可流过。仅使用所保存的数据的1位和两个状态，当在操作期间管理电荷时，SLCNAND闪速的控制逻辑能够保存能量。
4级闪速存储器单元保存4个逻辑状态中的一个，并且每个存储器单元的内容对应于2位。4级闪速存储器单元可具有对应于数据“11”数据“10”、数据“00”和数据“01”的4个阈值电压中的一个。NAND闪速中的4级MLC的阈值电压分布在图2中示出。所示为4个单元状态的分布60、62、64、66。在此示例中，单元状态被分别分配给数据“11”、数据“10”、数据“00”和数据“01”。这采用由Ken Takeuchi提出的、如在美国专利NO.6885583中所描述的2位的行向分配(the row directionassignment)，其通过引用全部包含于此。2位表示较上页面位和较下页面位。因此：
分配为数据“11”的单元具有等于1的较上页面和等于1的较下页面；
分配为数据“10”的单元具有等于1的较上页面和等于0的较下页面；
分配为数据“00”的单元具有等于0的较上页面和等于0的较下页面；
分配为数据“01”的单元具有等于0的较上页面和等于1的较下页面；
发明内容
根据一个主要方面，本发明提供一种用于写到非易失性存储器的存取缓冲器，该存取缓冲器包括：用于接收具有将被写到该存储器的输入位的单端输入信号的单端输入端；用于锁存该输入位的第一锁存器，该第一锁存器具有用于接收包括该输入位的双端输入信号的双端输入端；用于锁存从该非易失性存储器中的存储器位置的较下页面读取的值的第二锁存器；和用于产生该单端输入信号的补码的补码信号产生器，该双端输入信号包括该单端输入信号和该单端输入信号的补码。
在一些实施例中，该存取缓冲器具有第一操作模式和第二操作模式，在该第一操作模式中该补码信号产生器产生该单端输入信号的补码，在该第二操作模式中该第二锁存器用作锁存器；其中当该存取缓冲器接收该输入位并将该输入位锁存到该第一锁存器中时该存取缓冲器在第一操作模式中操作，并且在多级单元编程期间该存取缓冲器在第二操作模式中操作。
在一些实施例中，该存取缓冲器还包括形成该第二锁存器和该补码信号产生器二者的部分的驱动反相器，该第二锁存器还包括反馈数据保持器，该驱动反相器和该反馈数据保持器以锁存器配置连接。
在一些实施例中，该反馈数据保持器包括PMOS晶体管，且该驱动反相器具有连接到该晶体管的漏极的输入端，该晶体管具有连接到该驱动反相器的输出端的栅极，其中当该存取缓冲器在该第一操作模式中操作时，该晶体管将数据保持为高使得避免与该驱动反相器的干扰。
在一些实施例中，该存取缓冲器还包括用于预充电该驱动反相器的输入端的预充电PMOS晶体管。
在一些实施例中，该补码信号产生器包括：第一信号传输器，用于当该存取缓冲器处于该第一操作模式中时将该单端输入信号传输到该驱动反相器，并且当该存取缓冲器处于该第二操作模式中时，防止该输入信号传输到该驱动反相器；第二信号传输器，用于当该存取缓冲器处于该第一操作模式中时将该驱动反相器的输出作为该双端输入信号的一端传输到该第一锁存器，并且当该存取缓冲器处于该第二操作模式中时防止该驱动反相器的输出作为该双端输入信号的一端传输到该第一锁存器。
在一些实施例中，该存取缓冲器还包括：第三信号传输器，用于当该存取缓冲器处于该第二模式中时将该存储器的输出传输到该第二锁存器电路的输入端，并且当该存取缓冲器处于该第一模式中时不对该存储器的输出起作用。
在一些实施例中，该第一、第二和第三传输电路的每一个包括各自的NMOS晶体管。
在一些实施例中，连接该NMOS晶体管的漏极以接收来自该存储器的输入，并且该NMOS晶体管的栅极连接到该第二锁存器的输入端。
在一些实施例中，该非易失性存储器包括闪速存储器，该闪速存储器具有作为存取缓冲器的页面缓冲器。
根据另一个主要方面，本发明提供一种用于写到非易失性存储器的方法，该方法包括：接收具有将被写到该存储器的输入位的单端输入信号；使用包括驱动反相器的输入反相器来产生该单端输入信号的补码，该单端输入信号的补码和该单端输入信号组合形成双端输入信号；将该输入位锁存到具有双端输入端的第一锁存器，该双端输入端用于接收包括该输入位的双端输入信号；并且将从该非易失性存储器中的存储器位置的较下页面读取的值锁存到包括该驱动反相器的第二锁存器。
在一些实施例中，该方法还包括：当接收该输入位并锁存该输入位到该第一锁存器中时，在第一操作模式中操作该存取缓冲器，其中该输入反相器产生该单端输入信号的补码；并且在多级单元编程期间，在第二操作模式中操作该存取缓冲器，其中该第二锁存器用作锁存器。
在一些实施例中，该方法还包括预充电该驱动反相器的输入端。
在一些实施例中，该方法还包括：当该存取缓冲器处于该第一操作模式中时，将该单端输入信号传输到该驱动反相器，并且当该存取缓冲器处于该第二操作模式中时，防止该输入信号传输到该驱动反相器；当该存取缓冲器处于该第一操作模式中时，将该驱动反相器的输出作为该双端输入信号的一端传输到该第一锁存器，并且当该存取缓冲器处于该第二操作模式中时，防止该驱动反相器的输出作为该双端输入信号的一端传输到该第一锁存器。
在一些实施例中，该方法还包括当该存取缓冲器处于该第二模式时，将该存储器的输出传输到该第二锁存器电路的输入端。
根据又一个主要方面，本发明提供了一种具有用于写到非易失性存储器结构的存取缓冲器的存储器系统，该存取缓冲器包括：用于接收具有被写到该存储器结构的输入位的单端输入信号的单端输入端；用于锁存该输入位的第一锁存器，该第一锁存器具有用于接收包括该输入位的双端输入信号的双端输入端；用于锁存从该非易失性存储器结构中的存储器位置的较下页面读取的值的第二锁存器；和用于产生该单端输入信号的补码的补码信号产生器，该双端输入信号包括该单端输入信号和该单端输入信号的补码。
在一些实施例中，该非易失性存储器结构包括存储器单元阵列。
在一些实施例中，该存储器单元阵列包括包含串行连接的多个浮栅存储器单元的闪速存储器单元串，该串行连接的多个存储器单元被耦合到一个位线，该各存储器单元被耦合到各自的字线。
在一些实施例中，该非易失性存储器包括闪速存储器，该闪速存储器具有作为存取缓冲器的页面缓冲器。
附图说明
现在将参考附图描述本发明的实施例，其中：图1是SLC位的位置的阈值分布；图2示出MLC位的位置的阈值分布；图3示出MLC位的位置的阈值分布和用于编程的可接受转变；图4是本发明的实施例提供的页面缓冲器的框图；图5是本发明的实施例提供的另一个页面缓冲器的框图；图6是本发明的实施例提供的页面缓冲器的详细电路图；图7A、7B、7C和7D示出不同操作状态中的图6的部分电路；图8是本发明的实施例可适用的闪速存储器系统的框图。
具体实施方式
图3示出具有图2的位映射的MLC存储器中的一组允许的编程操作，其中上述提到的分布再次在60、62、64和66处示出。闪速存储器中的“编程”操作将“1”改变为“0”。在MLC闪速中，编程开始于较下页面，接下来是较上页面。单元的起始点为分布60，此为擦除状态。
当保存到较下页面时，如果位是“1”，则无需做任何事，这与擦除状态一致。如果位是“0”，则单元必须被编程到第二分布62，如68所标记的。这是编程的第一阶段。
当保存到较上页面时，有必要首先知道在较下页面中是什么。在图3中标记了可能的转变：
如果较下页面是“1”，当前分布是60，则如果要被写入较上页面的位是“1”，则无需做任何事，这与擦除状态一致；
如果较下页面是“1”，当前分布是60，则如果要被写入较上页面的位是“0”，则该单元必须被编程到第四分布66，如70所标记的。这是编程的第二阶段的一部分；
如果较下页面是“0”，当前分布是62，则如果要被写入较上页面的位是“1”，则无需做任何事，这与分布62相一致；
如果较下页面是“0”，当前分布是62，则如果要被写入较上页面的位是“0”，则该单元必须被编程到第三分布64，如71所标记的。这是编程的第二阶段的一部分。
读取阈值被标记在72、74和76处，而编程验证阈值被标记在78、80和82处。读取和编程验证操作具有不同电压电平以读取或判断单元阈值电平。在读取和编程验证之间存在差异的原因在于确保4个状态之间的电压裕度。如果该数据是“0”，编程验证操作则需要检查页面上的所选择单元是否被完全编程。应严格控制该电平以保证相邻阈值状态之间存在足够的电压距离。
图4示出根据本发明的实施例的存取缓冲器。总地在120处标记的存取缓冲器用于写存储器(例如非易失性存储器)。存取缓冲器120具有连接到数据线(DL)的单端输入端108，用于接收具有要写入例如闪速存储器的非易失性存储器(未示出)的输入位的单端输入信号。存在第一锁存器电路100，用于在将保存在存储器中的输入位输出到所选择单元的较下页面或者较上页面之前锁存输入位。第一锁存器电路100连接至存储器/从存储器连接，标记在104处。第一锁存器电路100具有包括输入端110、111的双端输入端，用于接收包含输入位的双端输入信号。存在第二锁存器电路102，用于锁存从存储器读取的值作为较上页面MLC写操作的部分。第二锁存器电路102具有连接到非易失性存储器的输入端106。除了未示出的其它部件之外，第二锁存器102具有驱动反相器114。还示出输入反相电路112，其产生单端输入信号的补码，用于从经由单端输入端108接收的单端输入信号中产生双端输入端110、111。输入反相电路112的部件之一是第一驱动反相器114。因此，该第一驱动反相器114具有两个角色：一个是作为部分第二锁存器电路102，一个是作为部分输入反相电路112，其在后者中作为驱动器起作用。在操作中，存取缓冲器120具有第一操作模式，其中输入反相电路112执行驱动功能，产生单端输入信号的补码。连接122被示出在单端输入端108和第一驱动反相器114的输入端之间，连接124被示出在第一驱动反相器114的输出端和第一锁存器电路100的输入端110之间。因为其中可以有其他介入电路，所以这些以虚线示出。下面提供这些介入电路可能的详细示例。在第一操作模式期间，第一锁存器电路100的输入端111接收单端输入信号，并且输入端110接收单端输入的补码，由此输入端111和110接收双端输入。在数据载入第一锁存器电路100期间，使用该操作模式。
存取缓冲器120具有第二操作模式，其中第二锁存器电路102用作锁存器。在第二操作模式期间，驱动反相器114参与由第二锁存器电路102执行的锁存功能。更具体地，在参考图3描述的具体两阶段MLC编程方案的背景下，在第二操作模式期间，第二锁存器电路102用于保存较下页面的值。随后，在较上页面编程期间，保存在较下页面中的值被用于触发使用哪个验证阈值。参考图3，如果保存在第二锁存器中的值是“1”，则使用Vverify3，且如果保存在第二锁存器中的值是“0”，则使用Vverify2。在编程到非易失性存储器期间，使用该操作模式。
图5示出了根据本发明的实施例的存取缓冲器。现在参考图5，示出为与图4的基本相同的存取缓冲器140，但是有所增加。具体而言，示出为第一传输电路130，当存取缓冲器140为第一模式时，其传输单端输入信号到第一驱动反相器114的输入端，并且当存取缓冲器140为第二模式时，其防止输入信号传输到第一驱动反相器114。存在第二传输电路132，当存取缓冲器140为第一模式时，其将第一驱动反相器114的输出作为双端输入信号的一端传输到第一锁存器电路100的输入端110，并且当存取缓冲器140为第二模式时，其防止第一驱动反相器114的输出作为双端输入信号的一端传输到第一锁存器电路100。还示出第三传输电路134，当存取缓冲器140为第二模式时，其传输存储器(未示出)的输出到第二锁存器电路102的输入端106。当存取缓冲器为第一模式时，第三传输电路134不对存储器的输出起作用。3个传输电路130、132和134的每一个具有相应的控制输入端(未示出)，其控制该传输电路是否传输其相应的输入信号。更一般地，可以采用可以是或者可以不是电路的第一、第二和第三信号传输器。
图4和图5的实施例提供存取缓冲器用于编程非易失性存储器。贯穿剩余的描述，都涉及页面缓冲器。典型地页面缓冲器用于存取闪速存储器。页面缓冲器是存取缓冲器的具体示例。
图6示出由本发明的实施例提供的页面缓冲器以及存储器单元阵列中使用的电路系统的电路图。这是图4或图5的存取缓冲器的具体示例实现。页面缓冲器总地在200处标示，并且具有第一锁存器电路202和第二锁存器电路204。
第一锁存器电路202包括以锁存器配置连接的反相器206和反相器208。到反相器206的输入端是标记为“A”的节点，到反相器208的输入端是标记为“B”的节点。数据线215通过晶体管220连接到节点B。连接晶体管220的栅极以接收控制输入YAI 221。节点A通过晶体管210连接到感应晶体管214。控制输入LCHDA(Latch_Data_A)211连接到晶体管210的栅极。类似地，节点B通过晶体管212连接到感应晶体管214。另一控制输入LCHDB(Latch_Data_B)213连接到晶体管212的栅极。PREBLB(Precharge_bitline_bar)控制输入241连接到PMOS晶体管240的栅极，PMOS晶体管240的漏极连接到标记为“PBSO”(Post_Bitline_Source_Out)的节点用于预充电节点PBSO，并且连接到感应晶体管214的栅极。节点PBSO通过晶体管216连接到节点B，晶体管216在其栅极接收控制输入ISOPBB 217。
第二锁存器电路204包括驱动反相器226(此后，简称“反相器”)和采用PMOS晶体管224实现的反馈数据保持电路。第二锁存器电路204的输入端是被标记为“C”的节点。PMOS晶体管P1 222被连接在Vdd和节点C之间用于预充电节点C。连接晶体管222的栅极以接收控制输入RST_TMb(Reset_temporary_bar)223。连接晶体管224的栅极以接收反相器226的输出。连接反相器226和反馈数据保持电路224以形成锁存器结构。
节点C通过传输晶体管232连接到晶体管220的漏极，传输晶体管232具有连接到其栅极的控制输入WR_ST 233。反相器226的输出还通过传输晶体管234连接到第一锁存器电路202的节点A。传输晶体管234也具有连接到其栅极的控制输入WR_ST 233。节点C也连接到晶体管236的栅极。节点PBSO连接到晶体管236的漏极。晶体管236的源极通过晶体管238连接到Vss。连接晶体管238的栅极以接收控制输入SEL_TM239。节点C还通过晶体管228连接到晶体管230的漏极直至Vss。晶体管228的栅极接收控制输入LCHD_TM(Latch_Data_Temporary)229。晶体管230的栅极连接到节点PBSO。输入反相电路205包括反相器226以及用于经由反相器226将输入数据线215选择性地连接到节点A的部件。
在示意性示例中，电路系统250包括2个NAND存储器单元串。每个NAND存储器单元串包括32个串行连接的浮栅存储器单元，其连接到相应的字线W/L31至W/L0。该两个串包括串选择晶体管256、258，其连接在位线B/LE 261、B/LO 261、263和相应的第一浮栅存储器单元265、267之间。串选择晶体管256、258共同接收串选择信号SSL。而且，该串包括接地选择晶体管271、273，其连接在相应的最后的浮栅存储器单元275、277和公共电源线CSL之间。接地选择晶体管的栅极共同接收接地选择信号GSL。
2个位线261、263通过相应的NMOS晶体管252、254连接到页面缓冲器200。晶体管252、254其各自的栅极被连接以接收相应的控制输入SELBLE(Select_bitline_even)253和SELBLO(Select_bitline_odd)255，用于选择2个位线261、263中的一个。这使得同一页面缓冲器可以服务多个位线。更一般地，一个或多个位线连接到每个页面缓冲器。在示意性示例中，位线具有32个字线，但是更一般地，可以采用任一数量的字线。
现在将详细地描述编程操作。通过适当的控制SELBLE控制输入253和SELBLO控制输入255，选择2个位线261、263的一个。PREBLB和RST_TMb控制输入被用于使用Vdd电平分别为节点PBSO和节点C充电。第一操作模式-数据载入
在第一操作模式期间，在第一锁存器电路202中执行数据锁存。具体地，将被写入到存储器位置的较下或较上页面的位经由DL 215被接收并保存在第一锁存器电路202。
在LCHDA 211被确认有效后，执行数据锁存。这在由PMOS晶体管240用PREBLB信号241预充电PBSO之后来完成。LCHDB 213和LCHD_TM 229并不用于这种模式。
在数据锁存期间，经由DL 215接收的输入被传输到节点B。同时，WR_ST 233为高，使得经由DL 215接收的输入能够通过晶体管232传输到节点C，然后通过反相器226，随后返回通过晶体管234到达节点A，由此在节点A和B处产生对于第一锁存器电路202的双端输入。输入位的值被锁存到第一锁存器电路202中。在数据载入操作之前，使用LCHDA 211将节点B预充电至Vdd并且将节点A放电至Vss。在此之后，LCHDA和LCHDB不用于数据载入操作。这二者(LCHDA和LCHDB)用于编程和擦除操作(第二模式操作)。在数据载入操作期间，不需要2个锁存信号(LCHDA和LCHDB)将编程数据载入第一锁存器电路202。这可能是由于在开始编程操作的数据载入步骤期间第二锁存器电路204的反相器226不需要保持任何信息，如下面详细描述的，其仅需要在完成将数据载入到页面缓冲器的第一锁存器电路202之后能够在较上页面编程操作期间保持信息即可。和使用到锁存器电路的单端输入相比，用于第一锁存器电路202的双端输入的使用提供了更多的信号裕量。第二操作模式-页面编程操作
在页面编程开始时激活仅用于输入数据载入的上面所涉及的信号“WR_ST”(也就是，高)。在此之后，在页面编程操作期间，该信号再次返回到“低”状态。对于其他操作，“WR_ST”总是低，并且节点A和反相器226的输出是电断开的。
在第二操作模式期间，第一锁存器电路202的内容被写入所选择的存储器位置。MLC闪速存储器单元总是以“11”开始，使得必须执行单元的编程以将较下页面和较上页面中的一个或者二者从“1”改变为“0”。使用所描述的位到阈值分布的特定映射，在编程较上页面之后不可能编程较下页面。因此，编程的顺序总是从较下页面编程开始进行，然后是较上页面编程。
第二锁存器电路204用于保存较下页面值，其作为较上页面编程操作的部分而被读取。使用所保存的值，确定较上页面编程阈值水平，也就是与(“11”→“01”)转变相关的阈值或者与(“10”→“00”)转变相关的阈值
写入第二锁存器电路204的第一步骤是预充电节点C。这使用通过晶体管222的控制信号RST_TMb上的脉冲来完成，之后晶体管222关断。
从存储器位置的下页面读取的值出现在节点PBSO上。PBSO＝“H”意味着下页面处于编程状态。编程状态用作“0”数据。擦除状态(非编程状态)用作“1”数据。从存储器位置实际读取值可以使用用于从非易失性存储器进行读取的传统技术来执行，并且读取值出现在节点PBSO。LCHD_TM上的脉冲导致节点C呈现来自PBSO的值。然后，节点C处的值用于控制如下面所描述的页面编程验证操作。
图7A和图7B是示出图6的页面缓冲器200的部分的电路图，用于解释如何补偿对于节点C的两个逻辑情况下的泄漏。
图7C和图7D是示出图6的页面缓冲器200的部分的电路图，用于示出在图6的第二锁存器电路204和全锁存器之间的噪声抗扰度比较。首先参考图7C，如果从存储器的下页面读取的值为“0”，则节点C为低，且反相器226产生关断晶体管224的输出。当晶体管224关断时，由于没有驱动力来保持“低”状态，所以节点C是浮置的。但是，“低”状态可以由反相器226的栅极电容、3个晶体管(2个PMOS 222、224和一个NMOS 228)的结电容以及一个晶体管(NMOS 236)的栅极电容来保持。在一些实施例中，对于“低”状态引入节点“C”的任意可能的噪声可使用与NMOS晶体管组合的附加电容器来避免，以避免由来自相邻线路的信号耦合和来自PMOS的泄漏引起的状态改变的可能性。更具体地，如果需要附加的电容，可以在节点C提供电容器。
接下来参考图7D，如果读取的值是“1”，则节点C为高，且反相器226产生导通晶体管224的低输出。晶体管224在其漏极节点(C)产生“1”，并且这与节点C的高状态一致。因此，节点“C”的高电平由反相器226和晶体管224的反馈锁存器来保持。页面编程
页面编程操作将用于较下页面或用于较上页面。页面编程到下页面不需要从较下页面读取的值。实际上，在编程之前该值将总是“H”。另外，返回参考图3，对于较下页面的唯一有效的编程操作是从阈值分布60(与“11”相关)到阈值分布62(与“10”相关)，并且存在单个验证电压，即所使用的Vverify1。页面编程-较下页面
对于较下页面的页面编程基本与对于SLC存储器的页面编程相同，除了使用不同的阈值电压。页面编程包括施加编程电压到所选择的单元(以传统方式选择)以提高单元的阈值电压。执行验证操作以知道阈值电压是否已经被增加得足够高，也就是高于Vverify1。页面编程-较上页面
对于较上页面的页面编程基本与对于SLC存储器的页面编程相同，除了使用不同的阈值电压。页面编程包括施加编程电压到所选择的单元(以传统方式选择)以提高单元的阈值电压。执行验证操作以知道阈值电压是否已经被增加得足够高。参考图3，之前对于较上页面编程仅允许两种编程操作。这些中的一种是从阈值分布60到分布66的转变70。对于这种操作，使用Vverify3。当较下页面没有被编程时，该转变是可能的。这些中的另一种是从阈值分布62转变为分布64的转变71。对于这种操作，使用Vverify2。当较下页面被编程时，该转变是可能的。
在施加编程电压到所选择的单元之后，验证操作以SEL_TM239上的脉冲开始。发生两个步骤的验证操作。第一验证使用Vverify2且第二验证使用Vverify3。使用节点C来控制使用哪个验证阈值，也就是通过当C为高时使第一验证操作(Vverify2)的结果失效。当C为低时，使用Vverify2，当C为高时，使用Vverify3。
图8示出可应用本发明的实施例的闪速存储器装置。参考图8，闪速存储器810包括用于控制闪存电路的各种功能的诸如控制电路812的逻辑电路系统、用于保存地址信息的地址寄存器814、用于保存编程数据信息的数据寄存器816、用于保存命令数据信息的命令寄存器818、用于产生所需的编程和擦除电压的高电压电路和用于存取存储器阵列820的核心存储器电路。控制电路812包括命令解码器和用于执行诸如读取、编程和擦除功能的内部闪存操作的逻辑。本领域的普通技术人员可以理解，根据将被执行的操作，响应于保存在命令寄存器818中的命令数据，有时与分别保存在地址寄存器814和数据寄存器816中的地址数据和编程数据相结合来执行这些操作。命令数据、地址数据和编程数据由存储器控制器来发出并由闪速存储器810锁存到相应的寄存器。闪速存储器810的所示电路块的基本功能是本领域内公知的。本领域的普通技术人员可以理解，图8中所示的闪速存储器810表示多种可能配置中的一种可能的闪速存储器配置。
为了使闪速存储器810正确操作，保存地址、数据和命令信息的寄存器必须是可靠的。保存在寄存器中的不正确的值导致装置故障。例如，变化的供电电压可以导致寄存器随机改变保存在命令寄存器818中的信息的状态，可能造成位模式对应于所接收的编程或擦除命令。在这样的例子中，伪编程操作将使得数据寄存器816中的随机数据被编程到存储器阵列820的地址寄存器814中的随机地址。如果数据存在于该地址，则对应于该地址的存储器单元将遭受编程电压，且它们的阈值电压可能被改变。伪擦除操作可能导致存储器阵列820中所存在数据被擦除。由于存储器控制器不知道由闪速存储器810执行的伪操作，所以丢失的数据是不可恢复的。闪速存储器810的寄存器典型地使用具有两个稳定状态的触发器电路来设计，例如D触发器。
在上面所描述的实施例中，为了简化目的，装置元件和电路如图中所示互相连接。在本发明对页面缓冲器设备的实际应用中，电路、元件、装置等可以互相直接连接。电路、元件、装置等也可通过对于页面缓冲器的操作必需的其他电路、元件、装置等互相间接连接。因此，在页面缓冲器设备的实际配置中，电路、元件、装置等互相耦合(直接或间接连接)。
本发明的上面所述的实施例仅意于示例。在不脱离仅由后附的权利要求书所限定的本发明的保护范围的情况下，本领域的普通技术人员可以对特定实施例进行变更、修改和变化。
根据上面的教导，本发明可以做出许多修改和变化。因此，可以理解在后附的权利要求书的保护范围内，除了如此处所描述的具体情况外，本发明还可以其它方式实现。

Claims (19)

1.一种用于写到非易失性存储器的存取缓冲器，该存取缓冲器包括：
用于接收具有被写到该存储器的输入位的单端输入信号的单端输入端；
用于锁存该输入位的第一锁存器，该第一锁存器具有用于接收包括该输入位的双端输入信号的双端输入端；
用于锁存从该非易失性存储器中的存储器位置的较下页面读取的值的第二锁存器，其中，所述存储器位置具有较上页面和所述较下页面；和
用于产生该单端输入信号的补码的补码信号产生器，该双端输入信号包括该单端输入信号和该单端输入信号的补码。
2.根据权利要求1所述的存取缓冲器，其中：
该存取缓冲器具有第一操作模式和第二操作模式，在该第一操作模式中该补码信号产生器产生该单端输入信号的补码，在该第二操作模式中该第二锁存器锁存从该较下页面读取的值；
其中当该单端输入端接收该输入位时该存取缓冲器在第一操作模式中操作并锁存该输入位到该第一锁存器中，并且在多级单元编程期间在第二操作模式中操作。
3.根据权利要求2所述的存取缓冲器，还包括驱动反相器，该驱动反相器用于形成该第二锁存器的部分和该补码信号产生器的部分，该第二锁存器还包括反馈数据保持器，该驱动反相器和该反馈数据保持器连接以形成该第二锁存器。
4.根据权利要求3所述的存取缓冲器，其中：
该反馈数据保持器包括PMOS晶体管，且
该驱动反相器具有连接到该晶体管的漏极的输入端，该晶体管具有连接到该驱动反相器的输出端的栅极，其中当该存取缓冲器在该第一操作模式中操作时，该晶体管将数据保持为高使得避免干扰该驱动反相器。
5.根据权利要求4所述的存取缓冲器，还包括：
用于预充电该驱动反相器的输入端的预充电PMOS晶体管。
6.根据权利要求3至5中任一项所述的存取缓冲器，其中该补码信号产生器包括：
第一信号传输器，用于当该存取缓冲器处于该第一操作模式中时，将该单端输入信号传输到该驱动反相器，并且当该存取缓冲器处于该第二操作模式中时，防止该输入信号传输到该驱动反相器；
第二信号传输器，用于当该存取缓冲器处于该第一操作模式中时，将该驱动反相器的输出作为该双端输入信号的一端传输到该第一锁存器，并且当该存取缓冲器处于该第二操作模式中时，防止该驱动反相器的输出作为该双端输入信号的一端传输到该第一锁存器。
7.根据权利要求6所述的存取缓冲器，还包括：
第三信号传输器，用于当该存取缓冲器处于该第二操作模式时，将该存储器的输出传输到该第二锁存器的输入端，并且当该存取缓冲器处于该第一操作模式时，不对该存储器的输出发生作用。
8.根据权利要求7所述的存取缓冲器，其中该第一、第二和第三信号传输器中的每一个包括各自的NMOS晶体管。
9.根据权利要求8所述的存取缓冲器，其中连接该第三信号传输器的NMOS晶体管的漏极以接收来自该存储器的输入，并且该第三信号传输器的NMOS晶体管的栅极连接到该第二锁存器的输入端。
10.根据权利要求8所述的存取缓冲器，其中该非易失性存储器包括闪速存储器，该闪速存储器具有作为存取缓冲器的页面缓冲器。
11.一种用于使用存取缓冲器写到非易失性存储器的方法，该方法包括：
接收具有被写到该存储器的输入位的单端输入信号；
使用包括驱动反相器的输入反相器来产生该单端输入信号的补码，该单端输入信号的补码和该单端输入信号组合形成双端输入信号；
锁存该输入位到具有双端输入端的第一锁存器，该双端输入端用于接收包括该输入位的双端输入信号；以及
将从该非易失性存储器中的存储器位置的较下页面读取的值锁存到包括该驱动反相器的第二锁存器，其中，所述存储器位置具有较上页面和所述较下页面。
12.根据权利要求11所述的方法，还包括：
当接收该输入位并锁存该输入位到该第一锁存器时，在第一操作模式中操作该存取缓冲器，其中该输入反相器产生该单端输入信号的补码；和
在多级单元编程期间，在第二操作模式中操作该存取缓冲器，其中该第二锁存器锁存从该较下页面读取的值。
13.根据权利要求12所述的方法，还包括预充电该驱动反相器的输入端。
14.根据权利要求12或13所述的方法，还包括：
当该存取缓冲器处于该第一操作模式中时，将该单端输入信号传输到该驱动反相器，并且当该存取缓冲器处于该第二操作模式中时，防止该输入信号传输到该驱动反相器；
当该存取缓冲器处于该第一操作模式中时，将该驱动反相器的输出作为该双端输入信号的一端传输到该第一锁存器，并且当该存取缓冲器处于该第二操作模式中时，防止该驱动反相器的输出作为该双端输入信号的一端传输到该第一锁存器。
15.根据权利要求13所述的方法，还包括：
当该存取缓冲器处于该第二操作模式时，将该存储器的输出传输到该第二锁存器的输入端。
16.一种具有用于写到非易失性存储器结构的存取缓冲器的存储器系统，该存取缓冲器包括：
用于接收具有将被写到该存储器结构的输入位的单端输入信号的单端输入端；
用于锁存该输入位的第一锁存器，该第一锁存器具有用于接收包括该输入位的双端输入信号的双端输入端；
用于锁存从该非易失性存储器结构中的存储器位置的较下页面读取的值的第二锁存器；和
用于产生该单端输入信号的补码的补码信号产生器，该双端输入信号包括该单端输入信号和该单端输入信号的补码。
17.根据权利要求16所述的存储器系统，其中该非易失性存储器结构包括存储器单元阵列。
18.根据权利要求17所述的存储器系统，其中该存储器单元阵列包括包含串行连接的多个浮栅存储器单元的闪速存储器单元串，该串行连接的多个存储器单元耦合到一个位线，该各存储器单元耦合到各自的字线。
19.根据权利要求16所述的存储器系统，其中该非易失性存储器包括闪速存储器，该闪速存储器具有作为存取缓冲器的页面缓冲器。
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