KR20140047164A - 2중 기능을 갖는 멀티-레벨 셀 액세스 버퍼 - Google Patents

2중 기능을 갖는 멀티-레벨 셀 액세스 버퍼 Download PDF

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KR20140047164A
KR20140047164A KR1020147008184A KR20147008184A KR20140047164A KR 20140047164 A KR20140047164 A KR 20140047164A KR 1020147008184 A KR1020147008184 A KR 1020147008184A KR 20147008184 A KR20147008184 A KR 20147008184A KR 20140047164 A KR20140047164 A KR 20140047164A
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Abstract

2-스테이지 MLC(멀티-레벨 셀) 동작을 이용하는, 플래시와 같은, 비휘발성 메모리에 기입하기 위한, 페이지 버퍼와 같은, 액세스 버퍼가 제공된다. 액세스 버퍼는 기입될 데이터를 임시로 저장하기 위한 제1 래치를 갖는다. 2-스테이지 기입 동작의 일부로서 메모리로부터 데이터를 판독하기 위해 제2 래치가 제공된다. 제2 래치는, 메모리로부터 판독 시에 래치 기능에 참여하는 반전기를 갖는다. 동일한 반전기가 제1 래치에 기입되는 입력 신호의 보수를 생성하는데 사용되며, 그 결과로서 더블 엔디드 입력이 제1 래치에 기입하는데 사용된다.

Description

2중 기능을 갖는 멀티-레벨 셀 액세스 버퍼 {MULTI-LEVEL CELL ACCESS BUFFER WITH DUAL FUNCTION}
본 발명은 MLC(멀티-레벨 셀(multi-level cell)) 메모리에 관한 것이고, 상기 MLC 메모리를 액세스하는데 사용하기 위한 버퍼에 관한 것이다.
플래시 메모리, 예컨대 NAND 플래시 디바이스는, 플래시 카드, 디지털 오디오 & 비디오 플레이어, 휴대 전화기, USB 플래시 드라이버 및 HDD 대체를 위한 고체 디스크를 위한 핵심 기반 기술(key enabling technology)이 되었다. 밀도 요구는 증가하고 있으며, 예컨대, NAND 플래시는 저비용의 고밀도를 제공한다. 이러한 이유로, 멀티레벨 플래시 메모리에 대한 많은 관심이 표명되었다. 멀티레벨 메모리에 있어서, 각 셀내에 2 상태 정보 요소(비트(bit))를 저장하기 위해 2 레벨 사이를 선택하기 보다는, 각 셀에 대해 2 상태 이상을 갖는 정보 요소들 사이를 선택하는 것을 가능하게 하도록 추가적인 레벨들이 채용된다. 예를 들어, 4 레벨이 4 상태 정보 요소를 나타내기 위해 사용될 수 있으며, 4 상태 정보 요소는 2 비트를 포함할 수 있다. 4 레벨의 데이터가 2 레벨의 데이터 대신 하나의 메모리 셀내에 저장될 수 있다면, 메모리 셀 밀도는 다이(die) 크기 증가 없이 2배가 될 수 있다.
2-레벨 플래시 메모리 셀은 2 논리 상태 중 하나를 저장한다: 데이터 ‘1’ 및 데이터 ‘0’, 각 메모리 셀의 내용은 1 비트에 대응한다. 일반적인 2-레벨 메모리 셀은 데이터 ‘1’ 및 데이터 ‘0’에 대응하는 2 임계 전압들 중 하나를 가질 수 있다. NAND 플래시내의 싱글 레벨 셀(SLC)의 임계 전압 분포은 도 1에 도시되어 있다. 제1 셀 상태에 대한 분포(50), 및 제2 셀 상태에 대한 분포(52)가 도시되어 있다. 이러한 예에 있어서, 셀 상태는, 각각, 데이터 ‘1’ 및 데이터 ‘0’로 지정된다(또는 그 역으로도 마찬가지). ‘1’ 상태는 셀이 턴온되고 전류를 흘릴 수 있다는 것을 나타낸다. 한편, ‘0’은 셀이 턴오프되고 전류를 흘릴 수 없다는 것을 나타낸다. 데이터의 1 비트와 2 상태만이 저장되는 것으로, SLC NAND 플래시의 제어 로직(Control Logic)은, 동작 동안 전기 전하를 관리할 때 에너지를 보존할 수 있다.
4 레벨 플래시 메모리 셀은 4 논리 상태 중 하나를 저장하고, 각 메모리 셀의 내용은 2 비트에 대응한다. 4 레벨 플래시 메모리 셀은 데이터 ‘11’, 데이터 ‘10’, 데이터 ‘00’ 및 데이터 ‘01’에 대응하는 4 임계 전압 중 하나를 가질 수 있다. NAND 플래시의 4-레벨 MLC의 임계 전압 분포는 도 2에 도시되어 있다. 4 셀 상태에 대한 분포(60, 62, 64, 66)가 도시되어 있다. 이러한 예에 있어서, 셀 상태는 각각 데이터 ‘11’, 데이터 ‘10’, 데이터 ‘00’ 및 데이터 ‘01’로 지정된다. 이것은, 그 전체가 참조로 이 명세서에 통합되어 있는 미국 특허 제6,885,583호에 기술되어 있는 바와 같은, Ken Takeuchi에 의해 제안된 2 비트의 로우(row) 방향 배열을 채용한다. 2 비트는 상위 페이지 비트 및 하위 페이지 비트를 나타낸다. 따라서:
데이터 ‘11’에 지정된 셀은 상위 페이지=1 및 하위 페이지=1을 갖는다;
데이터 ‘10’에 지정된 셀은 상위 페이지=1 및 하위 페이지=0을 갖는다;
데이터 ‘00’에 지정된 셀은 상위 페이지=0 및 하위 페이지=0을 갖는다; 그리고
데이터 ‘01’에 지정된 셀은 상위 페이지=0 및 하위 페이지=1을 갖는다.
본 발명의 실시예들이 이제 첨부된 도면을 참조하여 기술될 것이다.
도 1은 SLC 비트 위치에 대한 임계 분포이다.
도 2는 MLC 비트 위치에 대한 임계 분포이다.
도 3은 MLC 비트 위치에 대한 임계 분포, 및 프로그래밍을 위한 허용 가능한 천이를 도시한다.
도 4는 본 발명의 실시예에 의해 제공되는 페이지 버퍼의 블록도이다.
도 5는 본 발명의 실시예에 의해 제공되는 다른 페이지 버퍼의 블록도이다.
도 6은 본 발명의 실시예에 의해 제공되는 페이지 버퍼의 세부화된 회로도이다.
도 7A, 7B, 7C 및 7D는 다양한 동작 상태에 있어서의 도 6의 회로의 일부를 도시한다.
도 8은 본 발명의 실시예들이 적용될 수 있는 플래시 메모리 시스템의 블록도이다.
넓은 일 양태에 따르면, 본 발명은 비휘발성 메모리에 기입하기 위한 액세스 버퍼를 제공하며, 상기 액세스 버퍼는, 상기 메모리에 기입될 입력 비트를 갖는 싱글-엔디드 입력 신호를 수신하기 위한 싱글-엔디드 입력; 상기 입력 비트를 래치시키기 위한 제1 래치로서, 상기 입력 비트를 포함하는 더블-엔디드 입력 신호를 수신하기 위한 더블-엔디드 입력을 갖는 제1 래치; 상기 비휘발성 메모리의 메모리 장소의 하위 페이지로부터 판독된 값을 래치시키기 위한 제2 래치; 및 상기 싱글-엔디드 입력 신호의 보수를 생성하기 위한 보수 신호 생성기를 포함하며, 상기 더블-엔디드 입력 신호는 상기 싱글-엔디드 입력 신호의 보수와 상기 싱글-엔디드 입력 신호를 포함한다.
몇몇의 실시예들에 있어서, 상기 액세스 버퍼는 상기 보수 신호 생성기가 상기 싱글-엔디드 입력 신호의 보수를 생성하는 제1 동작 모드를 갖고 상기 제2 래치가 래치로서 기능하는 제2 동작 모드를 가지며; 상기 액세스 버퍼는 상기 입력 비트를 수신하는 동안 상기 제1 동작 모드로 동작하고 상기 입력 비트를 상기 제1 래치내로 래치시키며, 멀티-레벨 셀 프로그래밍 동안에 상기 제2 동작 모드로 동작한다.
몇몇의 실시예들에 있어서, 상기 액세스 버퍼는 상기 제2 래치와 상기 보수 신호 생성기의 양쪽의 일부를 형성하는 구동 반전기를 더 포함하고, 상기 제2 래치는 피드백 데이터 홀더를 더 포함하며, 상기 구동 반전기와 상기 피드백 데이터 홀더는 래치 구성으로 연결된다.
몇몇의 실시예들에 있어서, 상기 피드백 데이터 홀더는 PMOS 트랜지스터를 포함하며, 상기 구동 반전기는 상기 트랜지스터의 드레인에 연결되는 입력을 갖고, 상기 트랜지스터는 상기 구동 반전기의 출력에 연결되는 게이트를 가지며, 상기 트랜지스터는 상기 액세스 버퍼가 상기 제1 동작 모드로 동작하는 동안 상기 구동 반전기와의 간섭을 회피하도록 데이터를 하이로 홀드한다.
몇몇의 실시예들에 있어서, 상기 액세스 버퍼는 상기 구동 반전기의 입력을 사전-충전하기 위한 사전-충전 PMOS 트랜지스터를 더 포함한다.
몇몇의 실시예들에 있어서, 상기 보수 신호 생성기는, 상기 액세스 버퍼가 상기 제1 동작 모드에 있는 동안 상기 싱글-엔디드 입력 신호를 상기 구동 반전기에 패스시키기 위한 그리고, 상기 액세스 버퍼가 상기 제2 동작 모드에 있는 동안 상기 입력 신호의 상기 구동 반전기로의 패스를 막는 제1 신호 패서; 상기 액세스 버퍼가 상기 제1 동작 모드에 있는 동안 상기 더블-엔디드 입력 신호의 하나의 엔드로서 상기 구동 반전기의 출력을 상기 제1 래치에 패스시키기 위한 그리고, 상기 액세스 버퍼가 상기 제2 동작 모드에 있는 동안 상기 더블-엔디드 입력 신호의 하나의 엔드로서 상기 구동 반전기의 출력의 상기 제1 래치로의 패스를 막는 제2 신호 패서를 포함한다.
몇몇의 실시예들에 있어서, 상기 액세스 버퍼는, 상기 액세스 버퍼가 상기 제2 모드에 있는 동안 상기 메모리의 출력을 상기 제2 래치 회로의 입력에 패스시키기 위한 그리고, 상기 액세스 버퍼가 상기 제1 모드에 있는 동안 상기 메모리의 출력에 영향을 주지 않는 제3 신호 패서를 더 포함한다.
몇몇의 실시예들에 있어서, 상기 제1, 제2 및 제3 패스 회로의 각각은 개개의 NMOS 트랜지스터를 포함한다.
몇몇의 실시예들에 있어서, 상기 NMOS 트랜지스터의 드레인은 상기 메모리로부터의 입력을 수신하도록 연결되며, 상기 NMOS 트랜지스터의 게이트는 상기 제2 래치의 입력에 연결된다.
몇몇의 실시예들에 있어서, 상기 비휘발성 메모리는 플래시 메모리를 포함하고, 상기 플래시 메모리는 상기 액세스 버퍼로서 페이지 버퍼를 갖는다.
넓은 다른 양태에 따르면, 본 발명은 비휘발성 메모리에 기입하기 위한 방법을 제공하며, 상기 방법은, 상기 메모리에 기입될 입력 비트를 갖는 싱글-엔디드 입력 신호를 수신하는 단계; 구동 반전기를 포함하는 입력 반전기를 이용하여 상기 싱글-엔디드 입력 신호의 보수를 생성하는 단계로서, 상기 싱글-엔디드 입력 신호의 보수와 상기 싱글-엔디드 입력 신호는 조합되어 더블-엔디드 입력 신호를 형성하는 단계; 상기 입력 비트를 포함하는 더블-엔디드 입력 신호를 수신하기 위한 더블-엔디드 입력을 갖는 제1 래치내로 상기 입력 비트를 래치시키는 단계; 및 상기 비휘발성 메모리의 메모리 장소의 하위 페이지로부터 판독된 값을 상기 구동 반전기를 포함하는 제2 래치내로 래치시키는 단계를 포함한다.
몇몇의 실시예들에 있어서, 상기 방법은, 상기 입력 비트를 수신하고 상기 입력 비트를 상기 제1 래치내로 래치시키는 동안, 상기 액세스 버퍼를, 상기 입력 반전기가 상기 싱글-엔디드 입력 신호의 보수를 생성하는 제1 동작 모드로 동작시키는 단계; 및 멀티레벨 셀 프로그래밍 동안에, 상기 액세스 버퍼를, 상기 제2 래치가 래치로서 기능하는 제2 동작 모드로 동작시키는 단계를 더 포함한다.
몇몇의 실시예들에 있어서, 상기 방법은, 상기 구동 반전기의 입력을 사전-충전하는 단계를 더 포함한다.
몇몇의 실시예들에 있어서, 상기 방법은, 상기 액세스 버퍼가 상기 제1 동작 모드에 있는 동안 상기 싱글-엔디드 입력 신호를 상기 구동 반전기에 패스시키고, 상기 액세스 버퍼가 상기 제2 동작 모드에 있는 동안 상기 입력 신호의 상기 구동 반전기로의 패스를 막는 단계; 상기 액세스 버퍼가 상기 제1 동작 모드에 있는 동안 상기 더블-엔디드 입력 신호의 하나의 엔드로서 상기 구동 반전기의 출력을 상기 제1 래치에 패스시키고, 상기 액세스 버퍼가 상기 제2 동작 모드에 있는 동안 상기 더블-엔디드 입력 신호의 하나의 엔드로서 상기 구동 반전기의 출력의 상기 제1 래치로의 패스를 막는 단계를 더 포함한다.
몇몇의 실시예들에 있어서, 상기 방법은, 상기 액세스 버퍼가 상기 제2 모드에 있는 동안, 상기 메모리의 출력을 상기 제2 래치 회로의 입력에 패스시키는 단계를 더 포함한다.
넓은 다른 양태에 따르면, 본 발명은 비휘발성 메모리 구조물에 기입하기 위한 액세스 버퍼를 갖는 메모리 시스템을 제공하며, 상기 액세스 버퍼는, 상기 메모리 구조물에 기입될 입력 비트를 갖는 싱글-엔디드 입력 신호를 수신하기 위한 싱글-엔디드 입력; 상기 입력 비트를 래치시키기 위한 제1 래치로서, 상기 입력 비트를 포함하는 더블-엔디드 입력 신호를 수신하기 위한 더블-엔디드 입력을 갖는 제1 래치; 상기 비휘발성 메모리 구조물의 메모리 장소의 하위 페이지로부터 판독된 값을 래치시키기 위한 제2 래치; 및 상기 싱글-엔디드 입력 신호의 보수를 생성하기 위한 보수 신호 생성기를 포함하며, 상기 더블-엔디드 입력 신호는 상기 싱글-엔디드 입력 신호의 보수와 상기 싱글-엔디드 입력 신호를 포함한다.
몇몇의 실시예들에 있어서, 상기 비휘발성 메모리 구조물은 메모리 셀 어레이를 포함한다.
몇몇의 실시예들에 있어서, 상기 메모리 셀 어레이는 직렬로 연결되는 복수의 플로팅 게이트 메모리 셀들을 포함하는 플래시 메모리 셀 열을 포함하며, 상기 직렬 연결된 메모리 셀들은 비트라인에 연결되고, 상기 메모리 셀들은 각각의 워드라인들에 연결된다.
몇몇의 실시예들에 있어서, 상기 비휘발성 메모리는 플래시 메모리를 포함하며, 상기 플래시 메모리는 상기 액세스 버퍼로서 페이지 버퍼를 갖는다.
(실시예)
도 3은 앞서 언급된 분포들이 60, 62, 64, 66에 다시 도시된, 도 2의 비트 매핑(bit mapping)을 갖는 MLC 메모리내의 일련의 허가된 프로그래밍 동작을 도시한다. 플래시 메모리내의 “프로그래밍” 동작은 “1”을 “0”으로 변화시킨다, MLC 플래시에 있어서, 프로그래밍은 하위 페이지와 더불어 시작하며, 이것에 상위 페이지가 뒤 따른다. 셀에 대한 시작 포인트는 분포(60)이며, 이것은 삭제 상태이다.
하위 페이지에 저장할 때, 비트가 “1”이면, 이것은 삭제 상태와 일치되므로, 아무것도 행해질 필요가 없다. 비트가 “0”이면, 68에 표시되는 바와 같이, 셀은 제2 분포(62)로 프로그램되어야 한다. 이것은 프로그램의 제1 상(phase) 이다.
상위 페이지에 저장할 때, 먼저 하위 페이지내에 무엇이 있는가를 인지할 필요가 있다. 가능성 있는 천이들이 도 3에 표시되어 있다:
하위 페이지가 “1”이고, 전류 분포가 60이면, 게다가 상위 페이지에 기입될 비트가 “1”이면, 이것은 삭제 상태와 일치되므로, 아무것도 행해질 필요가 없다;
하위 페이지가 “1”이고, 전류 분포가 60이면, 게다가 상위 페이지에 기입될 비트가 “0”이면, 70에 표시되는 바와 같이, 셀은 제4 분포(66)로 프로그램되어야 한다. 이것은 프로그래밍의 제2 상의 일부이다;
하위 페이지가 “0”이고, 전류 분포가 62이면, 게다가 상위 페이지에 기입될 비트가 “1”이면, 이것은 분포(62)와 일치되므로, 아무것도 행해질 필요가 없다;
하위 페이지가 “0”이고, 전류 분포가 62이면, 게다가 상위 페이지에 기입될 비트가 “0”이면, 71에 표시되는 바와 같이, 셀은 제3 분포(64)로 프로그램되어야 한다. 이것은 프로그래밍의 제2 상의 일부이다.
판독 임계가 72, 74, 76에 표시되어 있고, 프로그램 검증 임계가 78, 80, 82에 표시되어 있다. 판독 및 프로그램 검증 동작은, 셀 임계 레벨을 판독 또는 판단하도록, 상이한 전압 레벨을 갖는다. 판독 및 프로그램 검증 사이에 차이가 있는 이유는 4 상태들 사이에 전압 마진(voltage margin)을 보장하기 위해서이다. 데이터가 ‘0’이면, 페이지상의 선택된 셀이 완전히 프로그램되었는지 아닌지의 여부를 체크하기 위해 프로그램 검증 동작이 요구된다. 인접한 임계 상태들 사이에 충분한 전압 거리를 보증하기 위해, 레벨은 엄격히 제어되어야 한다.
도 4는 본 발명의 실시예에 따른 액세스 버퍼를 도시한다. 120에 일반적으로 표시된 액세스 버퍼는 메모리(예컨대, 비휘발성 메모리)에 기입하기 위한 것이다. 액세스 버퍼(120)는, 예컨대, 플래시 메모리와 같은, 비휘발성 메모리(도시되지 않음)에 기입될 입력 비트를 갖는 싱글-엔디드(single-ended) 입력 신호를 수신하기 위해 데이터 라인(DL)에 연결되는 싱글-엔디드 입력(108)을 갖는다. 그곳에는, 메모리내의 저장을 위한 입력 비트를 선택된 셀의 하위 페이지 또는 상위 페이지에 출력하기 전에 입력 비트를 래치시키기 위한 제1 래치 회로(100)가 있다. 제1 래치 회로(100)는 104에서 메모리에/메모리로부터 연결된다. 제1 래치 회로(100)는 입력 비트를 포함하는 더블-엔디드(double-ended) 입력 신호를 수신하기 위한 입력(110, 111)으로 구성되는 더블-엔디드 입력을 갖는다. 그곳에는 상위 페이지 MLC 기입 동작의 일부로서 메모리로부터 판독된 값을 래치시키기 위한 제2 래치 회로(102)가 있다. 제2 래치 회로(102)는 비휘발성 메모리에 연결되는 입력(106)을 갖는다. 도시되지 않은, 다른 구성 요소들 중에서. 제2 래치(102)는 구동 반전기(driving inverter)(114)를 갖는다. 또한, 싱글-엔디드 입력(108)을 통해 수신되는 싱글-엔디드 입력 신호로부터 더블-엔디드 입력(110, 111)을 생성하는데 사용하기 위한 싱글-엔디드 입력 신호의 보수(complement)를 생성하는 입력 반전 회로(112)가 도시되어 있다. 입력 반전 회로(112)의 구성 요소들 중 하나가 제1 구동 반전기(114)이다. 따라서, 제1 구동 반전기(114)는 2가지 역할 - 제2 래치 회로(102)의 일부로서의 하나, 및 그것이 구동기(driver)로서 기능하는 입력 반전 회로(112)의 일부로서의 하나 - 을 갖는다. 동작 시에, 액세스 버퍼(120)는, 입력 반전 회로(112)가 구동 기능을 수행하며, 싱글-엔디드 입력 신호의 보수를 생성하는, 제1 동작 모드를 갖는다. 싱글-엔디드 입력(108)과 제1 구동 반전기(114)의 입력 사이에 연결(122)이 도시되어 있고, 제1 구동 반전기(114)의 출력과 제1 래치 회로(100)의 입력(110) 사이에 연결(124)이 도시되어 있다. 이것들은, 그곳에 다른 중간의 회로가 있을 수 있기 때문에, 점선으로 도시되었다. 이러한 중간의 회로가 될 수 있는 것의 세부적인 예시들이 후술된다. 제1 동작 모드 동안에, 제1 래치 회로(100)의 입력(111)은 싱글-엔디드 입력 신호를 수신하며, 입력(110)은 싱글-엔디드 입력의 보수를 수신하여 그 결과로서 입력(111, 110)은 더블-엔디드 입력을 수신한다. 이러한 동작 모드는 제1 래치 회로(100)에 대한 데이터 로딩 동안에 사용된다.
액세스 버퍼(120)는, 제2 래치 회로(102)가 래치로서 기능하는, 제2 동작 모드를 갖는다. 제2 동작 모드 동안에, 구동 반전기(114)는 제2 래치 회로(102)에 의해 실행되는 래치 기능성에 참여한다. 보다 상세하게는, 도 3을 참조하여 기술된 특정 2상 MLC 프로그래밍 스킴(programming scheme)의 컨텍스트(context)에 있어서, 제2 동작 모드동안에, 제2 래치 회로(102)는 하위 페이지의 값을 저장하는데 사용된다. 그 다음에, 상위 페이지의 프로그래밍 동안에, 하위 페이지에 저장된 값이 검증 임계가 사용되는 트리거(trigger)에 사용된다. 도 3을 참조하여 보면, 제2 래치에 저장된 값이 “1”이면, Vverify3이 사용되고, 제2 래치에 저장된 값이 “0”이면, Vverify2이 사용된다. 이러한 동작 모드는 비휘발성 메모리에 프로그래밍하는 동안 사용된다.
도 5는 본 발명의 실시예에 따른 액세스 버퍼를 도시한다. 이제 도 5를 참조하여 보면, 기본적으로 도 4의 그것과 동일하지만, 일정한 추가가 있는, 액세스 버퍼(140)가 도시되어 있다. 상세하게는. 액세스 버퍼(140)가 제1 모드에 있는 동안 싱글-엔디드 입력 신호를 제1 구동 반전기(114)의 입력에 패스(pass)시키고, 액세스 버퍼(140)가 제2 모드에 있는 동안 입력 신호의 제1 구동 반전기(114)로의 패스를 막는 제1 패스 회로(130)가 도시되어 있다. 그곳에는, 액세스 버퍼(140)가 제1 모드에 있는 동안 더블-엔디드 입력 신호의 하나의 엔드(end)로서 제1 구동 반전기(114)의 출력을 제1 래치 회로(100)의 입력(110)에 패스시키고, 액세스 버퍼(140)가 제2 모드에 있는 동안 상기 더블-엔디드 입력 신호의 하나의 엔드로서 상기 제1 구동 반전기(114)의 출력의 상기 제1 래치 회로(100)로의 패스를 막는 제2 패스 회로(132)가 있다. 또한, 액세스 버퍼(140)가 제2 모드에 있는 동안 메모리(도시되지 않음)의 출력을 제2 래치 회로(102)의 입력(106)에 패스시키는 제3 패스 회로(134)가 도시되어 있다. 액세스 버퍼가 제1 모드에 있는 동안, 제3 패스 회로(134)는 메모리의 출력에 영향을 주지 않는다. 3개의 패스 회로(130, 132, 134)의 각각은, 패스 회로가 그 자신의 개개의 입력 신호를 패스시킬지 패스시키지 않을지의 여부를 제어하는 개개의 제어 입력(도시되지 않음)을 갖는다. 보다 일반적으로, 회로들일 수 있고 또는 회로들이 아닐 수 있는, 제1, 제2 및 제3 신호 패서(passer)가 채용될 수 있다.
도 4 및 도 5의 실시예들은 비휘발성 메모리를 프로그래밍하는데 사용하기 위한 액세스 버퍼를 제공한다. 나머지 상세한 설명의 전체에 걸쳐서, 페이지 버퍼들에 대해 언급된다. 페이지 버퍼는 일반적으로 플래시 메모리를 액세스하기 위해 제공된다. 페이지 버퍼는 액세스 버퍼의 특정 예이다.
도 6은 메모리 셀 어레이에 사용되는 회로와 함께, 본 발명의 실시예에 의해 제공되는 페이지 버퍼의 회로도를 도시한다. 이것은 도 4 또는 도 5의 액세스 버퍼의 특정 예시적인 구현이다. 페이지 버퍼는 일반적으로 200에 표시되어 있고, 제1 래치 회로(202) 및 제2 래치 회로(204)를 갖는다.
제1 래치 회로(202)는 래치 구성으로 연결된 반전기(206) 및 반전기(208)로 구성된다. 반전기(206)로의 입력은 “A”로 명칭이 붙여진 노드이고 반전기(208)로의 입력은 “B”로 명칭이 붙여진 노드이다. 데이터 라인(215)은 트랜지스터(220)를 통해 노드 B에 연결된다. 트랜지스터(220)의 게이트는 제어 입력 YAI(221)을 수신하도록 연결된다. 노드 A는 트랜지스터(210)를 통해 검출 트랜지스터(214)에 연결된다. 제어 입력 LCHDA(Latch_Data_A)(211)는 트랜지스터(210)의 게이트에 연결된다. 유사하게, 노드 B는 트랜지스터(212)를 통해 검출 증폭기(214)에 연결된다. 다른 제어 입력 LCHDB(Latch_Data_B)(213)는 트랜지스터(212)의 게이트에 연결된다. PREBLB(Precharge_bitline_bar) 제어 입력(241)은 PMOS 트랜지스터(240)의 게이트에 연결되고, PMOS 트랜지스터(240)의 드레인은 노드 PBSO를 사전 충전하기 위한 목적으로 “PBSO”(Post_Bitline_Source_Out)라는 명칭이 붙여진 노드에 연결되고, 검출 트랜지스터(214)의 게이트에 연결된다. 노드 PBSO는, 그 자신의 게이트에서 제어 입력 ISOPBB(217)을 수신하는 트랜지스터(216)를 통해 노드 B에 연결된다.
제2 래치 회로(204)는 구동 반전기(226)(이하, 간단히 “반전기”), 및 PMOS 트랜지스터(224)를 이용하여 구현되는 피드백 데이터 홀딩 회로(feedback data holding circuit)를 포함한다. 제2 래치 회로(204)의 입력은 “C”라는 명칭이 붙여진 노드이다. PMOS 트랜지스터 P1(222)은 노드 C를 사전 충전하는 목적을 위해 Vdd와 노드 C 사이에 연결된다. 트랜지스터(222)의 게이트는 제어 입력 RST_TMb(Reset_temporary_bar)(223)를 수신하도록 연결된다. 트랜지스터(224)의 게이트는 반전기(226)의 출력을 수신하도록 연결된다. 반전기(226) 및 피드백 데이터 홀딩 회로(224)는 래치 구조를 형성하도록 연결된다.
노드 C는 그 자신의 게이트에 연결되는 제어 입력 WR_ST(233)를 갖는 패스 트랜지스터(232)를 통해 트랜지스터(220)의 드레인에 연결된다. 반전기(226)의 출력은 또한, 패스 트랜지스터(234)를 통해 제1 래치 회로(202)의 노드 A에 연결된다. 패스 트랜지스터(234)는 또한, 그 자신의 게이트에 연결되는 제어 입력 WR_ST(233)를 갖는다. 노드 C는 또한, 트랜지스터(236)의 게이트에 연결된다. 노드 PBSO는 트랜지스터(236)의 드레인에 연결된다. 트랜지스터(236)의 소스는 트랜지스터(238)를 통해 Vss에 연결된다. 트랜지스터(238)의 게이트는 제어 입력 SEL_TM(239)을 수신하도록 연결된다. 노드 C는 또한, 트랜지스터(228)를 통해 트랜지스터(230)의 드레인에 Vss에 연결된다. 트랜지스터(228)의 게이트는 제어 입력 LCHD_TM(Latch_Data_Temporary)(229)을 수신한다. 트랜지스터(230)의 게이트는 노드 PBSO에 연결된다. 입력 반전 회로(205)는 반전기(226), 및 입력 데이터 라인(215)을 반전기(226)를 통해 노드 A에 선택적으로 연결하기 위한 구성 요소들을 포함한다.
예시된 예에 있어서, 회로(250)는 2개의 NAND 메모리 셀 열(memory cell string)을 포함한다. 각 NAND 메모리 셀 열은, 개개의 워드라인 W/L31 내지 W/L0에 연결되는 32개의 직렬 연결된 플로팅 게이트 메모리 셀(floating gate memory cell)을 포함한다. 2개의 열은 비트라인 B/LE, B/L0(261, 263)과 개개의 제1 플로팅 게이트 메모리 셀(265, 267) 사이에 연결되는 열 선택 트랜지스터(256, 258)를 포함한다. 열 선택 트랜지스터(256, 258)는 열 선택 신호 SSL을 공통적으로 수신한다. 또한, 열은 개개의 최종 플로팅 게이트 메모리 셀(275, 277)과 공통 소스 라인 CSL 사이에 연결되는 그라운드 선택 트랜지스터(271, 273)를 포함한다. 그라운드 선택 트랜지스터들의 게이트들은 그라운드 선택 신호 GSL을 공통적으로 수신한다.
2개의 비트라인(261, 263)은 개개의 NMOS 트랜지스터(252, 254)를 통해 페이지 버퍼(200)에 연결된다. 트랜지스터(252, 254)는 2개의 비트라인(261, 263) 중 하나를 선택하기 위해 개개의 제어 입력 SELBLE(Select_bitline_even) 및 SELBLO (Select_bitline_odd)(253, 255)를 수신하도록 연결되는 개개의 게이트를 갖는다. 이것은 동일한 페이지 버퍼가 다수의 비트라인을 서비스할 수 있게 한다. 보다 일반적으로, 하나 이상의 비트라인이 각각의 페이지 버퍼에 연결된다. 비트라인이 예시된 예에서는 32개의 워드라인을 갖지만, 보다 일반적으로, 임의의 수의 워드라인이 채용될 수 있다.
프로그램 동작이 이제 다소 상세하게 기술될 것이다. 2개의 비트라인(261, 263) 중 하나는 SELBLE 및 SELBLO 제어 입력(253, 255)의 적절한 제어에 의해 선택된다. PREBLB 및 RST_TMb 제어 입력은, 각각, 노드 PBSO 및 노드 C를 Vdd 레벨로 충전하는데 사용된다.
제1 동작 모드 - 데이터 로딩
제1 동작 모드 동안에, 제1 래치 회로(202)내의 데이터 래치가 실행된다. 상세하게는, 메모리 장소의 하위 또는 상위 페이지에 기입될 비트가 DL(215)를 통해 수신되어 제1 래치 회로(202)에 저장된다.
데이터 래치는 LCHDA(211)이 어서트(assert)된 후에 실행된다. 그것은, PBSO가 PREBLB 신호(241)에 의해 PMOS 트랜지스터(240)로 사전 충전된 후에 행해진다. LCHDB(213), 및 LCHD_TM(229)는 이러한 모드에 대해서 사용되지 않는다.
데이터 래칭 동안에, DL(215)을 통해 수신된 입력이 노드 B에 패스된다. 동시에, WR_ST(233)이 하이(high)여서, DL(215)를 통해 수신된 입력이 트랜지스터(232)를 통해 노드 C에 패스되고, 그 다음에 반전기(226)를 통해, 그리고 트랜지스터(234)를 통해 노드 A로 돌아감으로써, 노드 A 및 B에서 제1 래치 회로(202)에 대한 더블-엔디드 입력을 생성한다. 입력 비트의 값은 제1 래치 회로(202)내로 래치된다. 데이터 로딩 동작 전에, LCHDA(211)에 의해 B 노드는 Vdd로 사전 충전되고, A 노드는 Vss로 방전된다. 그 후, LCHDA 및 LCHDB는 데이터 로딩 동작을 위해 사용되지 않는다. 그것들(LCHDA 및 LCHDB)의 양쪽은 프로그램 및 삭제 동작(제2 동작 모드)을 위한 것이다. 데이터 로딩 동작 동안에, 2 래치 신호(LCHDA 및 LCHDB)는 프로그램 데이터를 제1 래치 회로(202)내로 로드하기 위해 요구되지 않는다. 이것은, 프로그램 동작을 시작하는 데이터 로딩 단계 동안에, 제2 래치 회로(204)의 반전기(226)가 임의의 정보를 홀드(hold)하기 위해 필요하지 않기 때문에, 가능하다 - 제2 래치 회로(204)의 반전기(226)는 후술되는 바와 같이 페이지 버퍼의 제1 래치 회로(202)에 대한 데이터 로딩을 완료한 후에 상위 페이지 프로그램 동작 동안에 정보를 홀드할 수 있게 하는 데에만 필요하다. 제1 래치 회로(202)에 대한 더블-엔디드 입력의 사용은 래치 회로에 싱글 엔디드 입력을 사용하는 것보다 더 많은 신호 마진을 제공한다.
제2 동작 모드 - 페이지 프로그램 동작
상기한 신호 ‘WR_ST’는, 페이지 프로그래밍 시작시에 입력 데이터 로딩에 대해서만, 활성화된다(즉, 하이). 그 후, 페이지 프로그램 동작 동안에, 이러한 신호는 다시 ‘로(low)’ 상태로 되돌아간다. 다른 동작에 있어서, ‘WR_ST’는 항상 로이고, 노드 A 및 반전기(226)의 출력은 전기적으로 단선된다.
제2 동작 모드 동안에, 제1 래치 회로(202)의 내용은 선택된 메모리 장소에 기입된다. MLC 플래시 메모리 셀은, 하위 페이지와 상위 페이지의 한쪽 또는 양쪽을 ‘1’로부터 ‘0’으로 변화시키도록 셀의 프로그래밍을 실행하는데 필수적이므로, 항상 ‘11’로 시작한다. 기술된 임계 분포로의 비트의 특정 매핑에 의해, 상위 페이지를 프로그램한 후 하위 페이지를 프로그램하는 것은 불가능하다. 따라서, 프로그래밍의 시퀀스(sequence)는 항상 하위 페이지 프로그래밍으로부터 뒤 이어 상위 페이지 프로그래밍으로 진행한다.
제2 래치 회로(204)는, 상위 페이지 프로그램 동작의 일부로서 판독되는 하위 페이지 값을 저장하는데 사용된다. 저장된 값에 의해, 상위 페이지 프로그램 임계 레벨이 결정된다, 즉 천이(‘11’→‘01’)와 관련된 임계 또는 천이(‘10’→‘00’)와 관련된 임계.
제2 래치 회로(204)에 기입하는데 있어서의 제1 단계는 노드 C를 사전 충전하는 것이다. 이것은 제어 신호 RST_TMb상의 펄스에 의해 트랜지스터(222)를 통해 행해지며, 그 후 트랜지스터(222)는 오프된다.
메모리 장소의 하위 페이지로부터 판독된 값은 노드 PBSO상에 나타난다. PBSO = 'H'는 하위 페이지가 프로그램된 상태에 있다는 것을 의미한다. 프로그램된 상태는 ‘0’데이터로서 사용된다. 삭제 상태(프로그램되지 않은 상태)는 ‘1’ 데이터로서 사용된다. 메모리 장소로부터의 값의 실제 판독은 비휘발성 메모리로부터의 판독을 위한 일반적인 기술을 이용하여 실행될 수 있으며, 판독 값은 노드 PBSO에서 나타난다. LCHD_TM상의 펄스는 노드 C로 하여금 PBSO로부터 값을 획득하게 한다. 노드 C에서의 값은 후술되는 바와 같이 그 다음에 페이지 프로그램 검증 동작을 제어하는데 사용된다.
도 7A 및 도 7B는 노드 C의 2 논리 사례에 대해 누설을 보상하는 방법을 설명하는 목적을 위해 도 6의 페이지 버퍼(200)의 일부를 도시하는 회로도이다.
도 7C 및 도 7D는 도 6의 풀 래치(full latch) 및 제2 래치 회로(204) 사이의 노이즈 내성(noise immunity) 비교를 도시하는 목적을 위해 도 6의 페이지 버퍼(200)의 일부를 도시하는 회로도이다. 먼저, 도 7C를 참조하여 보면, 메모리의 하위 페이지로부터 판독되는 값이 ‘0’인 경우에, 노드 C는 로(low)이고, 반전기(226)는 트랜지스터(224)를 턴오프시키는 출력을 생성한다. 트랜지스터(224)가 오프인 동안에, ‘로’ 상태를 홀드할 구동력이 없다는 점에서, 노드 C는 플로팅되어 있는 중이다. 하지만, ‘로’상태는, 1개의 트랜지스터(NMOS 236)의 게이트 정전 용량과 함께 3개의 트랜지스터(2개의 PMOS 222, 224 및 1개의 NMOS 228)의 접합 정전 용량(junction capacitance) 및 반전기(226)의 게이트 정전 용량에 의해 홀드될 수 있다. 몇몇의 실시예들에 있어서, ‘로’상태 동안 ‘C’ 노드내로 안내될 수 있는 임의의 가능성 있는 노이즈는, 인접한 라인들로부터의 신호 결합 및 PMOS로부터의 누설에 의한 상태 변화의 가능성을 회피하기 위해, NMOS 트랜지스터로 구성되는 추가적인 캐패시터로 회피된다. 보다 상세하게는, 추가적인 정전 용량이 필요한 경우에, 캐패시터가 노드 C에 구비될 수 있다.
다음으로 도 7D를 참조하여 보면, 판독된 값이 ‘1’인 경우에, 노드 C는 하이이고, 반전기(226)는 트랜지스터(224)를 턴온시키는 로 출력을 생성한다. 트랜지스터(224)는 그 자신의 드레인 노드(C)에서 ‘1’을 생성하고, 이것은 노드 C의 하이 상태와 일치된다. 따라서, ‘C’ 노드의 하이 레벨은 트랜지스터(224) 및 반전기(226)의 피드백 래치에 의해 홀드된다.
페이지 프로그래밍
페이지 프로그래밍 동작은 하위 페이지에 대해서 또는 상위 페이지에 대해서일 것이다. 하위 페이지에 대한 페이지 프로그래밍은 하위 페이지로부터 판독되는 값을 필요로 하지 않는다. 실제로, 상기 값은, 프로그래밍 전에 항상 ‘H’일 것이다. 추가적으로, 도 3을 다시 참조하여 보면, 하위 페이지에 대한 유일의 유효한 프로그래밍 동작은 임계 분포(60)(‘11’과 관련된)로부터 임계 분포(62)(‘10’과 관련된)까지이며, 그곳에는 사용되는 싱글의 검증 전압, 즉, Vverify1이 있다.
페이지 프로그래밍 - 하위 페이지
하위 페이지에 대한 페이지 프로그래밍은, 상이한 임계 전압이 사용되는 것을 제외하고 SLC 메모리에 대한 페이지 프로그래밍과 기본적으로 동일하다. 페이지 프로그래밍은 셀의 임계 전압을 증가시키도록 (일반적인 방식으로 선택된) 선택된 셀에 프로그래밍 전압을 인가하는 것을 포함한다. 검증 동작은 임계 전압이 충분히 증가되었는가, 즉, Vverify1 위 인가를 확인하도록 실행된다.
페이지 프로그래밍 - 상위 페이지
상위 페이지에 대한 페이지 프로그래밍은 상이한 임계 전압이 사용되는 것을 제외하고 SLC 메모리에 대한 페이지 프로그래밍과 기본적으로 동일하다. 페이지 프로그래밍은 셀의 임계 전압을 증가시키도록 (일반적인 방식으로 선택된) 선택된 셀에 프로그래밍 전압을 인가하는 것을 포함한다. 검증 동작은 임계 전압이 충분히 증가되었는가를 확인하도록 실행된다. 도 3을 참조하여, 2개의 프로그래밍 동작만이 상위 페이지 프로그래밍에 대해 허용된다는 것을 상기한다. 이것들 중 하나가 임계 분포(60)로부터 분포(66)로의 천이(70)이다. 이러한 동작에 있어서, Vverify3이 사용된다. 이러한 천이는 하위 페이지가 프로그램되지 않은 경우 가능성이 있다. 이것들 중 다른 것은 임계 분포(62)로부터 분포(64)로의 천이(71)이다. 이러한 동작에 있어서, Vverify2이 사용된다. 이러한 천이는 하위 페이지가 프로그램된 경우 가능성이 있다.
선택된 셀에 프로그래밍 전압을 인가한 후, 검증 동작은 SEL_TM(239)상의 펄스와 시작된다. 2 단계의 검증 동작이 행해진다. 제1 검증은 Vverify2를 사용하고, 제2 검증은 Vverify3를 사용한다. 노드 C는, 즉, C가 하이인 경우에 제1 검증 동작(Vverify2)의 결과를 디스에이블(disable)시키는 것에 의해, 어떤 검증 임계가 사용될지를 제어하는데 사용된다. C가 로이면, Vverify2가 사용되며, C가 하이이면, Vverify3가 사용된다.
도 8은 본 발명의 실시예들이 적용될 수 있는 플래시 메모리 디바이스를 도시한다. 도 8을 참조하여 보면, 플래시 메모리(810)는, 플래시 회로의 다양한 기능을 제어하기 위한, 제어 회로(812)와 같은 논리 회로, 어드레스 정보를 저장하기 위한 어드레스 레지스터(814), 프로그램 데이터 정보를 저장하기 위한 데이터 레지스터(816), 커맨드 데이터 정보를 저장하기 위한 커맨드 레지스터(818), 요구되는 프로그램 및 삭제 전압을 생성하기 위한 고전압 회로, 및 메모리 어레이(820)를 액세스하기 위한 코어 메모리 회로를 포함한다. 제어 회로(812)는, 판독, 프로그램 및 삭제 기능과 같은, 내부 플래시 동작을 실행하기 위한 커맨드 디코더 및 로직을 포함한다. 당업자라면, 이들 동작이, 실행될 동작에 따라, 때때로 개개의 어드레스 레지스터(814) 및 데이터 레지스터(816)에 저장된 어드레스 데이터 및 프로그램 데이터와 결합하여, 커맨드 레지스터(818)에 저장된 커맨드 데이터에 응답하여 실행된다는 것을 이해할 것이다. 커맨드 데이터, 어드레스 데이터 및 프로그램 데이터는 메모리 제어기에 의해 발행되며 플래시 메모리(810)에 의해 대응 레지스터내로 래치되다. 플래시 메모리(810)의 도시된 회로 블록의 기본 기능들은 당업계에 알려져 있다. 당업자라면, 도 8에 도시된 플래시 메모리(810)가 많은 가능성 있는 구성들 중에서 하나의 가능성 있는 플래시 메모리 구성을 나타낸다는 것을 이해할 것이다.
플래시 메모리(810)의 적합한 동작을 위해, 어드레스, 데이터 및 커맨드 정보를 저장하는 레지스터는 신뢰성이 있어야 한다. 레지스터에 저장된 부적합한 값은 디바이스 기능 불량을 초래한다. 예를 들어, 공급 전압을 변화시키는 것은, 레지스터로 하여금, 어쩌면 수신된 프로그램 또는 삭제 커맨드에 대응하는 비트 패턴을 초래하는, 커맨드 레지스터(818)에 저장된 정보의 상태를 랜덤하게 변화시키도록 한다. 상기한 경우에 있어서, 스퓨리어스(spurious) 프로그램 동작이, 데이터 레지스터(186) 내의 랜덤 데이터를 메모리 어레이(820)의 어드레스 레지스터(814)내의 랜덤 어드레스에 프로그램되게 할 것이다. 이러한 어드레스에 데이터가 존재하면, 그 어드레스에 대응하는 메모리 셀들은 프로그램 전압을 겪게 될 것이고, 그것들의 임계 전압이 변화될 수 있다. 스퓨리어스 삭제 동작은 메모리 어레이(820)내의 기존 데이터의 삭제를 초래할 수 있다. 메모리 제어기가 플래시 메모리(810)에 의해 실행되는 스퓨리어스 동작을 알아차리지 못하기 때문에, 손실된 데이터는 만회될 수 없다. 플래시 메모리(810)의 레지스터는 일반적으로, 2 안정 상태를 갖는 플립-플롭(flip-flop) 회로, 예컨대, D 플립-플롭으로 설계된다.
상기한 실시예들에 있어서, 디바이스 구성 요소 및 회로는, 간략화를 목적으로, 도면에 도시된 바와 같이 서로 연결되어 있다. 페이지 버퍼 장치로의 본 발명의 실제 응용에 있어서는, 회로, 구성 요소, 디바이스, 등이 서로 직접적으로 연결될 수 있다. 물론, 회로, 구성 요소, 디바이스, 등은 페이지 버퍼의 동작을 위해 필요한 다른 회로, 구성 요소, 디바이스, 등을 통해 서로 간접적으로 연결될 수 있다. 따라서, 페이지 버퍼 장치의 실제 구성에 있어서는, 회로, 구성 요소, 디바이스, 등이 서로 결합된다(직접적으로 또는 간접적으로 연결된다).
본 발명의 상기한 실시예들은 예시만을 의도하였다. 변경, 변형, 변화들이, 이 명세서에 첨부된 청구범위에 의해서만 규정되는, 본 발명의 권리 범위로부터 벗어남 없이 당업자에 의해 특정 실시예들에 초래될 수 있다.
본 발명의 수많은 변형 및 변화들이 상기한 가르침을 고려하면 가능하다. 따라서, 첨부된 청구범위내에서, 본 발명이 이 명세서에 상세히 기술된 것 이외에 실시될 수 있다는 것이 이해된다.

Claims (16)

  1. 듀얼-모드(dual-mode)회로로서,
    제1 입력 및 제2 입력을 갖는 래치 회로로서, 상기 래치 회로는 상기 제2 입력을 갖는 구동 반전기(driving inverter)를 포함하는, 래치 회로를 포함하고,
    상기 듀얼-모드 회로는, 상기 제1 입력에서 수신된 제1 신호가 상기 래치 회로에 의해 래치되는 제1 동작 모드를 갖고,
    상기 듀얼-모드 회로는, 상기 제2 입력에서 수신된 제2 신호가 상기 구동 반전기에 의해 반전되는 제2 동작 모드를 갖는, 듀얼-모드 회로.
  2. 청구항 1에 있어서,
    상기 제1 동작 모드에 있는 동안 상기 제1 입력을 인에이블시키고(enabling);
    상기 제1 동작 모드에 있는 동안 상기 제2 입력을 디스에이블시키고(disabling);
    상기 제2 동작 모드에 있는 동안 상기 제1 입력을 디스에이블시키고;
    상기 제2 동작 모드에 있는 동안 상기 제2 입력을 인에이블시키는 회로를 더 포함하는, 듀얼-모드 회로.
  3. 청구항 2에 있어서,
    상기 제1 동작 모드에 있는 동안 상기 제1 입력을 인에이블시키고, 상기 제1 동작 모드에 있는 동안 상기 제2 입력을 디스에이블시키고, 상기 제2 동작 모드에 있는 동안 상기 제1 입력을 디스에이블시키고, 상기 제2 동작 모드에 있는 동안 상기 제2 입력을 인에이블시키는 상기 회로는:
    상기 제1 신호가 상기 제1 입력에 패스되는 제1 상태를 갖고, 상기 제1 신호가 상기 제1 입력에 패스되는 것이 방지되는 제2 상태를 갖는, 제1 패스 회로; 및
    상기 제2 신호가 상기 제2 입력에 패스되는 것이 방지되는 제1 상태를 갖고, 상기 제2 신호가 상기 제2 입력에 패스되는 제 2 상태를 갖는, 제2 패스 회로를 포함하는, 듀얼-모드 회로.
  4. 청구항 3에 있어서,
    상기 제1 패스 회로의 상기 제1 상태 및 상기 제2 상태 중 선택된 상태에 있도록 상기 제1 패스 회로를 제어하기 위한 상기 제1 패스 회로 상의 제1 제어 입력;
    상기 제2 패스 회로의 상기 제1 상태 및 상기 제2 상태 중 선택된 상태에 있도록 상기 제2 패스 회로를 제어하기 위한 상기 제2 패스 회로 상의 제2 제어 입력을 더 포함하는, 듀얼-모드 회로.
  5. 청구항 4에 있어서,
    상기 제1 패스 회로가 상기 제1 동작 모드 동안 상기 제1 상태에 있도록 및 상기 제2 동작 모드 동안 상기 제2 상태에 있도록 제어하기 위해, 상기 제1 제어 입력에 대한 제1 제어 신호를 생성하도록 구성되는 제어 회로를 더 포함하고,
    상기 제어 회로는 상기 제2 패스 회로가 상기 제1 동작 모드 동안 상기 제1 상태에 있도록 및 상기 제2 동작 모드 동안 상기 제2 상태에 있도록 제어하기 위해, 상기 제2 제어 입력에 대한 제2 제어 신호를 생성하도록 더 구성되는, 듀얼-모드 회로.
  6. 청구항 5에 있어서,
    상기 구동 반전기의 출력에서의 신호가 패스되는 것이 방지되는 제1 상태를 갖고, 상기 구동 반전기의 상기 출력에서의 상기 신호가 패스되는 제2 상태를 갖는, 제3 패스 회로; 및
    상기 제1 패스 회로의 상기 제1 상태 및 상기 제2 상태 중 선택된 상태에 있도록 상기 제3 패스 회로를 제어하기 위한 상기 제3 패스 회로 상의 제3 제어 입력을 더 포함하는, 듀얼-모드 회로.
  7. 청구항 6에 있어서,
    상기 제어 회로는, 상기 제3 패스 회로가 상기 제1 동작 모드 동안 상기 제1 상태에 있도록 및 상기 제2 동작 모드 동안 상기 제2 상태에 있도록 제어하기 위해, 상기 제3 제어 입력에 제3 제어 신호를 생성하도록 더 구성되는, 듀얼-모드 회로.
  8. 청구항 7에 있어서,
    상기 구동 반전기의 상기 출력에서의 상기 신호 및 상기 제2 입력 신호는, 상기 제2 동작 모드 동안 더블 엔디드(double ended) 입력 신호를 함께 구성하는, 듀얼-모드 회로.
  9. 청구항 1에 있어서,
    멀티-레벨 셀(multi-level cell) 프로그래밍을 위해 구성된 비휘발성 메모리를 더 포함하고,
    상기 제1 입력에서의 상기 제1 신호는, 멀티-레벨 셀 프로그램 동작에 대한 유효 임계(validation threshold)를 설정하기 위해서, 상기 비휘발성 메모리의 메모리 장소의 하위 페이지로부터 판독된 값(value)을 포함하는, 듀얼-모드 회로.
  10. 청구항 9에 있어서,
    상기 제2 입력에서의 상기 제2 신호는, 상기 비휘발성 메모리에 기입될 비트를 갖는 입력 신호를 포함하는, 듀얼-모드 회로.
  11. 제1 동작 모드에서, 래치 회로의 제1 입력에서 수신된 제1 신호를 상기 래치 회로로 래치시키는 단계;
    제2 동작 모드에서, 상기 래치 회로의 부분을 형성하는 구동 반전기를 이용하여 제2 입력에서 수신된 제2 신호를 반전시키는 단계; 및
    소정의 시간 동안 상기 제1 동작 모드에서 동작시키고, 소정의 시간 동안 상기 제2 동작 모드에서 동작시키는 단계를 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 제1 동작 모드에 있는 동안 상기 제1 입력을 인에이블시키는 단계;
    상기 제1 동작 모드에 있는 동안 상기 제2 입력을 디스에이블시키는 단계;
    상기 제2 동작 모드에 있는 동안 상기 제1 입력을 디스에이블시키는 단계; 및
    상기 제2 동작 모드에 있는 동안 상기 제2 입력을 인에이블시키는 단계를 더 포함하는, 방법.
  13. 청구항 12에 있어서,
    상기 제1 동작 모드에 있는 동안 상기 제1 입력을 인에이블시키고 상기 제2 동작 모드에 있는 동안 상기 제1 입력을 디스에이블시키기 위한, 제1 제어 신호를 생성하는 단계;
    상기 제1 동작 모드에 있는 동안 상기 제2 입력을 디스에이블시키고 상기 제2 동작 모드에 있는 동안 상기 제2를 인에이블시키기 위한, 제2 제어 신호를 생성하는 단계; 및
    동작 모드에서 상기 구동 반전기의 상기 출력에서의 상기 신호가 패스되는 것을 디스에이블시키기 위한, 및 상기 제2 동작 모드 동안 상기 구동 반전기의 상기 출력에서의 상기 신호가 패스되도록 인에이블시키기 위한, 제3 제어 신호를 생성하는 단계를 더 포함하는, 방법.
  14. 청구항 11에 있어서,
    비휘발성 메모리의 메모리 장소의 하위 페이지로부터 값을 판독하고, 상기 값을 상기 제1 신호로 이용하는 단계; 및
    판독된 상기 값에 기초하여 멀티-레벨 셀 프로그램 동작에 대한 유효 임계를 설정하는 단계를 더 포함하는, 방법.
  15. 청구항 11에 있어서,
    상기 비휘발성 메모리에 기입될 비트를 갖는 입력 신호를 수신하는 단계를 더 포함하고,
    상기 제2 입력에서의 상기 제2 신호는 상기 입력 신호를 포함하는, 방법.
  16. 청구항 11에 있어서,
    상기 구동 반전기의 상기 출력에서의 상기 신호 및 상기 제2 입력 신호를, 상기 제2 동작 모드 동안 더블 엔디드 입력 신호로 함께 이용하는 단계를 더 포함하는, 방법.
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