TW200912950A - Multi-level cell access buffer with dual function - Google Patents
Multi-level cell access buffer with dual function Download PDFInfo
- Publication number
- TW200912950A TW200912950A TW097116118A TW97116118A TW200912950A TW 200912950 A TW200912950 A TW 200912950A TW 097116118 A TW097116118 A TW 097116118A TW 97116118 A TW97116118 A TW 97116118A TW 200912950 A TW200912950 A TW 200912950A
- Authority
- TW
- Taiwan
- Prior art keywords
- latch
- access buffer
- input signal
- memory
- mode
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5647—Multilevel memory with bit inversion arrangement
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
200912950 九、發明說明 【發明所屬之技術領域】 本發明係有關多層單元(Multi-Level Cell;簡稱 MLC )記憶體以及用於存取該MLC記憶體之緩衝器。 【先前技術】 諸如“反及”(NAND )快閃裝置等的快閃記憶體已成 爲諸如快閃卡、數位影音播放器、細胞式電話、USB快閃 隨身碟、以及用於取代硬碟機的固態碟等的消費者應用及 行動儲存應用之一關鍵性技術。對密集度的要求不斷增加 ,且諸如N AND快閃記憶體以低成本提供了高密集度。因 此,已將相當高的注意力放在多層快閃記憶體。在多層記 憶體中,並非在兩位準之間作出選擇而將一個兩狀態的資 訊元素(1位元)儲存在每一單元中,而是採用了額外的 位準,以便可在每一單元所具有兩個以上的狀態的資訊元 素中作出選擇。例如,可將四個位準用來代表一個四狀態 之資訊元素,且一個四狀態的資訊元素可包含兩個位元。 如果可將取代兩位準的資料之四位準的資料儲存在一記憶 單元中,則可在不增加晶粒尺寸之情形下將記憶單元的密 集度加倍。 兩位準的快閃記憶單元儲存資料“1”及資料這兩種 邏輯狀態中之一邏輯狀態,且每一記億單元之內容對應於 一位元。傳統的兩位準快閃記憶單兀可具有與資料“ 1 ”及 資料“〇,,對應的兩個臨界電壓中之一臨界電壓。第1圖中示 -4- 200912950 出一 NAND快閃記憶體中之單層單元(Single Level Cell :簡稱SLC)中之臨界電壓分佈。圖中所示是第一單元狀· 態分佈50以及第二單元狀態分佈52。在該例子中’將資料 “ 1”及資料分別指定給該等位元狀態(反之亦然)°該 “ 1 ”狀態表示該單元打開’且可使電流流動。另一方面’ 該“0”狀態表示該單元關閉’且不可使電流流動。由於只 有兩種狀態且只儲存了 一位元的資料,所以SLCNAND快 閃記憶體的控制邏輯在作業期間管理電荷時可省能° 四位準的快閃記憶單元儲存四種邏輯狀態中之一種邏 輯狀態,且每一記憶單元之內容對應於兩個位元。該四位 準快閃記憶單元可具有與資料“11”、資料“10”、資料“00” 、及資料“〇 1 ”對應的四個臨界電壓中之一臨界電壓。第2 圖中示出一 NAND快閃記憶體中之四層MLC中之臨界電 壓分佈。圖中所示是四種位元狀態之分佈60、62、64、66 。在該例子中,將資料“ 1 1,,、資料“ 1 〇,,、資料“ 〇 〇 ”、及資 料“01”分別指定給該等位元狀態。此種方式採用了授予 Ken Takeuchi的美國專利6,8 8 5,5 8 3中提出的兩位元之列 方向指定,本發明特此引用該專利之全文以供參照。該等 兩位元代表一上分頁位元(upper page bit)及一下分頁 位元(lower page bit)。因此: 被指定給資料“ 1 1”之單元具有上分頁位元=1及下分頁 位元=1 ; 被指定給資料“10”之單元具有上分頁位元=1及下分頁 位元=0 ; -5- 200912950 被指定給資料“00”之單元具有上分頁位元=〇及下分頁 位元=0 ;以及 被指定給資料“01”之單元具有上分頁位元=0及下分頁 位元=1。 【發明內容】 根據一廣泛之觀點,本發明提供了一種用來寫入到一 非揮發性記憶體之存取緩衝器,該存取緩衝器包含:一單 端輸入,用以接收具有待被寫入到該記憶體的輸入位元之 單端輸入信號;一第一鎖存器,用以鎖存該輸入位元,該 第一鎖存器具有一雙端輸入,用以接收包含該輸入位元之 雙端輸入信號;一第二鎖存器,用以鎖存自該非揮發性記 憶體的一記憶位置的下分頁讀取之値;以及一補數信號產 生器,用以產生該單端輸入信號之補數,該雙端輸入信號 包含該單端輸入信號之補數及該單端輸入信號。 在某些實施例中’該存取緩衝器具有其中該補數信號 產生器產生該單端輸入信號的補數之第一作業模式、以及 其中該第二鎖存器被用來作爲一鎖存器之第二作業模式; 其中當在接收該輸入位元並將該輸入位元鎖存到該第一鎖 存器時,該存取緩衝器係在該第一作業模式中操作,且在 多層單元程式化期間,該存取緩衝器係在該第二作業模式 中操作。 在某些實施例中,該存取緩衝器進一步包含用來構成 該第二鎖存器及該補數信號產生器的一部分之一驅動反相 -6- 200912950 器,該第二鎖存器進一步包含一反饋資料保持器,且係在 一鎖存器結構下連接該驅動反相器及該反饋資料保持器。 在某些實施例中,該反饋資料保持器包含一 PMOS電 晶體,且該驅動反相器具有被連接到該電晶體的汲極之一 輸入,該電晶體具有被連接到該驅動反相器的一輸出之一 閘極,其中當該存取緩衝器在該第一作業模式中操作時, 該電晶體將資料保持在高位準,以便避免與該驅動反相器 間之干擾。 在某些實施例中,該存取緩衝器進一步包含:一預先 充電PMOS電晶體,用以將該驅動反相器之該輸入預先充 電。 在某些實施例中,該補數信號產生器包含:一第一信 號傳送器,用以於該存取緩衝器處於該第一作業模式時, 將該單端輸入信號傳送到該驅動反相器,且於該存取緩衝 器處於該第二作業模式時,防止將該輸入信號傳送到該驅 動反相器;一第二信號傳送器,用以於該存取緩衝器處於 該第一作業模式時,將作爲該雙端輸入信號的一端的該驅 動反相器之輸出傳送到該第一鎖存器,且於該存取緩衝器 處於該第二作業模式時,防止將作爲該雙端輸入信號的一 端的該驅動反相器之輸出傳送到該第一鎖存器。 在某些實施例中,該存取緩衝器包含:一第三信號傳 送器,用以於該存取緩衝器處於該第二模式時,將該記憶 體之輸出傳送到該第二鎖存電路之輸入,且於該存取緩衝 器處於該第一模式時,不執行該記憶體之輸出。 200912950 在某些實施例中,該第一、第二、及第三傳送電路包 含各別之NMOS電晶體。 在某些實施例中,該NMOS電晶體之汲極被連接成自 該記憶體接收輸入,且該NMOS電晶體之閘極被連接到該 第二鎖存器之輸入。 在某些實施例中,該非揮發性記憶體包含一快閃記憶 體,該快閃記億體具有作爲該存取緩衝器之一分頁緩衝器 〇 根據另一廣泛之觀點,本發明提供了一種用來寫入到 一非揮發性記憶體之方法,該方法包含下列步驟:接收具 有待被寫入到該記憶體的輸入位元之單端輸入信號;使用 包含一驅動反相器之一輸入反相器以產生該單端輸入信號 之補數,其中結合該單端輸入信號之補數及該單端輸入信 號而構成一雙端輸入信號;將該輸入位元鎖存到具有用來 接收包含該輸入位元的該雙端輸入信號的一雙端輸入之一 第一鎖存器;以及將自該非揮發性記憶體的一記憶位置的 下分頁讀取之一値鎖存到包含該驅動反相器的一第二鎖存 器。 在某些實施例中,該方法進一步包含下列步驟:當在 接收該輸入位元並將該輸入位元鎖存到該第一鎖存器時’ 在其中該輸入反相器產生該單端輸入信號的補數之第一作 業模式中操作該存取緩衝器;以及在多層單元程式化期間 ,在其中將該第二鎖存器被用來作爲一鎖存器之第二作業 模式中操作該存取緩衝器。 -8- 200912950 在某些實施例中,該方法進一步包含下列步驟:將該 驅動反相器之一輸入預先充電。 在某些實施例中,該方法進一步包含下列步驟:於該 存取緩衝器處於該第一作業模式時,將該單端輸入信號傳 送到該驅動反相器,且於該存取緩衝器處於該第二作業模 式時,防止將該輸入信號傳送到該驅動反相器;於該存取 緩衝器處於該第一作業模式時,將作爲該雙端輸入信號的 一端的該驅動反相器之輸出傳送到該第一鎖存器,且於該 存取緩衝器處於該第二作業模式時,防止將作爲該雙端輸 入信號的一端的該驅動反相器之輸出傳送到該第一鎖存器 0 在某些實施例中,該方法進一步包含下列步驟:於該 存取緩衝器處於該第二模式時,將該記憶體之輸出傳送到 該第二鎖存電路之輸入。 根據另一廣泛之觀點,本發明提供了一種具有用來寫 入到一非揮發性記憶體結構的一存取緩衝器之記憶體系統 ’該存取緩衝器包含:一單端輸入,用以接收具有待被寫 入到該記憶體結構的輸入位元之單端輸入信號;一第一鎖 存器,用以鎖存該輸入位元,該第一鎖存器具有一雙端輸 入’用以接收包含該輸入位元之雙端輸入信號;一第二鎖 存器,用以鎖存自該非揮發性記憶體結構的一記憶位置的 下分頁讀取之値;以及一補數信號產生器,用以產生該單 端輸入信號之補數,其中該雙端輸入信號包含該單端輸入 信號之補數及該單端輸入信號。 -9- 200912950 在某些實施例中’該非揮發性記憶體結構包含一記憶 單元陣列。. 在某些實施例中’該記億單元陣列包含一快閃記憶單 元串列,該快閃記憶單元串列包含複數個串聯之浮接閘極 (f 1 〇 at i n g g at e )記憶單兀’該等串聯之記憶單兀被親合 到一位元線,該等記憶單元被耦合到各別之字線。 在某些實施例中,該非揮發性記憶體包含一快閃記憶 體,該快閃記憶體具有作爲該存取緩衝器之一分頁緩衝器 【實施方式】 第3圖示出在具有第2圖所示的位元映射的一 MLC記 憶體中之一組被容許的程式化作業,其中仍然係以代號6 0 、62、64、66示出前文中提及的分佈。快閃記憶體中之“ 程式化”作業將“ 1 ”改變爲“〇”。在MLC快閃記憶體中,程 式化開始於下分頁,且接續爲上分頁的程式化。一單元的 起點是分佈60,且該分佈是一抹除狀態。 當儲存到下分頁時,如果位元是“ 1 ”,則無須執行任 何作業,這是因爲此時與該抹除狀態一致。如果位元胃 “0”,貝1J如68所示,必須將該單元程式化到第二分佈62。 這是第一程式化階段。 當儲存到上分頁時,必須先知道下分頁中是什麼^ _ 〇 如果下分頁中是“ 1 ”,且現行的分佈60,則若要被寫 -10- 200912950 入到上分頁的位元是“1 ” ’此時無須執行任何作業’這是 因爲此時與該抹除狀態一致; 如果下分頁中是“ 1 ”,且現行的分佈60,則若要被寫 入到上分頁的位元是“ ” ’此時如7 0所示’必須將該單元 程式化到第四分佈6 6。這是第二程式化階段的一部分; 如果下分頁中是“〇”,且現行的分佈62 ’則若要被寫 入到上分頁的位元是“ 1 ”,此時無須執行任何作業,這是 因爲此時與分佈62—致; 如果下分頁中是“ 〇 ”,且現行的分佈6 2,則若要被寫 入到上分頁的位元是“ 〇 ”,此時如7 1所示,必須將該單元 程式化到第三分佈64。這是第二程式化階段的一部分。 代號72、74、76示出讀取臨界値,而代號78、80、82 示出程式化驗證臨界値。讀取及程式化驗證作業具有不同 的電壓位準,以便讀取或判斷單元臨界位準。讀取與程式 化驗證有一差異之原因在於保證該等四個狀態間之電壓範 圍。如果該資料是“0” ’則該程式化驗證作業被要求檢查 該分頁上所選擇的單元是否被完全程式化。應嚴格地控制 該位準’以便保g登各相鄰臨界狀態之間有足夠的電壓距離 〇 第4圖示出根據本發明的一實施例之一存取緩衝器。 該存取緩衝器1 20係用於寫入到一記億體(例如,一非揮 發性記憶體)。存取緩衝器12〇具有被連接到一資料線( DL)之一單端輸入108,用以接收具有要被寫入到諸如一 快閃記億體等的一非揮發性記憶體的輸入位元之單端輸入 -11 - 200912950 信號。設有一第一鎖存電路100,用以先鎖存該輸入位元 ,然後才輸出該輸入位元,以供儲存在該記憶體的被選擇 的一單元之下分頁或上分頁。第一鎖存電路100係在104上 連接成進/出該記憶體。第一鎖存電路10 0具有由輸入110 、:111構成之一雙端輸入,用以接收包含該輸入位元之雙 端輸入信號。設有一第二鎖存電路1 02,用以鎖存自該記 憶體讀取的値’作爲上分頁M L C寫入作業之一部分。第 二鎖存電路102具有被連接到該非揮發性記憶體之一輸入 106。在圖中未示出的其他組件中,第二鎖存電路1〇2具有 一驅動反相器114。圖中亦示出一輸入反相電路112,用以 產生該單端輸入信號之補數,以便用來自經由單端輸入 108接收的單端輸入信號而產生該雙端輸入11〇、in。輸 入反相電路1 1 2之一組件是第一驅動反相器1 1 4。因此,第 一驅動反相器1 1 4有兩種功能,其中一功能是作爲第二鎖 存電路1 0 2的一部分,且另一功能是作爲輸入反相電路i j 2 的一部分(驅動反相器114在輸入反相電路112中被用來作 爲一驅動器)。在作業中,存取緩衝器120具有使輸入反 相電路1 1 2執行一驅動功能而產生單端輸入信號的補數支 第一作業模式。圖中示出一連線122係介於單端輸入108與 驅動反相器1 1 4的輸入之間,且圖中示出一連線1 24係介於 第一驅動反相器114的輸出與第一鎖存電路1〇〇的輸入11〇 之間。係以虛線示出這些連線,這是因爲可能有其他介於 中間的電路。將於下文中提供此種介於中間的電路之詳細 例子。在該第一作業模式期間,第一鎖存電路100之輸入 -12- 200912950 111接收單端輸入信號,且輸入u 〇接收該單端輸入信號之 補數,因而輸入1 1 1、1 1 〇接收一雙端輸入信號。在將資料 載入第一鎖存電路10 0期間使用該作業模式。 存取緩衝器120具有使第二鎖存電路102被用來作爲一 鎖存器之第二作業模式。在該第二作業模式期間,驅動反 相器1 14參與第二鎖存電路1〇2執行的鎖存功能。更具體而 言,在參照第3圖所述的該特定兩階段MLC程式化體系之 環境中,在該第二作業模式期間,第二鎖存電路1 02被用 來儲存下分頁之値。然後,在上分頁的程式化期間,將該 下分頁中儲存的値用來觸發要被使用的驗證臨界値。請參 閱第3圖,如果該第二鎖存器中儲存的値是“ 1 ”,則使用 Vverify3 ’且如果該第二鎖存器中儲存的値是“〇”,則使用 VveHfy2。在將該非揮發性記憶體程式化期間使用該作業模 式。 第5圖示出根據本發明的一實施例之一存取緩衝器。 現在請參閱第5圖,圖中示出基本上與第4圖所示者相同但 是具有某些增添之一存取緩衝器140。更具體而言,圖中 示出一第一傳送電路130,當存取緩衝器140處於該第一模 式時,該第一傳送電路1 3 0將單端輸入信號傳送到第一驅 動反相器1 14之輸入’且於存取緩衝器140處於該第二模式 時’防止將該輸入信號傳送到第一驅動反相器1 1 4。且設 有一第二傳送電路132 ’當存取緩衝器140處於該第一模式 時’該弟一傳送電路1 3 2將作爲該雙端輸入信號的一端的 第一驅動反相器1 14之輸出傳送到第一鎖存電路1〇〇之輸入 -13- 200912950 1 1 ο,且於存取緩衝器1 4 0處於該第一模式時,防止將作爲 該雙端輸入信號的一端的第一驅動反相器114之輸出傳送 到第一鎖存電路100。圖中亦不出一第三傳送電路134,當 存取緩衝器140處於該第二模式時,該第三傳送電路134將 該記憶體(圖中未示出)之輸出傳送到第二鎖存電路102 之輸入106。當該存取緩衝器係處於該第一模式時,第三 傳送電路1 3 4並不執f了該記憶體之輸出。傳送電路1 3 〇、 132、及134中之每一傳送電路具有一各別之控制輸入(圖 中未示出),用以控制該傳送電路是否要傳送其各別之輸 入信號。更一般性而言,可採用可以是或可以不是電路之 第一、第二、及第三傳送器。 第4圖及第5圖所示之實施例提供了用來將非揮發性記 憶體程式化之一存取緩衝器。在本說明的整個其餘部分中 ’將參照分頁緩衝器。通常是爲了存取快閃記憶體而提供 分頁緩衝器。分頁緩衝器是存取緩衝器之特定例子。 第6圖是本發明的一實施例提供的分頁緩衝器以及用 於記憶單元陣列的電路之一電路圖。這是第4圖或第5圖所 示存取緩衝器之特定實施例。該分頁緩衝器通常以2〇〇爲 代號’且具有一第一鎖存電路202及一第二鎖存電路2〇4。 桌一鎖存電路2〇2包含以一鎖存器之結構而被連接之 反相器206及反相器208。反相器206之輸入是被標示爲“A” 之一節點’且反相器2 0 8之輸入是被標示爲“ B,,之一節點。 一資料線2 1 5係經由電晶體220而被連接到節點b。電晶體 220之閘極被連接成接收一控制輸入YaI22 1。節點a係經 -14- 200912950 由一電晶體2 1 0而被連接到一感測電晶體2 1 4。控制輸入 LCHDA ( Latch —Data_A ) 21 1被連接至!J電晶體210之閘極。 同樣地,節點B係經由一電晶體2 1 2而被連接到感測電晶 體 214。另一控制輸入 LCHDB( Latch —Data —B) 213 被連 接到電晶體212之閘極。一PREBLB ( Precharge_bitline_bar )控制輸入241被連接到PMOS電晶體240,PMOS電晶體240 之汲極被連接到被標示爲“PBSO”( Post_Bitline_Source_Out )之一節點(爲了將節點PBSO預先充電),且被連接到 感測電晶體214之閘極。節點PBSO係經由一電晶體216而 被連接到節點B,而該電晶體2 1 6之閘極接收一控制輸入 ISOPBB217 。 第二鎖存電路204包含一驅動反相器226 (後文中簡稱 “反相器”)以及使用一 PMOS電晶體224而實施之反饋資 料保持電路。第二鎖存電路204之輸入是被標示爲“C”之一 節點。一 PMOS電晶體P 1 222被連接到Vdd與節點C之間 ,以便將節點C預先充電。PMOS電晶體P 1 222之閘極被 連接成接收一控制輸入 RST_TMb ( Reset —temporary_bar )223。PMOS電晶體224之閘極被連接成接收反相器226 之輸出。反相器226及反饋資料保持電路224被連接而構成 一鎖存器結構。 節點C係經由傳送電晶體232而被連接到電晶體220之 汲極,該傳送電晶體2 3 2具有被連接到其閘極之一控制輸 入WR_ST233。反相器226之輸出也係經由傳送電晶體234 而被連接到第一鎖存電路202之節點A。傳送電晶體234也 -15- 200912950 具有被連接到其閘極之一控制輸入WR_ST23 3。節點C也 被連接到電晶體236之閘極。節點PBSO被連接到電晶體 236之汲極。電晶體23 6之源極係經由電晶體23 8而被連接 到 V s s。電晶體2 3 8之閘極被連接成接收一控制輸入 SEL_TM239。節點C亦係經由電晶體22 8而被連接到一電 晶體23 0之汲極,再被連接到Vss。電晶體22 8之閘極接收 一控制輸入 LCHD_TM(Latch_Data — Temporary) 229。電 晶體23 0之閘極被連接到節點PBSO。一輸入反相電路205 包含反相器226以及用來將輸入資料線21 5經由反相器226 而選擇性地連接到節點A之一些組件。 在該所示例子中,電路2 5 0包含兩個NAND記憶單元 串列。每一 NAND記憶單元串列包含32個串聯之浮接閘極 記憶單元,且該等浮接閘極記億單元被連接到各別之字線 W/L3 1至 W/L0。該等兩串列包含被連接到位元線B/LE、 B/L0261、263與各別的第一浮接閘極記憶單元26 5、267 之間的串列選擇電晶體25 6、25 8。串列選擇電晶體25 6、 25 8共同地接收一串列選擇信號SSL。此外,該等串列包 含被連接到各別的最後一個浮接閘極記憶單元275、277與 —共同源極線CSL之間的接地選擇電晶體271、273。該 等接地選擇電晶體之閘極共同地接收一接地選擇信號GSL 〇 該等兩條位元線261、263係經由各別之NM0S電晶體 252、254而被連接到分頁緩衝器200。電晶體252、254具 有各別之閘極,該等閘極被連接成接收用來選擇該等兩條 -16 - 200912950 位元線261、263中之一位元線的各別之控制輸入SELBLE (Select_bitline_even ) 253 及 SELBLO ( Select一bitline —odd ) 255。此種方式使相同的分頁緩衝器能夠服務多條位元線 。更一般性而言,一或多條位元線被連接到每一分頁緩衝 器。所示之該例子中之該等位元線具有3 2條字線’但是更 一般性而言,可採用任何數目的字線。 現在將稍微詳細地說明程式化作業。藉由對SELBLE 及SELBLO控制輸入25 3、25 5之適當控制,而選擇兩條位 元線26 1、2 63中之一位元線。PREBLB及RST —TMb控制 輸入被用來分別以Vdd位準將節點PB SO及節點C充電。 第一作業模式…資料載入 在第一作業模式期間,在第一鎖存電路202中執行資 料鎖存。具體而言,經由資料線2 1 5而接收將要被寫入到 一記憶位置的下分頁或上分頁之一位元,並將該位元儲存 在第一鎖存電路202。 在LCHDA211被觸發之後,執行資料鎖存。係在PREBLB 信號241下而以PM0S電晶體240進行PB SO預先充電之後 ’執行該資料鎖存。LCHDB213及 LCHD_TM229必未被用 於該模式。 在資料鎖存期間,係將經由資料線2 1 5接收的輸入傳 送到節點B。同時,WR_ST23 3是高位準,而使經由資料 線215接收的輸入能夠經由電晶體23 2而傳送到節點C,然 後經由反相器226及電晶體234而傳送回節點A,因而在節 -17- 200912950 點A及B上產生了第一鎖存電路202之雙端輸入。該輸入 位元之値被鎖存到第一鎖存電路202。在資料載入作業之 前,節點A被放電至Vss,並以LCHDA211將節點B預先 充電到Vdd。然後,LCHDA及LCHDB不被用於資料載入 作業。這兩個控制輸入(LCHDA及LCHDB )係用於程式 化及抹除作業(第二作業模式)。在資料載入作業期間, 不需要兩個鎖存信號將程式化資料載入第一鎖存電路202 。上述方式是可能的,這是因爲:在開始一程式化作業之 資料載入步驟期間,第二鎖存電路204之反相器226無須保 持任何資訊,而在完成了將資料載入該分頁緩衝器的第一 鎖存電路202之後,第二鎖存電路204只須能夠保持上分頁 程式化作業期間之資訊,且將於下文中詳述其中之情形。 藉由第一鎖存電路2〇2的雙端輸入之使用,而將比使用單 端輸入時更大的信號裕量(signal margin)提供給鎖存電 路。 第二作業模式…分頁程式化作業 只有在分頁程式化開始時針對輸入資料而啓動上述之 信號“WR_ST”(亦即,使該信號爲高位準)。然後,在分 頁程式化作業期間,該信號再度回到“低位準,,狀態。在其 他作業中,“WR_ST”必然是低位準,且節點A及反相器 226之輸出在電氣上是斷開的。 在該第二作業模式期間’第一鎖存電路202之內容被 寫入到所選擇的一記億位置。MLC快閃記憶單元必定以 -18- 200912950 “ 1 1 ”開始,因而必須執行對該單元之程式化,以便將下分 頁及上分頁中之一分頁或兩分頁自“1”改變爲“0”。在前文 所述的位元與臨界位準分佈之映射關係下,不可能在將上 分頁程式化了之後才將下分頁程式化。因此,程式化的順 序必定是自下分頁程式化接續進行到上分頁程式化。 第二鎖存電路204被用來儲存被讀取作爲一上分頁程 式化作業的一部分之下分頁的値。利用該被儲存的値決定 上分頁程式化之臨界位準,亦即,與轉變(“ 1 1 ”― “0 1”) 相關聯的臨界位準、或與轉變(“10”— “00”)相關聯的臨 界位準。 於寫入到第二鎖存電路204時之第一步驟是將節點C 預先充電。係以經由電晶體222的控制信號RST_TMb上之 一脈波執行該預先充電,然後使電晶體222斷路。 自該記憶位置的的下分頁讀取之値出在節點PBSO。 PBSO = “H”時意指該下分頁係處於被程式化狀態。將被程 式化狀態用來作爲“0”資料。抹除狀態(未被程式化狀態 )被用來作爲“ 1 ”資料。可使用自非揮發性記憶體讀取的 傳統技術以執行對該記憶位置的値之實際讀取,且被讀取 的値出現在節點PBSO。LCHD_TM上之一脈波使節點c 呈現來自PBSO之値。然後,如將於下文中說明的,將節 點C上之値用來控制分頁程式化驗證作業。 第7A圖及第7B圖是第6圖所示分頁緩衝器200的一部 分之電路圖,該電路圖是爲了解說如何補償節點C的兩個 邏輯狀態之漏電流。 -19- 200912950 第7C圖及第7D圖是第6圖所不分頁緩衝器200的一部 分之電路圖,該電路圖是爲了示出一完全鎖存器與第6圖 所示第二鎖存電路2 0 4間之雜訊抗擾性(η o i s e i m m u n i t y ) 比較。請先參閱第7C圖,若自記憶體的下分頁讀取之値 是“0”,則節點C是低位準,且反相器226產生用來將電晶 體224斷路之一輸出。當電晶體224斷路時,節點C浮接, 這是因爲沒有用來保持“低位準”狀態之驅動力。然而,反 相器226之閘極電容、三個電晶體(兩個PMOS電晶體222 、224以及一個NMOS電晶體228 )的接面電容、以及一電 晶體(NMOS電晶體23 6 )的閘極電容可保持“低位準”狀 態。在某些實施例中,係以一 NMOS電晶體構成的一額外 電容避免在“低位準”狀態中感應到“C”節點之任何可能雜 訊,以避免自鄰接信號線耦合的信號造成的狀態改變以及 PMOS電晶體的漏電流之可能性。更具體而言,若需要額 外的電容値,可在節點C上提供一電容。 然後請參閱第7D圖,若所讀取之値是“ 1 ”,則節點C 是高位準’且反相器226產生用來導通電晶體224之一低位 準輸出。電晶體2 2 4在其汲極節點(C )產生一 “ 1 ”,且此 時與節點C之高位準狀態一致。因此,反相器2 2 6及電晶 體224之反饋鎖存器保持“C”節點之高位準。 分頁程式化 分頁程式化作業將被用於下分頁或上分頁。對下分頁 之分頁程式化不需要自下分頁讀取的値。事實上,該値在 -20- 200912950 程式化之前必定是“高位準”。此外’請再參閱第3圖,下 分頁的唯一有效之程式化作業是自(與“11 ”相關聯的)臨 界位準分佈60至(與“10”相關聯的)臨界位準分佈62’且 有單一被使用的驗證電壓’亦即’ Vverifyl。 分頁程式化--下分頁 下分頁的分頁程式化基本上與對SLC記憶體的分頁 程式化相同,但差異之處在於使用了不同的臨界電壓。分 頁程式化涉及了將一程式化電壓施加到被選擇的單元(以 傳統之方式選擇的),以便增加該單元之臨界電壓。執行 一驗證作業,以便檢查使否已足夠地增加了該臨界電壓, 亦即,增加到高於Vverifyl。 分頁程式化--上分頁 上分頁的分頁程式化基本上與對SLC記憶體的分頁 程式化相同,但差異之處在於使用了不同的臨界電壓。分 頁程式化涉及了將一程式化電壓施加到被選擇的單元(以 傳統之方式選擇的),以便增加該單元之臨界電壓。執行 一驗證作業,以便檢查使否已足夠地增加了該臨界電壓。 請參閱第3圖,如前文所述,上分頁程式化只容許有兩個 程式化作業。這些程式化作業中之一程式化作業是自臨界 位準分佈60至臨界位準分佈66之轉變70。在該作業中,使 用了 Vverify3。當下分頁未被程式化時,該轉變是可能的 。這些轉變中之另一轉變是自臨界位準分佈62至臨界位準 -21 - 200912950 分佈64之轉變71。在該作業中,使用了 Vverlfy2。當下分 頁被程式化時,該轉變是可能的。 在將該程式化電壓施加到被選擇的單元之後’以 SEL_TM23 9上之一脈波開始該驗證作業。進行一個兩步驟 的驗證作業。第一驗證步驟使用Vverify2,且第一驗證步 驟使用Vverify3。節點C被用來控制要使用哪一驗證臨界 位準,亦即,當節點c處於高位準時,不使用該第一驗證 作業(Vverify2 )的結果。當節點C處於低位準時’使用 Vverify2,且於節點C處於高位準時,使用Vverify3。 第8圖示出可應用本發明的實施例之一快閃記憶體裝 置。請參閱第8圖,一快閃記憶體8 1 0包含:諸如控制電路 8 1 2等的邏輯電路,用以控制該快閃記憶體電路之各種功 能;一位址暫存器8 1 4,用以儲存位址資訊;一資料暫存 器8 1 6,用以儲存程式化資料資訊;一命令暫存器8 1 8 ’用 以儲存命令資料資訊;高電壓電路,用以產生所需的程式 化及抹除電壓;以及核心記憶體電路,用以存取一記憶體 陣列820。控制電路812包含一命令解碼器、以及用來執行 諸如讀取、程式化、及抹除功能等的內部快閃記憶體作業 之邏輯。熟悉此項技術者當可了解:係回應命令暫存器 8 1 8中儲存的命令資料,且有時根據所要執行的作業以配 合各別的位址暫存器814及資料暫存器816中儲存的位址資 料及程式化資料’而執行這些作業。一記憶體控制器發出 該等命令資料、位址資料、及程式化資料,且快閃記憶體 8 1 〇將該等資料鎖存到對應的暫存器。快閃記億體8 1 0的所 -22- 200912950 示的電路方塊之基本功能是此項技術中習知的。熟悉此項 技術者當可了解:第8圖所示之快閃記憶體810代表許多可 能的結構中之一可能的快閃記憶體結構。 對快閃記憶體8 1 0的適當作業而言,用來儲存位址、 資料、及命令的該等暫存器必須是可靠的。暫存器中儲存 的不當之値將造成裝置的機能失常。例如,變動的供應電 壓將使該等暫存器隨機地改變命令暫存器818中儲存的資 訊之狀態,因而可能導致對應於被接收的程式化或抹除命 命之一位元樣式。在該等例子中,一假的程式化作業將使 資料暫存器8 1 6中之隨機資料被程式化到記憶體陣列820的 位址暫存器8 1 4中之一隨機位址。如果資料存在於該位址 ,則對應於該位址的記憶單元將被施加程式化電壓,且其 臨界電壓可能被改變。一假的抹除作業可能導致記憶體陣 列8 2 0中之現有的資料的被抹除。因爲該記憶體電路不知 道快閃記憶體8 1 0所執行的該等假的作業,所以失掉的資 料是不能恢復的。通常是以諸如D型正反器等的具有兩 個穩態之正反器電路設計快閃記憶體8 1 0之該等暫存器。 在前文所述之實施例中,爲了簡化說明,該等圖式中 所不之各裝置兀件及電路是相互連接的。於本發明在分頁 緩衝器機構的實際應用中,可直接相互連接各電路、元件 、及裝置等的構件。在該分頁緩衝器的作業需要時,也可 經由其他的電路、元件、及裝置等的構件而間接地相互連 接各電路、元件、及裝置等的構件。因此,在分頁緩衝器 機構的實際結構中,該等電路、元件、及裝置等的構件被 -23- 200912950 相互耦合(被直接或間接地相互連接)。 前文所述的本發明之實施例只是作爲例子。熟悉此項 技術者可在不脫離只在本說明書最後的申請專利範圍中界 定之本發明的範圍下,對特定實施例作出改變、修改、及 變化。 可參照前文之揭示而對本發明作出許多修改及變化。 因此,我們當了解:可在最後的申請專利範圍之範圍內, 以本說明書中明確述及的方式以外之其他方式實施本發明 【圖式簡單說明】 前文中已參照各附圖而說明了本發明之實施例,在該 等附圖中: 第1圖示出單層單元(SLC )的位元位置之臨界位準 分佈; 第2圖示出多層單元(MLC )的位元位置之臨界位準 分佈; 第3圖示出多層單元(MLC )的位元位置之臨界位準 分佈和程式化的可接受之轉變; 第4圖是本發明的一實施例提供的一分頁緩衝器之一 方塊圖; 第5圖是本發明的一實施例提供的另一分頁緩衝器之 一方塊圖, 第6圖是本發明的一實施例提供的一分頁緩衝器之一 -24- 200912950 詳細電路圖; 第7A、7B、7C、及7D圖示出處於各種操作狀態的第 6圖所示的電路之一部分; 第8圖是可應用本發明的實施例之一快閃記憶體系統 之一方塊圖。 【主要元件符號說明】 5 0 :第一單元狀態分佈 52 :第二單元狀態分佈 60,62,64,66:分佈 72,74,76 :讀取臨界値 1 20,1 40 :存取緩衝器 1 0 0,2 0 2 :第一鎖存電路 106,110,111 :輸入 102,204:第二鎖存電路 1 1 4,2 2 6 :驅動反相器 112,205:輸入反相電路 122,124 :連線 1 3 0 :第一傳送電路 1 3 2 :第二傳送電路 1 3 4 :第三傳送電路 2 〇 〇 :分頁緩衝器 20 6,208 :反相器 2 1 5 :資料線 -25- 200912950 210,212,216,220,228,230,236,238 :電晶體
221 :控制輸入YAI 2 1 4 :感測電晶體
211 :控制輸入LCHDA
213:控制輸入LCHDB 24 1: PREBLB控制輸入 222,224,240 : PMOS 電晶體 217:控制輸入ISOPBB 223 :控制輸入RST_TMb 23 2,23 4 :傳送電晶體 23 3 :控制輸入WR_ST 23 9 :控制輸入SEL —TM 229 :控制輸入LCHD_TM 2 5 0 :電路 25 6,25 8 :串列選擇電晶體 26 1,263 :位元線 265,267 :第一浮接閘極記憶單元 2 7 5,2 7 7 :最後一個浮接閘極記憶單元 27 1,273 :接地選擇電晶體 252,254 : NMOS 電晶體
2 5 3 :控制輸入SELBLE 2 5 5 :控制輸入SELBLO 7 0,7 1 :轉變 8 1 〇 :快閃記憶體 -26 - 200912950 8 1 2 :控制電路 8 1 4 :位址暫存器 8 1 6 :資料暫存器 8 1 8 :命令暫存器 820 :記憶體陣列
Claims (1)
- 200912950 十、申請專利範圍 1 · 一種用來寫入到一非揮發性記憶體之存取緩衝器, 該存取緩衝器包含: 一單端輸入’用以接收具有待被寫入到該記憶體的輸 入位元之單端輸入信號; 一第一鎖存器’用以鎖存該輸入位元,該第一鎖存器 具有一雙端輸入’用以接收包含該輸入位元之雙端輸入信 號; 一第二鎖存器’用以鎖存自該非揮發性記憶體的一記 憶位置的下分頁讀取之値;以及 一補數信號產生器’用以產生該單端輸入信號之補數 ’該雙端輸入信號包含該單端輸入信號之補數及該單端輸 入信號。 2 ·如申請專利範圍第1項之存取緩衝器,其中: 該存取緩衝器具有其中該補數信號產生器產生該單端 輸入信號的補數之第一作業模式,且具有其中該第二鎖存 器被用來作爲一鎖存器之第二作業模式; 其中當在接收該輸入位元並將該輸入位元鎖存到該第 一鎖存器時,該存取緩衝器係在該第一作業模式中操作, 且在多層單元程式化期間,該存取緩衝器係在該第二作業 模式中操作。 3 ·如申請專利範圍第2項之存取緩衝器,進一步包含 用來構成該第二鎖存器及該補數信號產生器的一部分之一 驅動反相器,該第二鎖存器進一步包含一反饋資料保持器 -28- 200912950 ’且係在一鎖存器組態下連接該驅動反相器及該反饋資料 保持器。 4 ·如申請專利範圍第3項之存取緩衝器,其中: 該反饋資料保持器包含一 PMOS電晶體,以及 該驅動反相器具有被連接到該電晶體的汲極之一輸入 ’該電晶體具有被連接到該驅動反相器的一輸出之一閘極 ’其中當該存取緩衝器在該第一作業模式中操作時,該電 晶體將資料保持在高位準,以便避免與該驅動反相器間之 千擾。 5 ·如申請專利範圍第4項之存取緩衝器,進一步包含 一預先充電PMOS電晶體,用以將該驅動反相器之該 輸入預先充電。 6_如申請專利範圍第2至5項中任一項之存取緩衝器, 其中該補數信號產生器包含: 一第一信號傳送器,用以於該存取緩衝器處於該第一 作業模式時,將該單端輸入信號傳送到該驅動反相器,且 於該存取緩衝器處於該第二作業模式時,防止將該輸入信 號傳送到該驅動反相器; 一第二信號傳送器,用以於該存取緩衝器處於該第一 作業模式時,將作爲該雙端輸入信號的一端的該驅動反相 器之輸出傳送到該第一鎖存器,且於該存取緩衝器處於該 第二作業模式時,防止將作爲該雙端輸入信號的一端的該 驅動反相器之輸出傳送到該第一鎖存器。 -29- 200912950 7.如申請專利範圍第6項之存取緩衝器,進一步包含 一第三信號傳送器,用以於該存取緩衝器處於該第二 模式時,將該記憶體之輸出傳送到該第二鎖存電路之輸入 ,且於該存取緩衝器處於該第一模式時,不對該記憶體之 輸出執行作業。 8 .如申請專利範圍第7項之存取緩衝器,其中該第一 、第二、及第三傳送電路中之每一傳送電路包含一各別之 NMOS電晶體。 9. 如申請專利範圍第8項之存取緩衝器,其中該 Ν Μ Ο S電晶體之汲極被連接成自該記憶體接收輸入,且該 NMOS電晶體之閘極被連接到該第二鎖存器之輸入。 10. 如申請專利範圍第8項之存取緩衝器,其中該非揮 發性記憶體包含一快閃記憶體,該快閃記憶體具有作爲該 存取緩衝器之一分頁緩衝器。 1 1 .—種用來寫入到一非揮發性記憶體之方法,該方 法包含下列步驟: 接收具有待被寫入到該記憶體的輸入位元之單端輸入 信號: 使用包含一驅動反相器之一輸入反相器以產生該單端 輸入信號之補數,結合該單端輸入信號之補數及該單端輸 入信號而構成一雙端輸入信號; 將該輸入位元鎖存到具有一雙端輸入之一第一鎖存器 ,該雙端輸入用來接收包含該輸入位元的該雙端輸入信號 -30- 200912950 :以及 將自該非揮發性記憶體的一記憶位置的下分頁讀取之 一値鎖存到包含該驅動反相器的一第二鎖存器。 1 2 ·如申請專利範圍第1 1項之方法,進一步包含下列 步驟: 當在接收該輸入位元並將該輸入位元鎖存到該第一鎖 存器時,在其中該輸入反相器產生該單端輸入信號的補數 之第一作業模式中操作該存取緩衝器;以及 在多層單元程式化期間,在其中將該第二鎖存器被用 來作爲一鎖存器之第二作業模式中操作該存取緩衝器。 1 3 .如申請專利範圍第1 2項之方法,進一步包含下列 步驟:將該驅動反相器之一輸入預先充電。 14.如申請專利範圍第12或13項之方法,進一步包含 下列步驟: 於該存取緩衝器處於該第一作業模式時,將該單端輸 入信號傳送到該驅動反相器,且於該存取緩衝器處於該第 二作業模式時,防止將該輸入信號傳送到該驅動反相器; 於該存取緩衝器處於該第一作業模式時,將作爲該雙 端輸入信號的一端的該驅動反相器之輸出傳送到該第一鎖 存器,且於該存取緩衝器處於該第二作業模式時,防止將 作爲該雙端輸入信號的一端的該驅動反相器之輸出傳送到 該第一鎖存器。 1 5 ·如申請專利範圍第1 3項之方法,進一步包含下列 步驟: -31 - 200912950 於該存取緩衝器處於該第二模式時,將該記憶體之輸 出傳送到該第二鎖存電路之輸入。 1 6. —種具有用來寫入到一非揮發性記憶體結構的一 存取緩衝器之記憶體系統,該存取緩衝器包含·· 一單端輸入,用以接收具有待被寫入到該記憶體結構 的輸入位元之單端輸入信號; 一第一鎖存器,用以鎖存該輸入位元,該第一鎖存器 具有一雙端輸入,用以接收包含該輸入位元之雙端輸入信 號; 一第二鎖存器,用以鎖存自該非揮發性記憶體結構的 一記憶位置的下分頁讀取之値;以及 一補數信號產生器,用以產生該單端輸入信號之補數 ,該雙端輸入信號包含該單端輸入信號之補數及該單端輸 入信號。 I7·如申請專利範圍第16項之記憶體系統,其中該非 揮發性記憶體結構包含一記憶單元陣列。 1 8 ·如申請專利範圍第1 7項之記憶體系統,其中該記 憶單元陣列包含一快閃記憶單元串列,該快閃記憶單元串 列包含複數個串聯之浮接閘極記億單元,該等串聯之記憶 單元被耦合到一位元線,該等記憶單元被耦合到各別之字 線。 1 9 .如申請專利範圍第1 6項之記憶體系統,其中該非 揮發性記憶體包含一快閃記憶體,該快閃記憶體具有作爲 該存取緩衝器之一分頁緩衝器。 -32-
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US91615107P | 2007-05-04 | 2007-05-04 | |
US11/966,152 US7577029B2 (en) | 2007-05-04 | 2007-12-28 | Multi-level cell access buffer with dual function |
Publications (1)
Publication Number | Publication Date |
---|---|
TW200912950A true TW200912950A (en) | 2009-03-16 |
Family
ID=39939398
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW104111608A TW201530556A (zh) | 2007-05-04 | 2008-05-01 | 具有雙功能的多層單元存取緩衝器 |
TW097116118A TW200912950A (en) | 2007-05-04 | 2008-05-01 | Multi-level cell access buffer with dual function |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW104111608A TW201530556A (zh) | 2007-05-04 | 2008-05-01 | 具有雙功能的多層單元存取緩衝器 |
Country Status (8)
Country | Link |
---|---|
US (4) | US7577029B2 (zh) |
EP (1) | EP2150958B1 (zh) |
JP (2) | JP5285064B2 (zh) |
KR (2) | KR101453725B1 (zh) |
CN (1) | CN101720484B (zh) |
AT (1) | ATE534995T1 (zh) |
TW (2) | TW201530556A (zh) |
WO (1) | WO2008134858A1 (zh) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7577029B2 (en) | 2007-05-04 | 2009-08-18 | Mosaid Technologies Incorporated | Multi-level cell access buffer with dual function |
US7920430B2 (en) * | 2008-07-01 | 2011-04-05 | Qimonda Ag | Integrated circuits and methods for operating the same using a plurality of buffer circuits in an access operation |
KR101024154B1 (ko) * | 2009-02-02 | 2011-03-22 | 주식회사 하이닉스반도체 | 페이지 버퍼 회로 |
KR101082614B1 (ko) * | 2010-07-09 | 2011-11-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
KR20120045202A (ko) * | 2010-10-29 | 2012-05-09 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 프로그램 방법 |
US8630118B2 (en) | 2011-11-09 | 2014-01-14 | Sandisk Technologies Inc. | Defective word line detection |
US8842476B2 (en) * | 2011-11-09 | 2014-09-23 | Sandisk Technologies Inc. | Erratic program detection for non-volatile storage |
KR102163872B1 (ko) | 2013-08-09 | 2020-10-13 | 삼성전자 주식회사 | 멀티 비트 메모리 장치, 그것의 온칩 버퍼 프로그램 방법 및 멀티 비트 메모리 시스템 |
SG11201507090PA (en) | 2013-08-19 | 2015-10-29 | Toshiba Kk | Memory system |
JP5678151B1 (ja) * | 2013-09-18 | 2015-02-25 | 力晶科技股▲ふん▼有限公司 | 不揮発性半導体記憶装置とその制御方法 |
US20150199282A1 (en) * | 2014-01-16 | 2015-07-16 | Storart Technology Co., Ltd. | Scramble random seed prediction method with storage device built-in data copy back procedure |
WO2016031023A1 (ja) * | 2014-08-28 | 2016-03-03 | 株式会社 東芝 | 半導体記憶装置 |
KR102282196B1 (ko) | 2015-04-28 | 2021-07-27 | 삼성전자 주식회사 | 비휘발성 메모리 장치, 메모리 시스템 및 그것의 동작 방법 |
JP2017157257A (ja) * | 2016-03-01 | 2017-09-07 | 東芝メモリ株式会社 | 半導体記憶装置及びメモリシステム |
JP6439026B1 (ja) | 2017-11-17 | 2018-12-19 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
KR102653843B1 (ko) * | 2018-04-19 | 2024-04-02 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템 |
US11328752B2 (en) | 2020-05-20 | 2022-05-10 | Silicon Storage Technology, Inc. | Self-timed sensing architecture for a non-volatile memory system |
Family Cites Families (71)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60252979A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | Cmos入出力回路 |
KR930000869B1 (ko) | 1989-11-30 | 1993-02-08 | 삼성전자 주식회사 | 페이지 소거 가능한 플래쉬형 이이피롬 장치 |
US6230233B1 (en) | 1991-09-13 | 2001-05-08 | Sandisk Corporation | Wear leveling techniques for flash EEPROM systems |
US5257223A (en) * | 1991-11-13 | 1993-10-26 | Hewlett-Packard Company | Flip-flop circuit with controllable copying between slave and scan latches |
KR950000273B1 (ko) | 1992-02-21 | 1995-01-12 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치 및 그 최적화 기입방법 |
KR960000616B1 (ko) | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
JP3202498B2 (ja) * | 1994-03-15 | 2001-08-27 | 株式会社東芝 | 半導体記憶装置 |
JP3177094B2 (ja) * | 1994-05-31 | 2001-06-18 | 富士通株式会社 | 半導体記憶装置 |
US5497354A (en) * | 1994-06-02 | 1996-03-05 | Intel Corporation | Bit map addressing schemes for flash memory |
KR100220675B1 (ko) * | 1994-10-31 | 1999-09-15 | 전주범 | 투사형 화상표시장치 |
KR0142367B1 (ko) | 1995-02-04 | 1998-07-15 | 김광호 | 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로 |
US5835935A (en) | 1995-09-13 | 1998-11-10 | Lexar Media, Inc. | Method of and architecture for controlling system data with automatic wear leveling in a semiconductor non-volatile mass storage memory |
JP3252678B2 (ja) * | 1995-10-20 | 2002-02-04 | 日本電気株式会社 | 同期式半導体メモリ |
KR0169418B1 (ko) | 1995-10-30 | 1999-02-01 | 김광호 | 페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리 |
US5606522A (en) * | 1995-12-20 | 1997-02-25 | Samsung Electronics Co., Ltd. | Non-volatile analog memory |
JP3592887B2 (ja) * | 1997-04-30 | 2004-11-24 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US5937425A (en) | 1997-10-16 | 1999-08-10 | M-Systems Flash Disk Pioneers Ltd. | Flash file system optimized for page-mode flash technologies |
US6151257A (en) * | 1998-01-26 | 2000-11-21 | Intel Corporation | Apparatus for receiving/transmitting signals in an input/output pad buffer cell |
US6359810B1 (en) | 1998-03-13 | 2002-03-19 | Atmel Corporation | Page mode erase in a flash memory array |
US6118705A (en) | 1998-03-13 | 2000-09-12 | Atmel Corporation | Page mode erase in a flash memory array |
US5995417A (en) | 1998-10-20 | 1999-11-30 | Advanced Micro Devices, Inc. | Scheme for page erase and erase verify in a non-volatile memory array |
CN100359601C (zh) | 1999-02-01 | 2008-01-02 | 株式会社日立制作所 | 半导体集成电路和非易失性存储器元件 |
KR100347866B1 (ko) | 1999-03-08 | 2002-08-09 | 삼성전자 주식회사 | 낸드 플래시 메모리 장치 |
KR100295598B1 (ko) | 1999-05-03 | 2001-07-12 | 윤종용 | 반도체 메모리 장치 및 그 장치의 디코더 |
US6552580B2 (en) * | 1999-05-24 | 2003-04-22 | Level One Communications Inc. | Bias technique for operating point control in multistage circuits |
US6058059A (en) * | 1999-08-30 | 2000-05-02 | United Microelectronics Corp. | Sense/output circuit for a semiconductor memory device |
JP2001093288A (ja) * | 1999-09-20 | 2001-04-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
US6111787A (en) | 1999-10-19 | 2000-08-29 | Advanced Micro Devices, Inc. | Address transistion detect timing architecture for a simultaneous operation flash memory device |
US7082056B2 (en) | 2004-03-12 | 2006-07-25 | Super Talent Electronics, Inc. | Flash memory device and architecture with multi level cells |
JP4944301B2 (ja) * | 2000-02-01 | 2012-05-30 | パナソニック株式会社 | 光電子装置およびその製造方法 |
JP3983969B2 (ja) | 2000-03-08 | 2007-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
FR2816751A1 (fr) | 2000-11-15 | 2002-05-17 | St Microelectronics Sa | Memoire flash effacable par page |
US6763424B2 (en) | 2001-01-19 | 2004-07-13 | Sandisk Corporation | Partial block data programming and reading operations in a non-volatile memory |
US6538923B1 (en) * | 2001-02-26 | 2003-03-25 | Advanced Micro Devices, Inc. | Staircase program verify for multi-level cell flash memory designs |
US6888583B2 (en) * | 2001-05-21 | 2005-05-03 | Brillian Corporation | Method and apparatus for adjusted DC offset potential in a liquid crystal display (LCD) device |
US6732221B2 (en) | 2001-06-01 | 2004-05-04 | M-Systems Flash Disk Pioneers Ltd | Wear leveling of static areas in flash memory |
US6522580B2 (en) | 2001-06-27 | 2003-02-18 | Sandisk Corporation | Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states |
JP3993035B2 (ja) * | 2001-07-19 | 2007-10-17 | 松下電器産業株式会社 | データ記録方法、記録媒体、および再生装置 |
US6671204B2 (en) | 2001-07-23 | 2003-12-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with page buffer having dual registers and methods of using the same |
US7042770B2 (en) | 2001-07-23 | 2006-05-09 | Samsung Electronics Co., Ltd. | Memory devices with page buffer having dual registers and method of using the same |
US6456528B1 (en) | 2001-09-17 | 2002-09-24 | Sandisk Corporation | Selective operation of a multi-state non-volatile memory system in a binary mode |
KR100454119B1 (ko) | 2001-10-24 | 2004-10-26 | 삼성전자주식회사 | 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들 |
KR100471167B1 (ko) * | 2002-05-13 | 2005-03-08 | 삼성전자주식회사 | 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치 |
JP2004087027A (ja) * | 2002-08-28 | 2004-03-18 | Sanyo Electric Co Ltd | アクセス回路 |
JP4270832B2 (ja) | 2002-09-26 | 2009-06-03 | 株式会社東芝 | 不揮発性半導体メモリ |
ITMI20022240A1 (it) | 2002-10-22 | 2004-04-23 | Atmel Corp | Architettura di memoria flash con cancellazione di modo |
US6847550B2 (en) | 2002-10-25 | 2005-01-25 | Nexflash Technologies, Inc. | Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor |
JP3920768B2 (ja) * | 2002-12-26 | 2007-05-30 | 株式会社東芝 | 不揮発性半導体メモリ |
US6788589B2 (en) * | 2003-01-22 | 2004-09-07 | Promos Technologies Inc. | Programmable latch circuit inserted into write data path of an integrated circuit memory |
KR100514415B1 (ko) | 2003-01-22 | 2005-09-09 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리의 페이지 버퍼 |
KR100562134B1 (ko) | 2004-01-09 | 2006-03-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 페이지 버퍼 |
KR100575336B1 (ko) | 2004-04-20 | 2006-05-02 | 에스티마이크로일렉트로닉스 엔.브이. | 듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체메모리 장치 및 그의 프로그램 방법 |
KR100567912B1 (ko) | 2004-05-28 | 2006-04-05 | 주식회사 하이닉스반도체 | 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터프로그램 방법 |
KR100609568B1 (ko) | 2004-07-15 | 2006-08-08 | 에스티마이크로일렉트로닉스 엔.브이. | 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법 |
KR100642911B1 (ko) * | 2004-11-30 | 2006-11-08 | 주식회사 하이닉스반도체 | 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 검증방법 |
JP2006164408A (ja) | 2004-12-08 | 2006-06-22 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータ消去方法。 |
JP4786171B2 (ja) * | 2004-12-10 | 2011-10-05 | 株式会社東芝 | 半導体記憶装置 |
JP4768256B2 (ja) * | 2004-12-16 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
KR100672148B1 (ko) * | 2005-02-17 | 2007-01-19 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치 및 그것의 페이지 버퍼 동작 방법 |
US7221592B2 (en) | 2005-02-25 | 2007-05-22 | Micron Technology, Inc. | Multiple level programming in a non-volatile memory device |
KR100672122B1 (ko) | 2005-03-10 | 2007-01-19 | 주식회사 하이닉스반도체 | 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로 |
JP4660243B2 (ja) * | 2005-03-28 | 2011-03-30 | 株式会社東芝 | 半導体記憶装置 |
KR100600301B1 (ko) * | 2005-05-25 | 2006-07-13 | 주식회사 하이닉스반도체 | 면적이 감소된 페이지 버퍼 회로와, 이를 포함하는 플래시메모리 장치 및 그 프로그램 동작 방법 |
KR100694967B1 (ko) * | 2005-06-29 | 2007-03-14 | 주식회사 하이닉스반도체 | 프로그램 동작시 에러 발생 비율을 감소시키는 플래시메모리 장치 및 그 프로그램 동작 제어 방법 |
KR100624300B1 (ko) * | 2005-06-29 | 2006-09-19 | 주식회사 하이닉스반도체 | 프로그램 시간을 감소시키는 플래시 메모리 장치의프로그램 동작 제어 방법 |
KR100642892B1 (ko) * | 2005-07-19 | 2006-11-03 | 주식회사 하이닉스반도체 | 면적이 감소된 페이지 버퍼 회로와 그 독출 및 프로그램동작 방법 |
KR100666185B1 (ko) * | 2005-07-29 | 2007-01-09 | 삼성전자주식회사 | 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 |
US7532530B2 (en) * | 2005-09-29 | 2009-05-12 | Hynix Semiconductor, Inc. | Semiconductor memory device |
US20080054973A1 (en) * | 2006-09-06 | 2008-03-06 | Atmel Corporation | Leakage improvement for a high-voltage latch |
US7548103B2 (en) * | 2006-10-26 | 2009-06-16 | Freescale Semiconductor, Inc. | Storage device having low power mode and methods thereof |
US7577029B2 (en) * | 2007-05-04 | 2009-08-18 | Mosaid Technologies Incorporated | Multi-level cell access buffer with dual function |
-
2007
- 2007-12-28 US US11/966,152 patent/US7577029B2/en not_active Expired - Fee Related
-
2008
- 2008-04-28 KR KR1020147008184A patent/KR101453725B1/ko active IP Right Grant
- 2008-04-28 WO PCT/CA2008/000797 patent/WO2008134858A1/en active Application Filing
- 2008-04-28 JP JP2010504404A patent/JP5285064B2/ja not_active Expired - Fee Related
- 2008-04-28 CN CN2008800229437A patent/CN101720484B/zh not_active Expired - Fee Related
- 2008-04-28 KR KR1020097025304A patent/KR101453588B1/ko active IP Right Grant
- 2008-04-28 EP EP08748199A patent/EP2150958B1/en not_active Not-in-force
- 2008-04-28 AT AT08748199T patent/ATE534995T1/de active
- 2008-05-01 TW TW104111608A patent/TW201530556A/zh unknown
- 2008-05-01 TW TW097116118A patent/TW200912950A/zh unknown
-
2009
- 2009-07-08 US US12/499,577 patent/US7965550B2/en active Active
-
2011
- 2011-05-24 US US13/114,523 patent/US8274825B2/en active Active
-
2012
- 2012-08-27 US US13/595,466 patent/US8565026B2/en active Active
-
2013
- 2013-05-23 JP JP2013108569A patent/JP2013157077A/ja not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
EP2150958B1 (en) | 2011-11-23 |
KR101453725B1 (ko) | 2014-10-22 |
TW201530556A (zh) | 2015-08-01 |
US8565026B2 (en) | 2013-10-22 |
KR101453588B1 (ko) | 2014-10-23 |
WO2008134858A1 (en) | 2008-11-13 |
US20080273386A1 (en) | 2008-11-06 |
US8274825B2 (en) | 2012-09-25 |
KR20100028028A (ko) | 2010-03-11 |
KR20140047164A (ko) | 2014-04-21 |
JP2010526393A (ja) | 2010-07-29 |
CN101720484B (zh) | 2013-05-01 |
US7965550B2 (en) | 2011-06-21 |
ATE534995T1 (de) | 2011-12-15 |
CN101720484A (zh) | 2010-06-02 |
EP2150958A1 (en) | 2010-02-10 |
US20110222350A1 (en) | 2011-09-15 |
JP5285064B2 (ja) | 2013-09-11 |
US20120320674A1 (en) | 2012-12-20 |
EP2150958A4 (en) | 2010-06-23 |
US20090273973A1 (en) | 2009-11-05 |
JP2013157077A (ja) | 2013-08-15 |
US7577029B2 (en) | 2009-08-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW200912950A (en) | Multi-level cell access buffer with dual function | |
CN102318007B (zh) | 用于对一页内和多页间的数据进行芯片上伪随机化的非易失性存储器和方法 | |
JP4253312B2 (ja) | 半導体記憶装置 | |
JP5043827B2 (ja) | 不揮発性メモリの複数段階プログラミングにおけるデータラッチの使用 | |
US8625376B2 (en) | Semiconductor memory device and method of operation the same | |
US7483301B2 (en) | Nonvolatile memory devices that support virtual page storage using odd-state memory cells and methods of programming same | |
US9336883B2 (en) | Semiconductor memory device and method of operating the same | |
US7420847B2 (en) | Multi-state memory having data recovery after program fail | |
CN101385088B (zh) | 多电平单元非易失性存储器装置中的单锁存器数据电路 | |
TWI320966B (en) | Nonvolatile semiconductor memory device | |
US8208309B2 (en) | Semiconductor memory device and method of operating the same | |
US8804391B2 (en) | Semiconductor memory device and method of operating the same | |
JP2007280505A (ja) | 半導体記憶装置 | |
WO2009081745A1 (ja) | 不揮発性半導体記憶装置 | |
JP2006260711A (ja) | 半導体記憶装置 | |
KR20090125142A (ko) | 페이지 삭제 기능내의 어드레스 천이 검출을 갖춘 디코딩 제어 | |
US7193911B2 (en) | Page buffer for preventing program fail in check board program of non-volatile memory device | |
JPH0793979A (ja) | 不揮発性半導体記憶装置 | |
CN109801651B (zh) | 半导体存储装置以及读出方法 | |
CN114822659A (zh) | 具有页缓冲器的存储器设备 |