JP5043827B2 - 不揮発性メモリの複数段階プログラミングにおけるデータラッチの使用 - Google Patents

Description

本発明は、一般的に、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭのような不揮発性半導体メモリに関し、特に、高速パス書き込みを実施する方法、または他の複数段階プログラミング技術に関する。

電荷の不揮発性記憶が可能であって、特に、小形形状のファクタカードとしてパッケージ化されたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの形態をとる固体メモリは、近年、様々なモバイルおよびハンドヘルド装置、特に、情報機器および家庭用電化製品において選択される記憶装置になった。固体メモリでもあるＲＡＭ（ランダムアクセスメモリ）とは異なって、フラッシュメモリは不揮発性であって、電源がオフに転換された後でも、記憶されたデータを保存する。高い費用にもかかわらず、フラッシュメモリは、大容量記憶用途においてますます用いられてきている。ハードドライブおよびフロッピー（登録商標）ディスクのような回転磁気媒体に基づく従来の大容量記憶装置は、モバイルおよびハンドヘルド環境に不適切である。その理由は、巨大になりがちなディスクドライブが、機械的に故障する傾向にあり、高遅延および大電力要件を有するためである。これらの所望されていない属性は、大部分のモバイルおよび携帯用途において、ディスクに基づく記憶装置を非実用的なものにする。その一方で、埋め込まれたフラッシュメモリと、取り外し可能なカードの形態をとるフラッシュメモリとの双方は、小形、低電力消費量、高速および高信頼性の特徴によってモバイルおよびハンドヘルド環境に理想的に適する。

ＥＥＰＲＯＭおよび電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去することができ、新たなデータをメモリセルに書き込む、または「プログラムする」ことができる不揮発性メモリである。双方とも、電界効果トランジスタ構造においてソース領域とドレイン領域との間にある半導体基板内のチャネル領域上に配置された導電性フローティング（非結合）ゲートを用いる。フローティングゲート上には、コントロールゲートが設けられている。トランジスタのしきい値電圧特性は、フローティングゲート上に保存されている電荷の量によって制御される。すなわち、フローティングゲート上の所定の電荷レベルに対して、対応する電圧（しきい値）が存在し、ソース領域とドレイン領域との間で導通を可能にするためにトランジスタが「オン」に転換される前に、この対応する電圧をコントロールゲートに印加する必要がある。

フローティングゲートは電荷の範囲を保持することができ、従って、フローティングゲートをしきい値電圧ウィンドウ内の任意のしきい値電圧レベルにプログラムすることができる。しきい値電圧ウィンドウの大きさは、フローティングゲート上にプログラムできる電荷の範囲に対応する装置の最小および最大しきい値レベルによって区切られている。一般的に、しきい値ウィンドウは、メモリ装置の特性、動作条件および経歴に依存する。原則として、ウィンドウ内の各々異なる分解可能なしきい値電圧レベル範囲を用いて、セルの限定されたメモリ状態を指定することができる。

メモリセルとして作用するトランジスタは、一般的に、２つの機構のうちの１つによって「プログラムされた」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに加えられた高電圧は、基板のチャネル領域にわたって電子を加速する。これと同時に、コントロールゲートに印加された高電圧は、薄肉ゲート誘電体を介してホットエレクトロンをフローティングゲートに引き込む。「トンネル注入」では、高電圧はコントロールゲートへ基板に対して印加される。このように、電子は基板から、介在するフローティングゲートへ引き込まれる。

メモリ装置を多数の機構によって消去することができる。ＥＰＲＯＭの場合、フローティングゲートから紫外放射により電荷を取り除くことによってメモリは一括消去可能である。ＥＥＰＲＯＭの場合、基板へコントロールゲートに対して高電圧を印加し、これによって、薄肉酸化物をトンネルして基板のチャネル領域へフローティングゲート内の電子を誘導すること（すなわち、ファウラ−ノルドハイムトンネル現象）によってメモリセルは電気的に消去可能である。一般的に、ＥＥＰＲＯＭはバイトごとに消去可能である。フラッシュＥＥＰＲＯＭの場合、メモリは、一斉にすべてのブロックを、または１回に１つ以上のブロックを電気的に消去可能である。ブロックは、５１２バイト以上のメモリで構成することができる。

不揮発性メモリセルの例
一般的に、メモリ装置は、カード上に装着することができる１つ以上のメモリチップを備える。各メモリチップは、復号器、消去回路、書き込み回路および読み出し回路のような周辺回路によって支援されたメモリセルのアレイを備える。より精巧なメモリ装置は、知的かつ高水準のメモリ動作およびインターフェイスを実行するコントローラをも備える。今日、用いられている不揮発性固体メモリ装置が数多く商業的に成功している。これらのメモリ装置は異なる種類のメモリセルを用いることができ、各々の種類は１つ以上の電荷記憶素子を有する。

図１Ａ〜１Ｅには、不揮発性メモリセルの異なる例を線図的に示す。

図１Ａには、電荷を記憶するフローティングゲートを有するＥＥＰＲＯＭセルの形態をとる不揮発性メモリを線図的に示す。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）はＥＰＲＯＭに類似の構造を有するが、適切な電圧が印加されると、ＵＶ放射にさらす必要なしにフローティングゲートから電荷を電気的に取り込みかつ取り除く機構をさらに備える。このようなセルおよびその製造方法の例が、米国特許第５，５９５，９２４号（特許文献１）に示されている。

図１Ｂには、選択ゲートと、コントロールまたはステアリングゲートとの双方を有するフラッシュＥＥＰＲＯＭセルを線図的に示す。メモリセル１０は、ソース拡散領域１４とドレイン拡散領域１６との間に「分割チャネル」１２を有する。セルは、直列になっている２つのトランジスタＴ１，Ｔ２で効果的に形成されている。Ｔ１は、フローティングゲート２０およびコントロールゲート３０を有するメモリトランジスタとして作用する。フローティングゲートは、選択可能な量の電荷を記憶することができる。チャネルのＴ１部分を流れることができる電流の量は、コントロールゲート３０上の電圧と、介在するフローティングゲート２０に存在する電荷の量とに依存する。Ｔ２は、選択ゲート４０を有する選択トランジスタとして作用する。選択ゲート４０の電圧によってＴ２がオンに転換されると、これによって、チャネルのＴ１部分の電流がソースとドレインとの間を通過することができる。選択トランジスタは、コントロールゲートの電圧と独立してソース−ドレインチャネルと一緒にスイッチを構成する。１つの利点は、フローティングゲートの（正の）電荷空乏によってゼロのコントロールゲート電圧でも依然として導通しているこれらのセルをオフに転換するのに用いることができるということである。他の利点は、ソース側注入プログラミングを容易に実施できるということである。

分割チャネルメモリセルの簡単な一実施形態は、図１Ｂに示す破線によって線図的に示されているように同一のワード線に選択ゲートおよびコントロールゲートが接続されている場合である。これは、チャネルの一部にわたって配置された電荷記憶素子（フローティングゲート）と、他のチャネル部分および電荷記憶素子にわたって配置された（ワード線の一部である）コントロールゲート構造とを有することによって達成される。これによって、直列になっている２つのトランジスタでセルを効果的に形成し、一方（メモリトランジスタ）が電荷記憶素子上の電荷の量とワード線上の電圧との組み合わせを用いて、チャネルの対応部分を流れることができる電流の量を制御し、他方（選択トランジスタ）がゲートとして作用するワード線のみを有する。このようなセル、メモリシステムでの使用およびその製造方法の例が、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、および第５，６６１，０５３号（特許文献６）に示されている。

図１Ｂに示す分割チャネルセルのさらなる精密な実施形態は、選択ゲートおよびコントロールゲートが独立し、それらの間の破線によって接続されていない場合である。１つの実施例は、ワード線に対して垂直にある制御（またはステアリング）線に接続されたセルのアレイ内に一列のコントロールゲートを有する。その効果は、選択されたセルを読み出し、またはプログラムする場合に同時に２つの機能を実行する必要があることからワード線を開放するということである。これら２つの機能は、（１）選択トランジスタのゲートとして作用することであって、従って、選択トランジスタをオンおよびオフに転換するのに適切な電圧を必要とし、（２）ワード線と電荷記憶素子との間の電界（容量性）結合を介して電荷記憶素子の電圧を所望のレベルに駆動することである。これら機能の双方を単一電圧で最適に実行することは困難であることが多い。コントロールゲートおよび選択ゲートに別個の制御を用いると、ワード線は、機能（１）を実行するだけで足り、その一方で、追加の制御線は機能（２）を実行する。この能力によって、プログラミング電圧が対象のデータに適合された高性能なプログラミング設計を可能にする。フラッシュＥＥＰＲＯＭアレイでの独立したコントロール（またはステアリング）ゲートの使用が、例えば、米国特許第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）に記載されている。

図１Ｃには、２重フローティングゲートと、独立した選択ゲートおよびコントロールゲートとを有する別のフラッシュＥＥＰＲＯＭセルを線図的に示す。直列になっている３つのトランジスタを効果的に有すること以外、メモリセル１０’は、図１Ｂのメモリセルに類似する。この種のセルでは、２つの記憶素子（すなわち、Ｔ１左側およびＴ１右側の記憶素子）は、それらの間に選択トランジスタＴ２を有するソース拡散領域とドレイン拡散領域との間のチャネル上に含まれる。メモリトランジスタはそれぞれフローティングゲート２０’，２０”およびコントロールゲート３０’，３０”を有する。選択トランジスタＴ２は選択ゲート４０’によって制御される。どの時点においても、一対のメモリトランジスタの一方のみが、読み出しまたは書き込みのためにアクセスされる。記憶ユニットＴ１左側がアクセスされる場合、Ｔ２およびＴ１右側の双方はオンに転換されて、チャネルのＴ１左側部分の電流をソースとドレインとの間に流すことができる。これと同様に、記憶ユニットＴ１右側がアクセスされる場合、Ｔ２およびＴ１左側はオンに転換される。フローティングゲートに接近して選択ゲートポリシリコンの一部を有し、フローティングゲート内に記憶された電子が選択ゲートポリシリコンをトンネルすることができるのに充分な正の電圧（例えば、２０Ｖ）を選択ゲートに印加することによって消去は達成される。

図１Ｄには、ＮＡＮＤセルに編成されたメモリセルのストリングを線図的に示す。ＮＡＮＤセル５０は、ソースおよびドレインによってデイジーチェーンに構成された一連のメモリトランジスタＭ１，Ｍ２，．．．Ｍｎ（ｎ＝４，８，１６またはそれ以上）から成る。一対の選択トランジスタＳ１，Ｓ２は、ＮＡＮＤセルのソース端子５４およびドレイン端子５６を介する外部とのメモリトランジスタチェーン接続を制御する。メモリアレイでは、ソース選択トランジスタＳ１がオンに転換されると、ソース端子はソース線に結合される。これと同様に、ドレイン選択トランジスタＳ２がオンに転換されると、ＮＡＮＤセルのドレイン端子は、メモリアレイのビット線に結合される。チェーン内の各メモリトランジスタは、意図されたメモリ状態を表すために所定量の電荷を記憶する電荷記憶素子を有する。各メモリトランジスタのコントロールゲートは、読み出しおよび書き込み動作を制御する。各選択トランジスタＳ１，Ｓ２のコントロールゲートは、ソース端子５４およびドレイン端子５６をそれぞれ介してＮＡＮＤセルへのアクセスを制御する。

ＮＡＮＤセル内のアドレス指定されたメモリトランジスタがプログラミング中に読み出されベリファイされる場合、コントロールゲートには適切な電圧が供給される。これと同時に、ＮＡＮＤセル５０内の残りのアドレス指定されていないメモリトランジスタは、充分な電圧がコントロールゲートに印加されることによって完全にオンに転換される。このように、導通経路は、個々のメモリトランジスタのソースからＮＡＮＤセルのソース端子５４へ効果的に生成され、これと同様に、個々のメモリトランジスタのドレインからセルのドレイン端子５６へ効果的に生成される。このようなＮＡＮＤセル構造を有するメモリ装置が、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、および第６，０４６，９３５号（特許文献１１）に記載されている。

図１Ｅには、電荷を記憶するため、誘電体層を有する不揮発性メモリを線図的に示す。前述した導電性フローティングゲート素子の代わりに、誘電体層が用いられる。誘電体記憶素子を用いるこのようなメモリ装置は、エイタンらによる「ＮＲＯＭ：新規な局所的トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイスレター，第２１巻，第１１号，２０００年１１月，５４３〜５４５頁 (Eitan et al., “NROM: A Novel Localized Trapping, 2‐Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November, 2000, pp. 543-545) （非特許文献１）に記載されている。ＯＮＯ誘電体層は、ソース拡散領域とドレイン拡散領域との間のチャネルにわたって延在する。１つのデータビットに対する電荷は、ドレインに隣接する誘電体層内に局限され、他のデータビットに対する電荷は、ソースに隣接する誘電体層内に局限される。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）は、２つの二酸化ケイ素層間に挟まれた捕捉誘電体を有する不揮発性メモリセルを開示している。多状態データ記憶は、誘電体内の空間的に分離された電荷記憶領域の２値状態を別々に読み出すことによって実施される。

メモリアレイ
一般的に、メモリ装置は、行および列に配置され、ワード線およびビット線によってアドレス指定可能であるメモリセルの２次元アレイから成る。ＮＯＲ形またはＮＡＮＤ形構造に従ってアレイを形成することができる。

ＮＯＲアレイ
図２には、メモリセルのＮＯＲアレイの一例を示す。ＮＯＲ形構造を有するメモリ装置は、図１Ｂまたは図１Ｃに示す種類のセルを用いて実施される。メモリセルの各行はソースおよびドレインによってデイジーチェーンに接続されている。この設計は、仮想接地設計と称されることがある。各メモリセル１０はソース１４、ドレイン１６、コントロールゲート３０および選択ゲート４０を有する。行内のセルは、ワード線４２に接続された選択ゲートを有する。列内のセルは、選択されたビット線３４，３６にそれぞれ接続されたソースおよびドレインを有する。メモリセルが、独立して制御されるコントロールゲートおよび選択ゲートを有する幾つかの実施形態では、ステアリング線３６も列内のセルのコントロールゲートを接続する。

多くのフラッシュＥＥＰＲＯＭ装置は、互いに接続されたコントロールゲートおよび選択ゲートが各々に形成されたメモリセルを用いて実施される。この場合、ステアリング線およびワード線が各行に沿ってセルのすべてのコントロールゲートおよび選択ゲートを単に接続する必要はない。これらの設計の例は、米国特許第５，１７２，３３８号（特許文献１４）および第５，４１８，７５２号（特許文献１５）に開示されている。これらの設計では、ワード線は本質的に２つの機能、すなわち、読み出しまたはプログラムするための行選択と行内のすべてのセルにコントロールゲート電圧を供給することとを実行する。

ＮＡＮＤアレイ
図３には、図１Ｄに示すようなメモリセルのＮＡＮＤアレイの一例を示す。ＮＡＮＤセルの各列に沿って、ビット線は各ＮＡＮＤセルのドレイン端子５６に結合されている。ＮＡＮＤセルの各行に沿って、ソース線はすべてのソース端子５４を接続することができる。また、行に沿って延在するＮＡＮＤセルのコントロールゲートは、一連の対応するワード線に接続されている。接続されたワード線を介してコントロールゲートに適切な電圧を用いて一対の選択トランジスタ（図１Ｄ参照）をオンに転換することによってＮＡＮＤセルの行全体をアドレス指定することができる。ＮＡＮＤセルのチェーン内のメモリトランジスタが読み出されると、チェーンに流れる電流が、読み出されるセル内に記憶された電荷のレベルに本質的に依存するようにチェーン内の残りのメモリトランジスタは関連するワード線を介して確実にオンに転換される。ＮＡＮＤ構造アレイおよびメモリシステムの一部としての動作の例が、米国特許第５，５７０，３１５号（特許文献９）、第５，７７４，３９７号（特許文献１６）、および第６，０４６，９３５号（特許文献１７）に記載されている。

ブロック消去
電荷記憶メモリ装置のプログラミング動作は、さらなる電荷を電荷記憶素子に追加することしかできない。従って、プログラミング動作より前に、電荷記憶素子内に存在する電荷を除去（または消去）する必要がある。メモリセルの１つ以上のブロックを消去する消去回路（図示せず）が設けられている。ＥＥＰＲＯＭのような不揮発性メモリは、セルのアレイ全部またはアレイのセルのかなりの部分が電気的に同時に（すなわち、一瞬に）消去される場合に「フラッシュ」ＥＥＰＲＯＭと称される。消去されると、次に、セルのこの部分を再プログラムすることができる。同時に消去できるセルのこの部分は、１つ以上のアドレス指定可能な消去単位を構成することができる。一般的に、消去単位またはブロックは１つ以上のページのデータを記憶し、ページはプログラミングおよび読み出しの単位であるが、単一の動作で２つ以上のページをプログラムまたは読み出すことができる。一般的に、各ページは１つ以上のセクタのデータを記憶し、セクタの大きさはホストシステムによって定義される。一例として、磁気ディスクドライブによって確立された規格に従う５１２バイトのユーザデータと、ユーザデータおよび／またはそれらが記憶されたブロックに関する幾らかのバイト数のオーバーヘッド情報とから成るセクタが挙げられる。

読み出し／書き込み回路
通常の２状態ＥＥＰＲＯＭセルでは、少なくとも１つの電流区切り点レベルは、導通ウィンドウを２つの領域に区画するように確立される。予め決定された一定の電圧を印加することによってセルが読み出される場合、ソース／ドレイン電流は、区切り点レベル（または、基準電流Ｉ_REF ）と比較することによってメモリ状態に分解される。電流読み出しが区切り点レベルの読み出しよりも高い場合、セルは一方の論理状態（例えば、「０」状態）にあると決定される。その一方で、電流が区切り点レベルの電流よりも少ない場合、セルは他方の論理状態（例えば、「１」状態）にあると決定される。従って、このような２状態セルは１ビットのデジタル情報を記憶する。外部からプログラムすることができる基準電流源は、メモリシステムの一部として区切り点レベルの電流を発生するために設けられることが多い。

メモリ容量を増大するため、フラッシュＥＥＰＲＯＭ装置は、半導体技術の状態が進歩するにつれて、ますます高い密度で製造されてきている。記憶容量を増大させる別の方法は、各メモリセルに３つ以上の状態を記憶させることである。

多状態またはマルチレベルＥＥＰＲＯＭメモリセルの場合、各セルが２ビット以上のデータを記憶することができるように導通ウィンドウは２つ以上の区切り点によって３つ以上の領域に区画される。従って、所定のＥＥＰＲＯＭアレイが記憶できる情報は、各セルが記憶できる状態の数と共に増大される。多状態またはマルチレベルメモリセルを有するＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭが、米国特許第５，１７２，３３８号（特許文献１４）に記載されている。

実際には、セルのメモリ状態は、基準電圧がコントロールゲートに印加されているときにセルのソースおよびドレイン電極にわたる伝導電流を検知することによって一般に読み出される。従って、セルのフローティングゲート上の所定の電荷ごとに、一定の基準コントロールゲート電圧に対して対応する伝導電流を検出することができる。これと同様に、フローティングゲート上にプログラムできる電荷の範囲は、対応するしきい値電圧ウィンドウまたは対応する伝導電流ウィンドウを定義する。

あるいはまた、区画された電流ウィンドウ内の伝導電流を検知する代わりに、所定のメモリ状態に対して試験用にコントロールゲートでしきい値電圧を設定し、伝導電流がしきい値電流よりも低いかまたは高いかを検出することが可能である。１つの実施例では、しきい値電流に対する伝導電流の検出は、伝導電流がビット線のキャパシタンスを介して放電している速度を検査することによって達成される。

図４には、フローティングゲートがどの時点においても選択的に記憶できる４つの異なる電荷Ｑ１〜Ｑ４についてソース−ドレイン電流Ｉ_D とコントロールゲート電圧Ｖ_CGとの間の関係を示す。４つの実線のＩ_D 対Ｖ_CG曲線は、４つの可能なメモリ状態にそれぞれ対応してメモリセルのフローティングゲート上にプログラムできる４つの可能な電荷レベルを表す。一例として、セルの母集団のしきい値電圧ウィンドウは、０．５Ｖから３．５Ｖまでの範囲に及ぶことができる。しきい値ウィンドウを０．５Ｖごとの間隔で５つの領域に区画することによって６つのメモリ状態を画定することができる。例えば、図に示すように２μＡの基準電流Ｉ_REF が用いられる場合、曲線が、Ｖ_CG＝０．５Ｖおよび１．０Ｖにより区画されたしきい値ウィンドウの領域内でＩ_REF と交差するので、Ｑ１でプログラムされたセルをメモリ状態「１」にあると見なすことができる。これと同様に、Ｑ４はメモリ状態「５」にある。

前述したことから分かるように、メモリセルに記憶させる状態が多くなるほど、より細かくしきい値ウィンドウが分割される。これによって、必要とされる分解能を達成できるようにプログラミングおよび読み出し動作に高い精度が必要とされる。

米国特許第４，３５７，６８５号（特許文献１８）には、２状態ＥＰＲＯＭをプログラムする方法であって、セルが所定の状態にプログラムされる場合、逓増的な電荷をフローティングゲートに追加するたびにセルが連続的なプログラミング電圧パルスを受ける方法が開示されている。パルス間では、セルは、区切り点レベルに対するソース−ドレイン電流を決定するために読み返され、またはベリファイされる。電流状態が所望の状態に達したことがベリファイされたら、プログラミング動作は停止する。用いられるプログラミングパルス列は、逓増的な期間または振幅を有することができる。

従来技術のプログラミング回路は、しきい値ウィンドウを通して消去または接地状態から、対象の状態が達成されるまでのステップに単にプログラミングパルスを適用する。実際には、適切な分解能を可能にするため、区画または画定された各領域は、交差するために少なくとも約５つのプログラミングステップを必要とする。この性能は、２状態メモリセルに受け入れられる。しかし、多状態セルに対しては、必要とされるステップの数は区画の数と共に増大し、従って、プログラミング精度または分解能を増大させる必要がある。例えば、１６状態セルは、対象の状態にプログラムするために平均して少なくとも４０個のプログラミングパルスを必要とすることがある。

図５には、行復号器１３０および列復号器１６０を介して読み出し／書き込み回路１７０によってアクセスできるメモリアレイ１００の一般的な配置を有するメモリ装置を線図的に示す。図２および図３に関連して説明したように、メモリアレイ１００内のメモリセルのメモリトランジスタは、一連の選択された（１つ以上の）ワード線および（１つ以上の）ビット線を介してアドレス指定可能である。適切な電圧を、アドレス指定されたメモリトランジスタのそれぞれのゲートに印加するため、行復号器１３０は１つ以上のワード線を選択し、列復号器１６０は１つ以上のビット線を選択する。アドレス指定されたメモリトランジスタのメモリ状態を読み出しまたは書き込む（プログラムする）読み出し／書き込み回路１７０が設けられている。読み出し／書き込み回路１７０は、ビット線を介してアレイ内のメモリ素子と接続できる多数の読み出し／書き込みモジュールを備える。

図６Ａは、個々の読み出し／書き込みモジュール１９０の略ブロック図である。本質的に、読み出しまたはベリファイ中、センス増幅器は、選択されたビット線を介して接続されたアドレス指定されたメモリトランジスタのドレインに流れる電流を決定する。この電流は、メモリトランジスタに記憶された電荷と、コントロールゲート電圧とに依存する。例えば、多状態ＥＥＰＲＯＭセルでは、フローティングゲートを、幾つかの異なるレベルの１つに充電することができる。４レベルセルの場合、２ビットのデータを記憶するのに用いることができる。センス増幅器によって検出されたレベルは、データラッチに記憶すべき一連のデータビットへレベル−ビット変換論理装置によって変換される。

読み出し／書き込み性能および精度に影響を及ぼす要因
読み出しおよびプログラミング性能を改善するため、アレイ内の複数の電荷記憶素子またはメモリトランジスタは並列に読み出され、またはプログラムされる。従って、メモリ素子の論理「ページ」が同時に読み出され、またはプログラムされる。既存のメモリ構造では、一般的に、行は、インターリーブされた幾つかのページを含む。ページの全メモリ素子は同時に読み出され、またはプログラムされる。列復号器は、インターリーブされたページのそれぞれ１つを対応する数の読み出し／書き込みモジュールに選択的に接続する。例えば、１つの実施例では、メモリアレイは、５３２バイト（５１２バイト＋２０バイトのオーバーヘッド）のページサイズを有するように設計される。各列がドレインビット線を含み、１行当たりに、インターリーブされたページが２つある場合、合計して８，５１２個の列になり、各ページが４，２５６個の列と関連する。４，２５６個の検知モジュールは、すべての偶数ビット線または奇数ビット線のどちらかを並列に読み出しまたは書き込むように接続可能である。このように、並行して４，２５６ビット（すなわち、５３２バイト）のページのデータはメモリ素子のページから読み出され、またはメモリ素子のページにプログラムされる。読み出し／書き込み回路１７０を形成する読み出し／書き込みモジュールを様々な構造に配置することができる。

図５に関して、読み出し／書き込み回路１７０は、読み出し／書き込みスタック１８０のバンクに編成されている。各読み出し／書き込みスタック１８０は、読み出し／書き込みモジュール１９０のスタックである。メモリアレイでは、列間隔は、それを占有する１つまたは２つのトランジスタの大きさによって決定される。しかし、図６Ａから分かるように、読み出し／書き込みモジュールの回路を、多くのさらなるトランジスタおよび回路素子を用いて実施する可能性があり、従って、多くの列にわたる空間を占有することになる。占有された列のうちの２つ以上の列に作用するため、複数のモジュールは、互いの上部に重ねられる。

図６Ｂには、読み出し／書き込みモジュール１９０のスタックによって従来通りに実施された図５の読み出し／書き込みスタックを示す。例えば、読み出し／書き込みモジュールは１６個の列にわたって延在することができ、次に、８つの読み出し／書き込みモジュールのスタックを有する読み出し／書き込みスタック１８０を用いて８つの列に同時に作用することができる。列復号器を介して読み出し／書き込みスタックを、バンク間の８つの奇数（１，３，５，７，９，１１，１３，１５）列または８つの偶数（２，４，６，８，１０，１２，１４，１６）列のどちらかに結合することができる。

前述したように、従来のメモリ装置は、一度にすべての偶数または奇数のビット線に対して大規模に並列に動作することによって読み出し／書き込み動作を改善する。インターリーブされた２つのページから成る列のこの構造は、読み出し／書き込み回路のブロックを適合させるという問題を軽減するのに役立つ。このことは、ビット線間容量結合を制御するという考慮事項によっても影響を受ける。ブロック復号器は、一連の読み出し／書き込みモジュールを偶数ページまたは奇数ページに多重化するのに用いられる。このように、１セットのビット線が読み出されまたはプログラムされるときはいつでも、インターリーブなセットを接地して、すぐ隣との結合を最小限にすることができる。

しかし、インターリーブページ構造は、少なくとも３つの態様において不利である。第１に、インターリーブページ構造は、追加の多重化回路を必要とする。第２に、インターリーブページ構造は、遅い性能を有する。ワード線によって接続されたメモリセルまたは１行内のメモリセルの読み出しまたはプログラミングを終了するため、２度の読み出しまたは２度のプログラミング動作が必要とされる。第３に、インターリーブページ構造は、奇数ページおよび偶数ページに別々に行われるような２つの隣接部分が異なる時点でプログラムされるとき、フローティングゲートレベルで隣接する電荷記憶素子間の電界結合のような他の妨害による影響に対処するのにも最適ではない。

メモリトランジスタ間の間隔が接近するにつれて、隣接する電界結合の問題は顕著になる。メモリトランジスタでは、電荷記憶素子は、チャネル領域とコントロールゲートとの間に挟まれている。チャネル領域に流れる電流は、コントロールゲートおよび電荷記憶素子の領域が一因となって結果として生じた電界の関数である。密度が増大するにつれて、メモリトランジスタは互いにますます接近して形成される。従って、隣接する電荷素子からの電界は、影響を受けるセルの、結果として生じた電界の著しい一因となる。隣接による電界は、隣接する電荷記憶素子内にプログラムされた電荷に依存する。この摂動場は、隣接する電荷記憶素子のプログラミング状態と共に変化するので実際には動的である。従って、影響を受けたセルは、隣接する電荷記憶素子の状態の変化に依存して異なる時点で異なって読み出すことがある。

従来のインターリーブページの構造は、隣接するフローティングゲートの結合によって生じる誤差を悪化させる。偶数ページおよび奇数ページは互いに独立してプログラムされ読み出されるので、一連の条件の下でページをプログラムするが、その間にインターリーブページに起こったことに依存して、一連の完全に異なる条件の下で読み返すことがある。読み出し誤差は、より正確な読み出し動作を必要とする密度の増大につれてさらに深刻になり、多状態の実施に対してしきい値ウィンドウの区画が厳密でなくなる。性能は損害を受け、多状態の実施に対する潜在能力は制限される。

米国公開特許出願第２００４／００６００３１号（特許文献１９）には、メモリセルの対応するブロックを並列に読み出し書き込む大規模なブロックの読み出し／書き込み回路を有する高性能かつ小形の不揮発性メモリ装置が開示されている。特に、メモリ装置は、ブロックの読み出し／書き込み回路において冗長性を最小限まで減少させる構造を有する。空間および電力の著しい節約は、時分割的にかなり小規模なセットの共通部分と相互作用しながら並列に動作するブロック読み出し／書き込みモジュール中核部分へブロックの読み出し／書き込みモジュールを再分散することによって達成される。特に、複数のセンス増幅器とデータラッチとの間の読み出し／書き込み回路間のデータ処理は、共有プロセッサによって実行される。

従って、一般的に、高性能かつ大容量の不揮発性メモリが必要とされる。特に、読み出し／書き込み回路間でデータを処理するため、多用途であるが小形かつ効率良い改善されたプロセッサを有し、読み出しおよびプログラミング性能が強化された小形の不揮発性メモリが必要とされる。
米国特許第５，５９５，９２４号 米国特許第５，０７０，０３２号 米国特許第５，０９５，３４４号 米国特許第５，３１５，５４１号 米国特許第５，３４３，０６３号 米国特許第５，６６１，０５３号 米国特許第５，３１３，４２１号 米国特許第６，２２２，７６２号 米国特許第５，５７０，３１５号 米国特許第５，９０３，４９５号 米国特許第６，０４６，９３５号 米国特許第５，７６８，１９２号 米国特許第６，０１１，７２５号 米国特許第５，１７２，３３８号 米国特許第５，４１８，７５２号 米国特許第５，７７４，３９７号 米国特許第６，０４６，９３５号 米国特許第４，３５７，６８５号 米国公開特許出願第２００４／００６００３１号 米国公開特許出願第２００４／０１０９３５７号 米国特許出願第１１／０２６，５３６号 米国特許第６，７３８，２８９号 米国特許第６，６４３，１８８号 ２００５年３月１６日出願の「電力が節約された読み出しおよびプログラム−ベリファイ動作を有する不揮発性メモリおよび方法」という米国特許出願 米国特許出願第１１／０１５，１９９号 米国特許出願第１１／０１３，１２５号 エイタンらによる「ＮＲＯＭ：新規な局所的トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイスレター，第２１巻，第１１号，２０００年１１月，５４３〜５４５頁

本発明の一態様によれば、本発明は、不揮発性メモリにおいて複数段階プログラミング処理を管理する方法および対応する回路を提供する。特に、例示的な実施形態は、単一のプログラミングパスが用いられるが、選択されたメモリセルが目標値に近づくとこのメモリセルのバイアスがプログラミング速度を落とすように変更される高速パス書き込み技術を用いる。各プログラミングパルスの後、メモリは第１の低いベリファイ値でベリファイされ、その後、第２の高いレベルで第２のベリファイが行われる。第２のレベルは、選択されたセルをさらなるプログラミングからロックアウトするのに用いられる。第１の低いベリファイレベルは、プログラミング段階を変更するのに用いられる。例示的な実施形態では、このことは、選択されたメモリセルのチャネルの電圧レベルを上昇させることによって行われる。本発明の態様の原則は、この低いレベルでベリファイした結果を記憶するため、対応するビット線に沿っている選択された各メモリセルに接続できる読み出し／書き込み回路と関連するラッチを導入する。Ｎ状態メモリでは、プログラムするために選択された各メモリセルは、Ｎ＋１個のラッチ、すなわち、目標データを追跡し続けるＮ個のラッチと、プログラミング段階を管理する（Ｎ＋１）番目のラッチとに関連付けられる。

例示的な実施形態は、特に全ビット線構造のＮＡＮＤ形のメモリである。上昇する階段波形のプログラミング波形は、選択されたワード線に沿って加えられる。最初のプログラミング段階では、選択されたメモリセルは、プログラミングを容易にするために、対応するビット線を接地点に設定することによって、接地点に設定されたチャネルを有する。低いベリファイレベルのベリファイが成功した後、選択されたメモリセルのチャネルが高電圧レベルに達することができるように、例示的な実施形態において一連のビット線クランプのレベルを介してビット線電圧は上昇され、これによってプログラミング速度を落とす。例示的な実施形態は、ビット線クランプを用いてビット線のバイアスレベルを調整する。各ビット線と関連する読み出し／書き込みスタックは、書き込み処理を管理するのに使用できる一連のデータラッチを有し、これらのラッチの１つは、低レベルでベリファイした結果を記憶するのに用いられ、これによってプログラミング段階を管理し、これらのラッチは、標準のプログラミング処理を監視する充分なラッチをも有する。

本発明の追加の特徴および利点を、添付図面と併せて理解すべき以下の好適な実施形態の説明から理解できよう。

図７Ａには、本発明の改善されたプロセッサが実施され、区画された読み出し／書き込みスタックのバンクを有する小形メモリ装置を線図的に示す。メモリ装置は、２次元アレイのメモリセル３００、制御回路３１０および読み出し／書き込み回路３７０を含む。メモリアレイ３００は、行復号器３３０を介してワード線によってアドレス指定可能であり、列復号器３６０を介してビット線によってアドレス指定可能である。読み出し／書き込み回路３７０は、区画された読み出し／書き込みスタック４００のバンクとして実施され、（「ページ」とも称する）ブロックのメモリセルを並列に読み出させるかまたはプログラムさせる。好適な実施形態では、ページは、連続する一行のメモリセルから構成される。別の実施形態では、一行のメモリセルが複数のブロックまたはページに区画されている場合、読み出し／書き込み回路３７０を個々のブロックに多重化するブロックマルチプレクサ３５０が設けられている。

制御回路３１０は読み出し／書き込み回路３７０と共働してメモリアレイ３００のメモリ動作を実行する。制御回路３１０は、状態マシン３１２、オンチップアドレス復号器３１４および電源制御モジュール３１６を含む。状態マシン３１２はメモリ動作のチップレベル制御を行う。オンチップアドレス復号器３１４は、ホストまたはメモリコントローラによって用いられるアドレスと、復号器３３０，３７０によって用いられるハードウェアアドレスとの間のアドレスインターフェイスを行う。電源制御モジュール３１６は、メモリ動作中、ワード線およびビット線に供給された電源および電圧を制御する。

図７Ｂには、図７Ａに示された小形メモリ装置の好適な配置を示す。様々な周辺回路によるメモリアレイ３００へのアクセスはアレイの両側で左右対称に実施され、これによって、両側にあるアクセス線および回路は半分に減少される。従って、行復号器は行復号器３３０Ａ，３３０Ｂに分割され、列復号器は列復号器３６０Ａ，３６０Ｂに分割されている。一行のメモリセルが複数のブロックに区画されている実施形態では、ブロックマルチプレクサ３５０はブロックマルチプレクサ３５０Ａ，３５０Ｂに分割されている。これと同様に、読み出し／書き込み回路は、アレイ３００の下部からビット線に接続する読み出し／書き込み回路３７０Ａと、アレイ３００の上部からビット線に接続する読み出し／書き込み回路３７０Ｂとに分割されている。このように、読み出し／書き込みモジュールの密度、従って、区画された読み出し／書き込みスタック４００の密度は、本質的に半分だけ減少される。

図８には、図７Ａに示された読み出し／書き込みスタック内の基本的な構成要素の一般的な配置を線図的に示す。本発明の一般的な構造によれば、読み出し／書き込みスタック４００は、ｋ個のビット線を検知するセンス増幅器２１２のスタックと、Ｉ／Ｏバス２３１を介してデータを入力または出力するＩ／Ｏモジュール４４０と、入力または出力データを記憶するデータラッチ４３０のスタックと、読み出し／書き込みスタック４００間のデータを処理し記憶する共通プロセッサ５００と、スタック構成要素間の通信を行うスタックバス４２１とを備える。読み出し／書き込み回路３７０間のスタックバスコントローラは、読み出し／書き込みスタック間の様々な構成要素を制御するため、線４１１を介して、制御およびタイミング信号を供給する。

図９には、図７Ａおよび図７Ｂに示された読み出し／書き込み回路間の読み出し／書き込みスタックの好適な１つの配置を示す。各読み出し／書き込みスタック４００は、一群のｋ個のビット線に対して並列に動作する。ページがｐ＝ｒ×ｋ個のビット線を有する場合、ｒ個の読み出し／書き込みスタック４００−１，．．．，４００−ｒが存在する。

並列に動作する区画された読み出し／書き込みスタック４００のバンク全体は、行に沿っているｐ個のセルのブロック（またはページ）を並列に読み出させるかまたはプログラムさせる。従って、行全体のセルに対してｐ個の読み出し／書き込みモジュールが存在する。各スタックがｋ個のメモリセルに作用するので、バンク内の読み出し／書き込みスタックの総数は、ｒ＝ｐ／ｋによって示される。例えば、ｒがバンク内のスタックの数である場合、ｐ＝ｒ×ｋである。一例のメモリアレイは、ｐ＝５１２バイト（５１２×８ビット）、ｋ＝８、従ってｒ＝５１２を有することができる。好適な実施形態では、ブロックは、一続きの行全体のセルである。別の実施形態では、ブロックは、行内のセルのサブセットである。例えば、セルのサブセットを、行全体の半分または行全体の４分の１とすることができる。セルのサブセットを一続きの連続するセルとすることができ、あるいはセルのサブセットを他のセルごとまたは所定数のセルごととすることができる。

実質的に、４００−１のような各読み出し／書き込みスタックは、ｋ個のメモリセルのセグメントに並列に作用するセンス増幅器２１２−１〜２１２−ｋのスタックを含む。好適なセンス増幅器は、米国公開特許出願第２００４／０１０９３５７号（特許文献２０）に開示されている。この公開特許出願は、その全体が本願明細書において参照により援用されている。

スタックバスコントローラ４１０は、線４１１を介して、制御およびタイミング信号を読み出し／書き込み回路３７０に供給する。スタックバスコントローラ自体は線３１１を介してメモリコントローラ３１０に依存する。各読み出し／書き込みスタック４００間の通信は、相互接続するスタックバス４２１によって達成され、スタックバスコントローラ４１０によって制御される。制御線４１１は、スタックバスコントローラ４１０から制御およびクロック信号を読み出し／書き込みスタック４００−１の構成要素に供給する。

好適な配置では、スタックバスは、共通プロセッサ５００とセンス増幅器２１２のスタックとの間で通信するＳＡＢｕｓ４２２と、プロセッサとデータラッチ４３０のスタックとの間で通信するＤＢｕｓ４２３とへ分割される。

データラッチ４３０のスタックは、データラッチ４３０−１〜４３０−ｋから成り、データラッチは、スタックと関連する各メモリセルに対する。Ｉ／Ｏモジュール４４０は、データラッチに、Ｉ／Ｏバス２３１を介して外部とデータを交換させることができる。

共通プロセッサは、誤り状態のようなメモリ動作の状態を示すステータス信号を出力する出力部５０７をも含む。ステータス信号は、ワイヤードＯＲ構成のフラグバス５０９に結合されたｎ形トランジスタ５５０のゲートを駆動するのに用いられる。フラグバスをコントローラ３１０によってプリチャージするのが好ましく、ステータス信号が読み出し／書き込みスタックのいずれかによってアサートされると、フラグバスはプルダウンされる。

図１０には、図９に示された共通プロセッサの改善された実施形態を示す。共通プロセッサ５００は、外部回路、入力論理装置５１０、プロセッサラッチＰＬａｔｃｈ５２０および出力論理装置５３０と通信するプロセッサバスＰＢｕｓ５０５を備える。

入力論理装置５１０はＰＢｕｓからデータを受信し、信号線４１１を介すスタックバスコントローラ４１０からの制御信号に応じて論理状態の１つ「１」、「０」または「Ｚ」（浮遊）に変換されたデータとしてＢＳＩノードに出力する。次に、セット／リセットラッチＰＬａｔｃｈ５２０はＢＳＩをラッチし、結果として、ＭＴＣＨおよびＭＴＣＨ^*として相補的な一対の出力信号を生じさせる。

出力論理装置５３０はＭＴＣＨおよびＭＴＣＨ^* 信号を受信し、信号線４１１を介すスタックバスコントローラ４１０からの制御信号に応じて論理状態の１つ「１」、「０」または「Ｚ」（浮遊）に変換されたデータとしてＰＢｕｓ５０５に出力する。

どの時点においても、共通プロセッサ５００が、所定のメモリセルに関連するデータを処理する。例えば、図１０には、メモリセルがビット線１に結合された場合を示す。対応するセンス増幅器２１２−１は、センス増幅器データが現れるノードを備える。好適な実施形態では、ノードは、データを記憶するＳＡラッチ２１４−１の形態を想定する。これと同様に、対応する一連のデータラッチ４３０−１は、ビット線１に結合されたメモリセルと関連する入力または出力データを記憶する。好適な実施形態では、一連のデータラッチ４３０−１は、ｎビットのデータを記憶するのに充分なデータラッチ４３４−１，．．．，４３４−ｎを備える。

一対の相補的な信号ＳＡＰ，ＳＡＮによって伝送ゲート５０１が有効にされたとき、共通プロセッサ５００のＰＢｕｓ５０５は、ＳＢｕｓ４２２を介してＳＡラッチ２１４−１にアクセスする。これと同様に、一対の相補的な信号ＤＴＰ，ＤＴＮによって伝送ゲート５０２が有効にされたとき、ＰＢｕｓ５０５は、ＤＢｕｓ４２３を介して一連のデータラッチ４３０−１にアクセスする。信号ＳＡＰ，ＳＡＮ，ＤＴＰ，ＤＴＮは、スタックバスコントローラ４１０からの制御信号の一部として明示されている。

図１１Ａには、図１０に示された共通プロセッサの入力論理装置の好適な実施形態を示す。入力論理装置５１０はＰＢｕｓ５０５上のデータを受信し、制御信号に依存して、同一であるか、反転されたか、または浮遊された出力ＢＳＩを有する。実質的に、出力ＢＳＩノードは、伝送ゲート５２２の出力、またはＶｄｄに直列につながれたｐ形トランジスタ５２４，５２５を備えるプルアップ回路、または接地点に直列につながれたｎ形トランジスタ５２６，５２７を備えるプルダウン回路のいずれかによって影響を受ける。プルアップ回路は、信号ＰＢｕｓ，ＯＮＥによってそれぞれ制御されるｐ形トランジスタ５２４，５２５のゲートを有する。プルダウン回路は、信号ＯＮＥＢ＜１＞，ＰＢｕｓによってそれぞれ制御されるｎ形トランジスタ５２６，５２７のゲートを有する。

図１１Ｂには、図１１Ａの入力論理装置の真理値表を示す。この論理装置は、ＰＢｕｓと、スタックバスコントローラ４１０からの制御信号の一部である制御信号ＯＮＥ，ＯＮＥＢ＜０＞，ＯＮＥＢ＜１＞とによって制御される。実質的に、３つの伝送モードＰＡＳＳＴＨＲＯＵＧＨ，ＩＮＶＥＲＴ，ＦＬＯＡＴが支援される。

ＢＳＩが入力データと同じであるＰＡＳＳＴＨＲＯＵＧＨモードの場合、信号ＯＮＥは論理「１」であり、ＯＮＥＢ＜０＞は「０」であり、ＯＮＥＢ＜１＞は「０」である。このことは、プルアップまたはプルダウンを無効にするが、伝送ゲート５２２を有効にしてＰＢｕｓ５０５上のデータを出力５２３へ受け渡す。ＢＳＩが入力データの反転であるＩＮＶＥＲＴモードの場合、信号ＯＮＥは「０」であり、ＯＮＥＢ＜０＞は「１」であり、ＯＮＥＢ＜１＞は「１」である。このことは、伝送ゲート５２２を無効にする。しかも、ＰＢｕｓが「０」である場合、プルアップ回路は有効にされるが、プルダウン回路は無効にされ、結果として、「１」であるＢＳＩを生じさせる。これに類似して、ＰＢｕｓが「１」である場合、プルダウン回路は有効にされるが、プルアップ回路は無効にされ、その結果として、「０」であるＢＳＩを生じさせる。最後に、ＦＬＯＡＴモードの場合、信号ＯＮＥを「１」とし、ＯＮＥＢ＜０＞を「１」とし、ＯＮＥＢ＜１＞を「０」とすることによって出力ＢＳＩを浮遊させることができる。実際には、ＦＬＯＡＴモードは用いられないが、完全性のため、表に記載されている。

図１２Ａには、図１０に示された共通プロセッサの出力論理装置の好適な実施形態を示す。入力論理装置５１０からのＢＳＩノードの信号は、プロセッサラッチＰＬａｔｃｈ５２０内にラッチされる。出力論理装置５３０は、制御信号に依存してＰＬａｔｃｈ５２０の出力からデータＭＴＣＨ，ＭＴＣＨ^* を受信し、ＰＡＳＳＴＨＲＯＵＧＨ、ＩＮＶＥＲＴまたはＦＬＯＡＴモードにあるとしてＰＢｕｓ上に出力する。言い換えれば、４つの分岐部分は、ＰＢｕｓ５０５に対する駆動器として作用して、ＰＢｕｓ５０５を能動的にハイ（ＨＩＧＨ）、ロー（ＬＯＷ）または浮遊（ＦＬＯＡＴ）状態とする。このことは、ＰＢｕｓ５０５に対する４つの分岐回路、すなわち２つのプルアップ回路および２つのプルダウン回路によって達成される。第１のプルアップ回路は、Ｖｄｄに直列につながれたｐ形トランジスタ５３１，５３２を備え、ＭＴＣＨが「０」である場合、ＰＢｕｓをプルアップすることができる。第２のプルアップ回路は、接地点に直列につながれたｐ形トランジスタ５３３，５３４を備え、ＭＴＣＨが「１」である場合、ＰＢｕｓをプルアップすることができる。これと類似して、第１のプルダウン回路は、Ｖｄｄに直列につながれたｎ形トランジスタ５３５，５３６を備え、ＭＴＣＨが「０」である場合、ＰＢｕｓをプルダウンすることができる。第２のプルダウン回路は、接地点に直列につながれたｎ形トランジスタ５３７，５３８を備え、ＭＴＣＨが「１」である場合、ＰＢｕｓをプルダウンすることができる。

本発明の１つの特徴は、ＰＭＯＳトランジスタを用いてプルアップ回路を構成し、ＮＭＯＳトランジスタを用いてプルダウン回路を構成することである。ＮＭＯＳによるプル（引っ張り）は、ＰＭＯＳのプルよりもずっと強力なので、いかなる競合であっても、プルダウンは常にプルアップを圧倒する。言い換えれば、ノードまたはバスは常にプルアップまたは「１」状態に初期設定することができ、所望に応じて、プルダウンによってノードまたはバスを常に「０」状態に反転することができる。

図１２Ｂには、図１２Ａの出力論理装置の真理値表を示す。この論理装置は、入力論理装置からラッチされたＭＴＣＨ、ＭＴＣＨ^* と、スタックバスコントローラ４１０からの制御信号の一部である制御信号ＰＤＩＲ，ＰＩＮＶ，ＮＤＩＲ，ＮＩＮＶとによって制御される。４つの動作モード、ＰＡＳＳＴＨＲＯＵＧＨ、ＩＮＶＥＲＴ、ＦＬＯＡＴおよびＰＲＥＣＨＡＲＧＥが支援されている。

ＦＬＯＡＴモードでは、４つのすべての分岐部分は無効にされる。このことは、初期設定値でもある信号ＰＩＮＶ＝１、ＮＩＮＶ＝０、ＰＤＩＲ＝１およびＮＤＩＲ＝０を有することによって達成される。ＰＡＳＳＴＨＲＯＵＧＨモードでは、ＭＴＣＨ＝０の場合、ＰＢｕｓ＝０が必要とされる。このことは、ｎ形トランジスタ５３５，５３６を有するプルダウン分岐部分のみを有効にし、ＮＤＩＲ＝１を除いて、すべての制御信号は初期設定値であることによって達成される。ＭＴＣＨ＝１の場合、ＰＢｕｓ＝１が必要とされる。このことは、ｐ形トランジスタ５３３，５３４を有するプルアップ分岐部分のみを有効にし、ＰＩＮＶ＝０を除いて、すべての制御信号は初期設定値であることによって達成される。ＩＮＶＥＲＴモードでは、ＭＴＣＨ＝０の場合、ＰＢｕｓ＝１が必要とされる。このことは、ｐ形トランジスタ５３１，５３２を有するプルアップ分岐部分のみを有効にし、ＰＤＩＲ＝０を除いて、すべての制御信号は初期設定値であることによって達成される。ＭＴＣＨ＝１の場合、ＰＢｕｓ＝０が必要とされる。このことは、ｎ形トランジスタ５３７，５３８を有するプルダウン分岐部分のみを有効にし、ＮＩＮＶ＝１を除いて、すべての制御信号は初期設定値であることによって達成される。ＰＲＥＣＨＡＲＧＥモードでは、ＰＤＩＲ＝０およびＰＩＮＶ＝０の制御信号設定は、ＭＴＣＨ＝１の場合、ｐ形トランジスタ５３１，５３２を有するプルアップ分岐部分を有効にするか、または、ＭＴＣＨ＝０の場合、ｐ形トランジスタ５３３，５３４を有するプルアップ分岐部分を有効にする。

共通プロセッサの動作は、２００４年１２月２９日出願の米国特許出願第１１／０２６，５３６号（特許文献２１）にさらに詳細に説明されている。この特許出願は、その全体が本願明細書において参照により援用されている。

全ビット線構造における高速パス書き込み
不揮発性メモリの性能の１つの重要な態様は、プログラミング速度である。このセクションでは、多状態不揮発性メモリのプログラミング性能を改善する方法を、ＮＡＮＤメモリが全ビット線（ＡＢＬ）構造を有するという状況で説明する。特に、高速パス書き込みを実施する、図１０に示された共通プロセッサのレジスタの使用を説明する。

メモリをプログラムする目標は、データを高速かつ正確に書き込むことである。２値メモリでは、プログラムされる状態のすべてを、特定のしきい値レベルを上回って書き込みさえすればよく、その一方で、プログラムされない場合は、特定のしきい値レベルを下回ったままである。多状態メモリでは、状況はもっと複雑である。その理由は、中間状態の場合、特定のしきい値を上回るが、高すぎないようにレベルを書き込む必要があり、または、状態の分布が、次のレベルを上げることに影響を及ぼすためである。この問題は、状態の数が増大するにつれて、または、利用可能なしきい値ウィンドウが減少されるにつれて、あるいは、その両方が生じるにつれて悪化する。

状態の分布を制限する１つの技術は、同一データを複数回プログラムすることである。一例として、米国特許第６，７３８，２８９号（特許文献２２）に記載された粗い−細かいプログラミング方法が挙げられる。この特許は、本願明細書において参照により援用されている。図１３には、同一メモリ状態に対応する記憶素子の２つの分布を示す。第１のパスでは、セルは、分布１３０１を生成するために第１の低いベリファイレベルＶＬを用いるプログラミング波形ＰＷ１で書き込まれた。次に、第２のパスに対してプログラミング波形は低い値で再出発する。第２のパスの場合、プログラミング波形ＰＷ２は第２の高いベリファイレベルＶＨを用いて、これを分布１３０３にシフトする。これによって、第１のパスはセルを粗い分布内に配置することができ、粗い分布は第２のパスにおいて制限される。プログラミング波形の一例を図１４に示す。第１の階段波ＰＷ１ １４０１は、低いベリファイレベルＶＬを用いるが、ＰＷ２は、高いベリファイレベルＶＨを用いる。第２のパス（ＰＷ２ １４０３）は、異なるベリファイレベルを除いて処理が同じであるが、米国特許第６，７３８，２８９号（特許文献２２）に記載されたような小さいステップサイズを用いることができる。

このアプローチの欠点は、１４０１を実行し１４０３で再出発する双方の全階段波を通過するプログラミング波形を各プログラミング列が必要とするということである。分布が、低いベリファイＶＬに基づく最初のプログラミング段階に従うことができるが、この最初のレベルが達成された後、処理の速度を低下し、高いベリファイＶＨを用いて分布を詳細化できる単一の階段波を用いることが可能である場合、より高速に書き込みを実行することができる。このことを、プログラミング波形に対して単一の階段波列でプログラムするためビット線バイアスを用いる「高速パス書き込み」によって達成することができる。このアルゴリズムは、２パス書き込みの効果に類似する効果を獲得し、米国特許第６，６４３，１８８号（特許文献２３）にさらに詳細に記載されている。この特許は、その全体が本願明細書において参照により援用されている。プログラミング波形ＱＰＷ１５０１を図１５に示し、第１段階において、処理は、ベリファイがＶＬおよびＶＨレベル（詳しくは図１８を参照）で実行されることを除いて２パスアルゴリズムの第１段階に関して進められる。しかし、ＶＬでベリファイが行われた後、階段波波形を再出発するよりはむしろ、セルがＶＨでベリファイされるまで継続するように、階段波は、処理を減速するために上昇されたビット線電圧を有する。ここで留意すべきは、このことによって、プログラミング波形のパルスが単調非減少しうることである。このことを、図１６を参照してさらに説明する。

図１６には、全ビット線構造におけるＮＡＮＤ形アレイの一部およびその周辺回路を示す。この図は、複数の先行図面に示した配置に類似するが、この説明に関する素子のみが示され、他の素子は、説明を簡潔にするために省略されている。図１６には、読み出し／書き込みスタックの他の素子から分離してビット線クランプ６２１をも明示する。ワード線クランプの詳細は、２００５年３月１６日出願の「電力が節約された読み出しおよびプログラム−ベリファイ動作を有する不揮発性メモリおよび方法」という米国特許出願（特許文献２４）、特に、２００４年１２月１６日出願の米国特許出願第１１／０１５，１９９号（特許文献２５）にさらに詳細に説明されている。これら特許出願の双方は、その全体が本願明細書において参照により援用されている。本発明は、全ビット線構造を用いるＮＡＮＤ形アレイに関して主に説明されているが、本発明はそのように限定されるものではないことに留意すべきである。以下において分かるように、本発明は、高速パス書き込みに関し、一般的に、２段階のプログラミング処理と、この処理を監視し制御するデータラッチの使用とに関する。説明を目的とするために特定の実施形態に基づいて本発明を説明するが、本発明をもっと一般的に適用することができる。

図１６には、対応するビット線に沿ってビット線クランプ６２１を介してそれぞれのセンス増幅器ＳＡ−Ａ〜ＳＡ−Ｃ６０１Ａ〜Ｃに各々接続された３つのＮＡＮＤストリング６１０Ａ〜Ｃを示す。各センス増幅器ＳＡ６０１は、前述したＳＡラッチ２１４（例えば、図１０）に対応し明示されているデータラッチＤＬＳ６０３を有する。ビット線クランプ６２１は、対応するＮＡＮＤストリングのビット線に沿った電流の流れと電圧レベルとを制御するのに用いられ、アレイの一区分内の異なるクランプは、電圧Ｖ_BLC によって共通に制御される。各ＮＡＮＤストリング６１０では、ソース選択ゲート（ＳＧＳ６１５）およびドレイン選択ゲート（ＳＧＤ６１１）が明示され、行全体に対してＶ_SGD およびＶ_SGS によってそれぞれ制御される。ワード線ＷＬ６２５に沿っているセル（６１３）の行は、以下の説明のために例示的に選択された行として用いられる。

６１３Ａのような選択されたメモリセルは、コントロールゲートとチャネルとの間に電圧差を確立して、電荷をフローティングゲート上に蓄積させることによってプログラムされる。図１５のプログラミング波形ＱＰＷ１５０１は、選択されたワード線ＷＬ６２５に沿って加えられる。ＷＬ６２５に沿っているセルがストリングＡ，ＢにプログラムされるがストリングＣにはプログラムされない場合を考える。行Ａ内のセル６１３Ａおよび行Ｂ内のセル６１３Ｂのようなプログラムすべきセルに対して、チャネルは、必要とされる電位差を確立するためにロー（接地点）に保持される。このことは、プルダウン回路によってビット線ＢＬＡ，ＢＬＢを（プログラムされたデータ「０」に対応するように）接地点に設定し、Ｖ_T が適切なしきい値電圧である場合にＶ_BLC ＝Ｖ_SGD ＝Ｖ_dd＋Ｖ_T を設定することによってビット線クランプ６２１およびドレイン側の選択トランジスタをオンに転換し、Ｖ_SGS をロー（ＬＯＷ）とすることによってソース側の選択ゲートをオフに転換することによって行われる。このことは、ＮＡＮＤ−ＡおよびＮＡＮＤ−Ｂ内のチャネルを接地点に保持し、６１３Ａおよび６１３Ｂのゲートのプログラミングパルスは電荷をフローティングゲートに伝送する。

（消去済みデータまたはロックアウトされたデータ「１」に対応する）プログラムすべきでない、またはプログラムが禁止されたセル６１３Ｃに対して、同一電圧をビット線クランプ、選択ゲートおよびワード線に印加されるが、センス増幅器にラッチされたデータ「１」に基づいて、クランプ６２１Ｃより上のビット線ＢＬＣをＶ_ddに設定する。６２１ＣのゲートがＶ_BLC ＝Ｖ_dd＋Ｖ_T であるので、トランジスタ６２１Ｃを効率良く切断し、これによって、ＮＡＮＤ−Ｃのチャネルを浮遊させることができる。その結果として、プログラミングパルスが６１３Ｃに加えられると、チャネルはプルアップされ、プログラムを禁止される。

これまで説明したように、この手順は、２パスプログラミングの第１パスと、標準の単一パスプログラミングとに対して行われる場合とかなり類似する。プログラミングパルス間でベリファイが実行される。セルをプログラムすべきかどうかは、目標状態のＶＨ値に対応する。２パスプログラミングアルゴリズムでは、第１のパスのベリファイは、低いＶＬレベルを用いるが、第２のパスのベリファイはＶＨレベルを用いる。本発明の技術は、パルス間で実行されるベリファイに対してＶＬレベルおよびＶＨレベルの双方が用いられるという点と、この低いレベルでセルがベリファイされた後に行われるという点とで２パス技術とは異なる。２パス技術では、低いＶＬレベルでの成功裏のベリファイの後、プログラミング波形は再出発するが、今回は、ＶＨレベルを用いてベリファイする。本願明細書では、プログラミング波形は継続するが、ビット線バイアスが変更され、プログラミング速度を落とすために上昇されたプログラミング波形が継続する。（高速パス書き込みの変形では、第２段階が開始した後、ＶＨベリファイのみを残すために、低いベリファイを中止することができる。これに類似して、最初の数パルスでは、ＶＨベリファイを省略することができる。しかし、このことは動作の複雑さを増大し、節約は比較的小さいので、この実施形態は、所定の書き込み処理を通してＶＬベリファイおよびＶＨベリファイの双方を含む。）

従って、ビット線バイアスをプログラミングパルスの始まりに設定する手順は、データラッチ内のプログラムベリファイＶＨデータを用いてセンス増幅器ラッチ６０３ｉ内のデータを設定してビット線ＢＬｉを（選択されたセルをプログラムするため）０または（選択されていないセルのプログラムを禁止するため）Ｖ_ddに充電することであって、ビット線クランプは、選択されていないビット線上で充分なＶ_ddまでビット線充電を可能にするようにＶ_BLC ＝Ｖ_dd＋Ｖ_T に既に設定されている。次に、ビット線クランプ６２１ｉ上の電圧Ｖ_BLC を、トランジスタ６２１ｉが完全にオンである場合にＶ_BLC ＝Ｖ_dd＋Ｖ_T から、Ｖ_QPW がＶ_ddを下回る場合にＶ_BLC ＝Ｖ_QPW ＋Ｖ_T へ移動することによってビット線値を上昇させることができる。セルの１つが、目標状態に対してＶＬレベルでベリファイされ、次に、この結果がセンス増幅器ラッチ６０３ｉへ返信された後、ビット線電圧レベルは上昇される。選択されたビット線の場合、これによって、ビット線を接地点からＶ_QPW へ上昇させて、プログラミングを減速する。禁止されたビット線の場合、これらを浮動させたままにする。ＷＬ６２５に沿って供給されたプログラミング電圧波形が階段波を上げ続けるとしても、選択されたＮＡＮＤストリングのチャネルは多少上昇し、プログラミング速度を落とすが、選択されていないセルは依然としてプログラムを禁止される。

ビット線電圧が上昇された後、第２段階は同一のプログラミング波形に従って継続するが、パルス間ベリファイは、高いＶＨレベルを目標状態に用いる。セルが個々にベリファイされながら、これらセルは、対応するラッチＤＬＳ６０３が反転するとロックアウトされ、ビット線はＶ_ddまで上昇される。この処理は、全部のページの書き込みが終了するまで継続する。

図１７には、この処理を実施する例示的な全ビット線構造の４３０のデータラッチ４３４ｉ（図１０）の使用を示す。説明を簡潔にするため、図１７は、例示的な接続形態に配置された図１０の選択された項目のみを再現する。これらは、データＩ／Ｏ線２３１に接続されたデータラッチＤＬ０ ４３４−０と、線４２３によって共通プロセッサ５００に接続されたデータラッチＤＬ１ ４３４−１と、線４３５によって他のデータラッチと共通に接続されたデータラッチＤＬ２ ４３４−２と、線４２２によって共通プロセッサ５００に接続された（図１０の２１４と等しい）センス増幅器データラッチＤＬＳ６０３とを含む。

２つのみのデータビットが各メモリ記憶素子にプログラムされるが、各ビット線は、３つの関連付けられたデータラッチを有する。（より一般的なｎビットの場合、データラッチの数はｎ＋１となる。）追加のラッチＤＬ２ ４３４−２の導入は、高速パス書き込みアルゴリズムが実行される２つのうちのどちらか一方のプログラミング段階を管理するのに用いられる。前述したように、また、本願明細書で援用されている他の参考文献でのように、データラッチＤＬ０ ４３４−０，ＤＬ１ ４３４−１は、「標準の」ベリファイレベルＶＨに基づいて２ビットのデータをセルに書き込むために用いられる。下ページがプログラムされるとき、これらラッチのうちの１つのみが厳密に必要とされる。しかし、上ページがプログラムされるとき、これらラッチの一方が上ページのデータに用いられ、上ページプログラミングがこの配置の下ページの状態に依存するため、他方のラッチが、前にプログラムされた下ページに用いられる。追加のラッチＤＬ２ ４３４−２の導入によって、低いＶＬレベルでのベリファイの結果を示すためにラッチを用いることができ、この時点で、選択された素子のチャネルがロー（ＬＯＷ）に保持される高速パス書き込みの第１段階から、プログラミング速度を落とすためにチャネルレベルが上昇される第２段階へ変化する。

図１７では、レジスタ４３４−ｉには、２値メモリの場合に類似して実施される下ページの高速パス書き込みに関して符号が付されている。下ページの原データはＩ／Ｏ線２３１に沿ってＤＬ０ ４３４−０にロードされ、ＶＨベリファイに作用するＤＬ１ ４３４−１へ伝送され、その後、ＤＬＳ６０３に伝送され、ＤＬＳ６０３では、伝送されたデータは、ビット線がプログラム可能であるかまたは禁止であるかを決定するのに用いられる。ラッチＤＬ２ ４３４−２は、ＶＬロックアウトに用いられる。

選択されたワード線ＷＬ６２５に加えられた図１８に詳細に示されたような波形を有するプログラミングパルス間でプログラムベリファイを実行することができる。波形は接地点（１８０１）から第１の低いベリファイレベルＶＬ（１８０３）へ上昇され、次に、高いＶＨ（１８０５）にさらに上昇される。本願明細書で援用されている前述した参考文献に記載されているように、アレイ上の他の電圧レベルは一般的な読み出し値にある。これによって、２つのプログラムベリファイを、以下のステップに従って連続して行うことができる。
（１）第１のベリファイレベルは、低いベリファイレベルＶＬ（１８０３）を用い、次に、データをデータラッチＤＬ２ ４３４−２に伝送する。
（２）第２のベリファイは、ベリファイ波形が１８０５にあるときに実行される高いベリファイレベルである。ＶＨの結果をデータラッチＤＬ１ ４３４−１に伝送する。プログラミングパルス中、ビット線バイアス設定は、ＶＬベリファイ結果およびＶＨベリファイ結果の双方に依存する。
（３）ＶＨベリファイ結果をＳＡデータラッチＤＬＳ６０３に伝送してビット線を０またはＶ_ddのどちらかに充電する。
（４）ＮＤＬのＶＬベリファイ結果をＳＡデータラッチＤＬＳ６０３に伝送してビット線を（セルがベリファイされた場合）０からＶ_QPW へ充電するか、または（データが「０」である場合）ビット線を０に保持する。
この処理は、図１９のフローチャートにさらに詳細に説明されている。

図１９は、例示的な全ビット線の実施形態の読み出し／書き込みスタックのラッチに基づく一連のプログラム／ベリファイ動作のフローチャートである。ステップ７０１〜７０３においてデータラッチの初期条件を確立し、ステップ７１１〜７１７においてプログラミングバイアス条件を設定しプログラミング波形を適用し、ステップ７２１〜７２５においてベリファイ段階を行う。ここでの順序は例示的な実施形態の順序であり、例えば、ワード線にパルスが加えられる前に正確なバイアスレベルが確立される限り、多くのステップの順序を再配置することができる。ステップ７０１では、ライン２３１上のデータをラッチＤＬ０ ４３４−０へ読み込み、次に、ステップ７０２では、ラッチＤＬ１ ４３４−１へ伝送する。ステップ７０３では、データをさらにラッチＤＬ２ ４３４−２へ伝送する。これによって、書き込み処理に対する目標データを設定する。「０」の値が、プログラムすることに対応し、「１」の値が、プログラムを禁止することに対応するという規則が用いられる。

ラッチに基づく正確なバイアス条件を設定することによってプログラミング段階を開始する。ステップ７１１では、ビット線クランプ線の電圧をＶ_dd＋Ｖ_T 、すなわち高速パス書き込みの第１段階の正常なプログラミングレベルに設定し、ステップ７１２では、ラッチに保持された値ＤＬ０／ＤＬ１をセンス増幅器のラッチＤＬＳ６０３に伝送する。「０」の値（プログラム）によってビット線は接地点に保持され、「１」の値（プログラム禁止）はＶ_ddのビット線値を生じさせる。このこと（ステップ７１３）はビット線クランプ線の電圧をＶ_dd＋Ｖ_T に設定し、これによって、プログラムするために、選択されたビット線に沿っているチャネルを接地点に保持し、プログラムを禁止するために、選択されていないビット線に沿っているチャネルを浮遊したままにしておく。ステップ７１４では、クランプ電圧をＶ_BLC ＝Ｖ_dd＋Ｖ_T からＶ_BLC ＝Ｖ_QPW ＋Ｖ_T へ低下する。ステップ７１５では、ＤＬ２ ４３４−２の値をセンス増幅器データラッチＤＬＳ６０３に伝送する。最初の繰り返しでは、この値は、ＤＬ２で設定された初期値となる。セルがＶＬでベリファイされた後、ステップ７１４で設定された低下されたＶ_BLC 値によって、次に、プログラムされるセルにおいてビット線レベルを０からＶ_QPW へ上昇させ、これによってプログラミング速度を落とし、高速パス書き込みの第２段階に移行する。

ステップ７１７では、プログラミングパルス（図１５のＱＰＷ１５０１）を、選択されたワード線ＷＬ６２５に加え、先行するステップで確立された他の線にバイアスを加える。パルス間ベリファイ段階をステップ７２１で開始し、選択されたワード線をＶＬに上昇する前に様々なバイアス電圧のオンを確立する。ステップ７２２では、ワード線のベリファイ波形は、低いレベルＶＬ（図１８の１８０３）に上昇し、セルがベリファイされた場合、検知ＳＡ６０１内のラッチは反転し、ＤＬＳ６０３内の値は「０」から「１」へ切り替わり、次に、ステップ７２３では、この結果を、共通プロセッサ５００によってＤＬ２４３４−２に伝送する。次に、ステップ７２４では、ベリファイレベルを、高いレベルＶＨ（１８０５）に上昇し、セルがベリファイされた場合、ＤＬＳ６０３を設定し、次に、ステップ７２５では、この結果を共通プロセッサによってＤＬ１ ４３４−１に伝送する。

ベリファイ段階がステップ７２１〜７１１で完了したので、共通プロセッサ５００はセンス増幅器データラッチのバイアス条件を次のパルスに対して再確立する必要がある。もちろん、プログラムされるセルのすべてがＶＨにロックアウトされているか、または、プログラミング段階が別の方法で終了されている場合を除く。この再確立は、ステップ７１１に戻ることによって行われる。ステップ７１２では、現在はＤＬ１ ４３４−１内の値によって示されているＶＨベリファイ結果を伝送する。セルがＶＨでベリファイされた場合、セルにプログラムを禁止し、センス増幅器ビットを「０」から「１」へ変更してビット線をハイ（ＨＩＧＨ）にとり、さらなるプログラムを禁止する。ステップ７１５では、現在はＤＬ２ ４３４−２内の値によって示されているＶＬベリファイ結果をセンス増幅器データラッチＤＬＳ６０３に伝送する。次に、ステップ７１６では、セルがＶＬでベリファイされた場合、ビット線電圧を上昇する。

データラッチが正確に設定されたので、ステップ７１７では、次のプログラミングパルスを加える。その後、処理は前のように継続する。あるいはまた、処理は、例えば、低いベリファイおよびステップ７２２，７２３をもはや必要としない時点でこれらを削減することによって図１８のベリファイ波形を変更することができる。

前の説明は、上ページ／下ページ配置の下ページに対するものである。上ページ／下ページ配置では、各メモリセルは２ビットの情報を記憶し、一方のビットは上ページに対応し、他方のビットは下ページに対応する。処理は、２値の場合と、これよりも高い他の多ページ配置の最初にプログラムされるページとの双方に対して既に説明された処理に類似して継続する。残りの説明も、多状態の場合を示すように１セル当たり２ビットの上ページ／下ページの実施形態に基づく。しかし、より多くの状態の記憶を導入する不要な複雑さを追加しない。多ページ形態を用いる多状態メモリの場合、セルの状態への多くのページの符号化を可能にし、これらのうちの幾つかを、例示的な上ページ／下ページ配置に対して説明する。これらの異なる符号化のさらなる詳細、これら符号化を実施できる方法およびこれらに関連する利点は、前に参照により援用されている２００５年３月１６日出願の「電力が節約された読み出しおよびプログラム−ベリファイ動作を有する不揮発性メモリおよび方法」という米国特許出願（特許文献２４）に記載されている。

高速パス書き込みを用いる上ページのデータのプログラミングを、「従来のコード」を用いて最初に説明する。上ページ書き込みは、Ｂ状態およびＣ状態をプログラムするためであり、従って、２つのプログラムベリファイ周期を用いる。Ａ状態は、前述した下ページ動作でプログラムされている。Ａ、ＢおよびＣ状態に対する分布の関係を図２０に示す。この図では、データ「１１」に対応するプログラムされないＥ分布は示されていない。

図２０には、高速パス書き込みのプログラミングの第１段階に用いられる各状態の低いベリファイＶＬ、および第２段階に用いられる高いベリファイＶＨにそれぞれ対応する第１分布１３０１および第２分布１３０３を示す。上ページデータおよび下ページデータへのこれらプログラムされる状態の「従来の」符号化を分布の下に示す。この符号化では、前述したように下ページがプログラムされたとき、下ページデータ「０」を有する状態は、高速パス書き込みにおいてレベルＶＡＬ，ＶＡＨを用いて分布１３０３−Ａにプログラムされる。上ページ書き込みは、ＢおよびＣ状態をプログラムするためである。

図２１を参照してデータラッチＤＬ０〜ＤＬ２の使用を説明する。図２１は図１７に類似するが、異なるラッチの使用を指摘する注釈はそれに応じて変更されている。図に示すように、下ページデータはＤＬ０ ４３４−０に読み込まれ、ＤＬ１ ４３４−１は上ページのロックアウトデータに用いられ、ＶＨベリファイ結果を受信し、この場合もＤＬ２ ４３４−２はＶＬロックアウトデータを保持するのに用いられる。下ページ書き込みの場合のように、１つのラッチは２つのベリファイレベルの各々に対して割り当てられ、ＤＬ１は実際の高いベリファイ結果に対し、ＤＬ２は高速パス書き込み段階の移行を生じさせるのに用いられる低いベリファイ結果に対するものである。

特に、ＶＬロックアウト情報はデータラッチＤＬ２ ４３４−２に蓄積され、初期値はこの場合もＤＬ１ ４３４−１から伝送され、セルが上ページプログラミングを受けるかどうかを示す原プログラミングデータに対応する。この実施形態では、ＢおよびＣ状態の高速パス書き込みのビット線バイアスは同一である。変形例では、Ｂ状態およびＣ状態が異なるバイアスレベルを用いることができるように追加のラッチを導入することができる。また、一時的な記憶装置のみに対してＶＬロックアウト情報が用いられる。各ＶＬベリファイでの検知を受け渡した後、ＶＬに対するデータラッチＤＬ２ ４３４−２内のデータは「０」から「１」へ変更される。論理装置は、所定のプログラミングの実行中、「１」の値を「０」へ反転し直さないように構成されている。

ＶＨロックアウトも、多くの異なるベリファイでの検知を介して蓄積される。ビットが所望のプログラミング状態のベリファイレベルを受け渡すとすぐに、データラッチ内のデータは「１１」に変更される。例えば、Ｂ状態がベリファイＶＢＨを受け渡した場合、データラッチ内のデータ「００」は「１１」に変更される。Ｃ状態がベリファイＶＣＨを受け渡した場合、データラッチ内のデータ「０１」は「１１」に変更される。論理装置は、所定のプログラミングの実行中、「１」の値を「０」へ反転し直さないように構成されている。ここで留意すべきは、上ページプログラミングの場合、ＶＨロックアウトは、１つのみのデータラッチに基づいて生じる。

２００４年１２月１４日出願の米国特許出願第１１／０１３，１２５号（特許文献２６）には、同じ一連の多状態メモリ素子によって保持された複数のページのプログラミングが重なり合うことができる方法が記載されている。例えば、下ページを書き込む間、対応する上ページのデータが利用可能である場合、上ページをプログラムし始める前に下ページが完了するのを待つというよりはむしろ、書き込み動作は、上ページおよび下ページが物理ページに一斉にプログラムされる全プログラミングシーケンスに切り替えることができる。高速パス書き込み技術を、全シーケンス動作にも適用することができる。

図２２には、全シーケンス書き込みのためのデータラッチＤＬ０〜ＤＬ２の使用を示す。図２２は図１７に類似するが、異なるラッチの使用を指摘する注釈はそれに応じて変更されている。図に示すように、ＤＬ０ ４３４−０を上ページのロックアウトデータに用い、対応するＶＨベリファイ結果を受信し、ＤＬ１ ４３４−１を下ページのロックアウトデータに用い、対応するＶＨベリファイ結果を受信し、この場合もＤＬ２ ４３４−２をＶＬロックアウトデータを保持するのに用いる。初期のＤＬ２ ４３４−２値が初期のプログラミングデータに対応する単一ページプログラミングとは異なって、全シーケンスが移行する時点の初期値は、上および下ページデータを考慮する。従って、適切な単一ページの原プログラミングデータをこの場合も単にＤＬ２ ４３４−２にロードするというよりはむしろ、ラッチＤＬ０，ＤＬ１の双方が「１」である場合にＤＬ２ ４３４−２を「１」に設定するだけである。

例示的な実施形態では、高速パス書き込みを用いる全シーケンス動作は、以下のステップを含むことができる。
（１）第１のページデータをラッチＤＬ０ ４３４−０にロードし、前述したように下ページをプログラムし始めることができる。
（２）下ページプログラミングについて前述したように、下ページプログラミングデータをラッチＤＬ１ ４３４−１に伝送した後、ラッチＤＬ０ ４３４−０をリセットし、別のページを連続的にロードする準備をすることができ、これによって、同一のワード線ＷＬ６２５上の上ページを利用可能である場合に伝送することができる。
（３）上ページデータをロードし終えた後、下ページプログラミングが完了していない可能性が高い。この場合、米国特許出願第１１／０１３，１２５号（特許文献２６）に記載された全シーケンスプログラミングに従って同時に２ビットをプログラムするようにプログラミングアルゴリズムを変換してプログラミング速度を加速することができる。ページの書き込みが完了する前、上ページデータが利用可能でなかった場合、または、他の方法でロードされなかった場合、前述したように上ページを単独でプログラムする。
（４）下ページプログラミングから全シーケンス変換への変換前に、プログラムベリファイＡを受け渡したセルに対して下ページの原データを「１１」にロックアウトすることがある。これらデータをＡレベルで読み出して原データを回復する必要がある。その理由は、２ビット全シーケンス書き込みがプログラムするのに下および上ページデータを必要とするためである。
（５）この２ビット全シーケンスプログラミングアルゴリズムでは、Ａ，ＢおよびＣ状態に対するプログラムベリファイを、同時または別々に実行することができる。ロックアウト処理は、双方のラッチを同時にロックアウトすることもできる。
（６）プログラミングデータＡ，Ｂが完了した後、Ｃ状態のみはまだプログラムされていないので、処理は２値書き込みに類似する。残りのプログラミングデータをＤＬ１に伝送することができ、これによって、ロードすべき次のページのデータに対してＤＬ０を「１」にリセットすることができる。

高速パス書き込みを用いる上ページプログラミングに関する前の説明は、図２０に示すような上および下ページへの状態Ｅ，Ａ，Ｂ，Ｃの従来の符号化に基づく。２００５年３月１６日出願の「電力が節約された読み出しおよびプログラム−ベリファイ動作を有する不揮発性メモリおよび方法」という米国特許出願（特許文献２４）にさらに詳細に記載されているように、他の符号化が有用であることが多い。２つの例を図２３，２４に示す。第１の例は「ＬＭ ｏｌｄ」コードを示し、第２の例は「ＬＭ ｎｅｗ」コードを示す。どちらにおいても、破線は、下ページプログラミングの結果である中間状態の分布を示し、双方のＬＭコードにおいて高速パス書き込みを用いる下ページ書き込みは、前述した下ページプログラミングに類似して行われる。次に、上ページプログラミングは、セルを中間分布から最終目標状態のＢまたはＣ分布へ移動させ、「０１」データを有するセルを「１１」状態のＥ分布からＡ分布へプログラムする。双方のＬＭコードにおいて高速パス書き込みを用いる上ページ書き込みは、従来のコードに関して前述した上ページプログラミングに類似して行われる。また、下ページが状態Ｂおよび状態Ｃとしてロックアウトするという相違は、中間状態（破線）によってもたらされる。

双方のＬＭコードに対して高速パス書き込みは同じように行われるが、状態のベリファイに関して、２ビットを４つの状態へ異なって割り当てるため、Ｂ＿ｎｅｗ＝Ｃ＿ｏｌｄおよびＢ＿ｏｌｄ＝Ｃ＿ｎｅｗであるように切り替えられる。この変更は、従来の符号化からの変更と同様に共通プロセッサ５００によって達成される。共通プロセッサ５００を介すデータ伝送論理のデータ伝送はコードに依存し、従って、それらは異なる。

ＶＨベリファイの後に双方のＶＨロックアウトデータが更新されるという点で、ＬＭコード用の上ページプログラミングアルゴリズムは、全シーケンス高速パス書き込みアルゴリズムにも類似する。ＬＭ ｏｌｄコードの場合、下および上ページが、切り替えられるコードである場合、上ページは従来のコードとも同じであり、この場合、ＬＭ ｏｌｄコードの上ページは全シーケンスプログラミングと同じである。

図２５には、図２２および前述した他の同様な図に類似してこの場合もデータラッチと、ＬＭコードに対する割り当てとを示す。下ページデータはＤＬ０ ４３４−０へ読み込まれ、ＶＨに基づく上ページのロックアウトデータはＤＬ１ ４３４−１内に保持され、この場合もＤＬ２ ４３４−２には、高速パス書き込み技術の段階の移行を制御するのに用いられるＶＬロックアウトデータが割り当てられる。

Ｃ状態よりも上にいかなる状態も存在しないので、（少なくとも状態の決定に関する限り）オーバープログラミングが大きな関心事ではないが、Ｃ分布がこれよりも下の分布から充分満足に定義されていることが重要な結果であるという点で２値の場合に状況が類似する。従って、ＡおよびＢ状態には高速パス書き込みを用いるが、Ｃ状態には用いず、その代わりに、この状態のＶＨレベルのみを用いるのが好ましい。（他の状態数を有するメモリの場合、これらの説明は、最高位状態、もっと厳密に言えば、最も多くプログラムされる状態に適用する。）

例えば、３つのすべての状態が高速パス書き込みを用いる場合、プログラムおよびベリファイの実施は、３つのすべての状態に対して高速パス書き込みが同じように行われるので簡単であることが多い。しかし、Ｃ状態分布を幅広いものにすることができ、Ｃ状態分布は依然として許容可能な余地を有するので、Ｃ状態に対して高速パス書き込みを省略してプログラミング時間を減少させることができる。

前述したように、低状態に対して高速パス書き込み（ＱＰＷ）を用いるが、Ｃ状態に対して高速パス書き込みを用いないということは、プログラミングアルゴリズムを複雑にすることがある。例えば、書き込み処理の特定の時点で、プログラミングパルスの後、（ＱＰＷを用いる）ベリファイＡ、（ＱＰＷを用いる）ベリファイＢおよび（ＱＰＷを用いない）ベリファイＣが続き、その後、別のプログラミングパルスが続く。前述した高速パス書き込みアルゴリズムがプログラミングパルスに対して２つのデータ伝送（ＶＨにロックアウトする第１のデータ伝送と、ＶＬにロックアウトする第２のデータ伝送）を用いるので、第１のデータ伝送は３つのすべての状態に対して何の問題もないが、第２の伝送は、前述した配置の下、状態Ｃに対してプログラミングエラーを生じさせる。状態Ｃが低レベルでベリファイＶＣＬを行わないので、ＤＬ２ ４３４−２データラッチは、このビット線に対して更新されない。Ｃの高いＶＣＨベリファイレベルを受け渡した後、このビット線をロックアウトする必要がある場合、ＶＨロックアウトデータラッチは「１」をＳＡデータラッチに伝送して第１のデータ伝送後にプログラムを禁止する。しかし、更新するベリファイ結果がないので、ＶＬデータラッチ（ＤＬ２ ４３４−２）は依然としてデータを保持する。従って、第２のデータ伝送は「０」をビット線のＤＬＳ６０３に伝送する。この結果、プリチャージされたビット線を０に放電し、これによって、このビット線にオーバープログラミングを生じさせる。

この問題を克服するため、高速パス書き込みがＣ状態に用いられない場合、アルゴリズムは、高レベルのＶＣＨのＣベリファイを用いてＶＬデータラッチ（ＤＬ２ ４３４−２）を更新することによって変更される。従って、セルがＣレベルに対するＶＣＨのベリファイを受け渡す場合、ＶＨおよびＶＬロックアウトデータは「１」に変更され、プログラミングは禁止される。しかも、Ｃ状態は書き終えられないが、ＡおよびＢ状態が書き終えられた場合、Ｃ状態のみが残され、Ｃ状態は対応するＶＨベリファイレベルのみを用いるので、プログラミングアルゴリズムは、高速パス書き込みを用いない標準のプログラミング、または非ＱＰＷアルゴリズムに切り替えることができる。この場合、（ＶＨレベルの）１つのみのデータ伝送が行われる（ＶＬレベルは用いられない）。

特定の実施形態に関して本発明の様々な態様を説明してきたが、当然のことながら、本発明は、特許請求の範囲の全範囲内においてその権利が保護されるべきであることが理解できよう。

不揮発性メモリセルの一例を線図的に示す。 不揮発性メモリセルの異なる例を線図的に示す。 不揮発性メモリセルの異なる例を線図的に示す。 不揮発性メモリセルの異なる例を線図的に示す。 不揮発性メモリセルの異なる例を線図的に示す。 メモリセルのＮＯＲアレイの一例を示す。 図１Ｄに示すようなメモリセルのＮＡＮＤアレイの一例を示す。 フローティングゲートがどの時点においても記憶できる４つの異なる電荷Ｑ１〜Ｑ４についてソース−ドレイン電流とコントロールゲート電圧との間の関係を示す。 行復号器および列復号器を介して読み出し／書き込み回路によってアクセスできるメモリアレイの一般的な配置を線図的に示す。 個々の読み出し／書き込みモジュールの略ブロック図である。 読み出し／書き込みモジュールのスタックによって従来通りに実施される図５の読み出し／書き込みスタックを示す。 本発明の改善されたプロセッサが実施される、区画された読み出し／書き込みスタックのバンクを有する小形メモリ装置を線図的に示す。 図７Ａに示された小形メモリ装置の好適な配置を示す。 図７Ａに示された読み出し／書き込みスタックにおける基本的な構成要素の一般的な配置を線図的に示す。 図７Ａおよび図７Ｂに示された読み出し／書き込み回路間の読み出し／書き込みスタックの好適な１つの配置を示す。 図９に示された共通プロセッサの改善された実施形態を示す。 図１０に示された共通プロセッサの入力論理装置の好適な実施形態を示す。 図１１Ａの入力論理装置の真理値表である。 図１０に示された共通プロセッサの出力論理装置の好適な実施形態を示す。 図１２Ａの出力論理装置の真理値表である。 低および高ベリファイレベルに対し、同一のメモリ状態に対応する記憶素子の２つの分布を示す。 ２パス書き込み技術に用いられるプログラミング波形の一例を示す。 高速パス書き込み技術に用いられるプログラミング波形の一例を示す。 全ビット線構造におけるＮＡＮＤ形アレイの一部およびその周辺回路を示す。 下データページに対して高速パス書き込みを実施する図１０のデータラッチの使用を示す。 ２つのベリファイレベルを示す例示的なベリファイ波形を示す。 高速パス書き込みアルゴリズムのフローチャートである。 従来の２つのページ符号化に対するメモリセルの分布を示す。 従来の符号化で上データページに対して高速パス書き込みを実施する図１０のデータラッチの使用を示す。 全シーケンスプログラミングに対して高速パス書き込みを実施する図１０のデータラッチの使用を示す。 交互に行われる２つのページ符号化に対するメモリセルの分布を示す。 交互に行われる２つのページ符号化に対するメモリセルの分布を示す。 交互に行われる２つのページ符号化で上データページに対して高速パス書き込みを実施する図１０のデータラッチの使用を示す。

Claims (12)

1. 不揮発性メモリ装置であって、
   Ｎが１以上であるＮビットのデータを各々が記憶でき、かつ複数のビット線および複数のワード線に沿ってアレイに形成された複数のメモリセルである１つ以上のメモリセルと、
   前記メモリセルに接続できる読み出し／書き込み回路であって、
   パルスの減少することのない階段波形のプログラミング波形を選択されたワード線に沿ったメモリセルに加えることにより、書き込み動作中、複数の選択されたメモリセルが一斉にプログラムされるプログラミング回路と、
   前記プログラミング波形が前記メモリセルに加えられるのと同時に前記メモリセルにバイアス条件を設定し、第１のバイアス条件セットが第１のプログラミング段階中に用いられ、第１のバイアス条件セットよりも高いビットライン電圧を有することによりプログラミングを部分的に禁止する第２のバイアス条件セットが第２のプログラミング段階中に用いられるバイアス回路と、
   前記読み出し／書き込み回路が接続されたメモリセルの対応する１つのメモリセルと各々関連する１つ以上の一連のラッチであって、それぞれの一連のラッチのうちの第１のラッチが、動作中にあるプログラミング段階を管理する１つ以上の一連のラッチと、
   プログラミング動作の過程において、前記メモリセルのうちの選択されたメモリセルに対するＮビットのデータの１つ以上に対してベリファイ動作を実行する検知回路であって、前記ビットのデータの少なくとも１つに対するベリファイが、第１のレベルおよびこれよりも高い第２のレベルのベリファイを含み、第１のレベルでのベリファイの結果がプログラミング段階を管理する第１のラッチに記憶される検知回路と、を備える読み出し／書き込み回路と、を備え、
   選択されたメモリセルの各々は、対応する一連のラッチへビット線の１つに沿って接続可能であり、それぞれの一連のラッチは、動作中にあるプログラミング段階を管理する第１のラッチを含み、
   前記メモリ装置は、前記ビット線のバイアスレベルを変更することによって、選択されたメモリセルが第１のプログラミング段階から第２のプログラミング段階へ個々に変化するように配置され、
   前記メモリセルは、共通に制御される対応するクランプ素子を介して、対応する一連のラッチへ前記ビット線の１つに沿って接続可能であり、第１のプログラミング段階から第２のプログラミング段階へビット線のバイアスレベルを変更することは、前記クランプ素子を制御することによって達成される不揮発性メモリ装置。
2. 請求項１記載の不揮発性メモリ装置において、
   前記メモリ装置は、第１のプログラミング段階中、選択されたメモリセルのチャネルが接地点に設定され、第２のプログラミング段階中、選択されたメモリセルのチャネルが第１のプログラミング段階中よりも高い電圧になることができるようにさらに配置される不揮発性メモリ装置。
3. 請求項１または２記載の不揮発性メモリ装置において、
   それぞれの一連のラッチにおけるラッチの数は、Ｎ＋１である不揮発性メモリ装置。
4. 請求項３記載の不揮発性メモリ装置において、
   それぞれの一連のラッチにおける第１のラッチ以外のＮ個のラッチは、対応するメモリセル内にプログラムすべきデータを保持するのに用いられる不揮発性メモリ装置。
5. 請求項４記載の不揮発性メモリ装置において、
   前記第１のラッチは、対応するメモリセル内にプログラムすべきデータに基づいて初期化される不揮発性メモリ装置。
6. 請求項１〜５のいずれか記載の不揮発性メモリ装置において、
   それぞれの一連のラッチにおけるラッチの数は、Ｎ＋１である不揮発性メモリ装置。
7. 請求項６記載の不揮発性メモリ装置において、
   それぞれの一連のラッチにおける第１のラッチ以外のＮ個のラッチは、対応するメモリセル内にプログラムすべきデータを保持するのに用いられる不揮発性メモリ装置。
8. 請求項７記載の不揮発性メモリ装置において、
   前記メモリ装置は、対応するメモリセル内にプログラムすべきデータを保持するのに用いられるラッチの値が、対応するメモリセルに対する第２のレベルでのベリファイの結果に基づいて更新されるように配置される不揮発性メモリ装置。
9. 請求項１〜５のいずれか記載の不揮発性メモリ装置において、
   Ｎは１よりも大きく、前記ビットのデータの少なくとも１つに対するベリファイは第１のレベルよりも高い第２のレベルのみのベリファイを含む不揮発性メモリ装置。
10. 請求項１記載の不揮発性メモリ装置において、
    前記メモリ装置は、ＮＡＮＤ形構造を有する不揮発性メモリ装置。
11. 請求項１０記載の不揮発性メモリ装置において、
    前記メモリ装置は、全ビット線配置を用いるＮＡＮＤ形構造を有する不揮発性メモリ装置。
12. 請求項１０記載の不揮発性メモリ装置において、
    Ｎは２に等しく、データは下ページ／上ページ形式に従って記憶される不揮発性メモリ装置。

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