TWI383396B - 用於頁內或頁間之資料的晶片內虛亂數化方法及非揮發記憶體 - Google Patents

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Description

用於頁內或頁間之資料的晶片內虛亂數化方法及非揮發記憶體
本發明大體上係關於諸如快閃記憶體之具有電荷儲存元件之非揮發性記憶體，且更特定言之，係關於使記憶體虛亂數地儲存資料以避免可使記憶體發生故障的可能的不良資料樣式。
隨著快閃記憶體卡及驅動機之容量增加，記憶體陣列內記憶體單元的比例持續降低。尤其在具有反及(NAND)多樣性之高密度陣列內，儲存於陣列之一單元或陣列之部分中的電荷可能影響相鄰單元之讀取或程式化操作。此稱作讀取或程式化干擾及單元耦合。
關於NAND快閃記憶體之單元耦合、干擾及操作以及結構之一般性的其他資訊，請參考題為"Method for Non－Volatile Memory With Background Data Lach Caching During Program Operations"之美國專利申請公開案第US－2006－0233026－A1號；題為"Method for Non－Volatile Memory With Background Data Latch Caching During Erase Operations"之美國專利申請公開案第US－2006－0233023－A1號；題為"Method for Non－Volatile Memory With Background Data Latch Caching During Read Operations"之美國專利申請公開案第US－2006－0221696－A1號；題為"Techniques for Reducing Effects of Coupling Between Storage Elements of Adjacent Rows of Memory Cells"之美國專利第6,870,768 號；以及題為"Reducing Floating Gate to Floating Gate Coupling Effect"之US－2006－0140011－A1，該等案之全部內容特此為所有目的以引用的方式併入本文中。
快閃記憶體常常由一些使用者用以在快閃記憶體之一些區塊中反覆一貫地儲存同一資料樣式。結果為將存在一些位元待擦除但從未經程式化。另外，亦將存在一些位元始終經程式化且極少經擦除。此等持久資料樣式為有問題的，因為其可導致干擾及諸如浮動閘極間效應、NAND串電阻效應及降低之記憶體耐久性及可靠性等之其他困難。
能夠進行電荷之非揮發性儲存之固態記憶體(尤其以封裝為小形狀因數卡之EEPROM及快閃EEPROM之形式)近來已變為多種行動及掌上型裝置，尤其資訊設備及消費型電子產品的儲存器選擇。不同於亦為固態記憶體之RAM(隨機存取記憶體)，快閃記憶體為非揮發性的，甚至在切斷電源之後亦保留其所儲存之資料。儘管成本較高，快閃記憶體仍日益用於大量儲存應用中。基於諸如硬碟機及軟性磁碟之旋轉磁性媒體，習知大量儲存器不適合於行動及掌上型環境。此情形係因為磁碟機傾向於為大體積的，易於發生機械故障且具有高潛時及高功率要求。此等不良屬性使得基於碟片之儲存器在大多數行動及可攜帶應用中為不可行的。另一方面，內埋式及呈可移除式卡之形式兩者之快閃記憶體歸因於其小的大小、低功率消耗、高速度及高可靠性特徵而理想地適合於行動及掌上型環境。
EEPROM及電可擦除唯讀記憶體(EPROM)為可經擦除且 使新資料寫入或"程式化"於其記憶體單元中之非揮發性記憶體。兩者皆利用在源極區與汲極區之間定位於半導體基板中之通道區上的場效電晶體結構中之浮動(未連接)傳導閘極。接著將控制閘極設於浮動閘極上。電晶體之臨限電壓特性係由保留於浮動閘極上之電荷的量控制。亦即，對於浮動閘極上電荷之給定位準，存在必須於"接通"電晶體以准許其源極與汲極區之間的傳導之前施加至控制閘極的相應電壓(臨限值)。
浮動閘極可持有一定範圍的電荷，且因此可經程式化至臨限電壓窗內之任何臨限電壓位準。臨限電壓窗之大小係由裝置之最小及最大臨限位準定界，裝置之最小及最大臨限位準又對應於可程式化至浮動閘極上之電荷的範圍。臨限窗大體上視記憶體裝置之特性、操作條件及歷史而定。窗內之每一獨特、可解析臨限電壓位準範圍原則上可用以表示單元之明確記憶狀態。
充當記憶體單元之電晶體通常係由兩個機制中之一者而程式化至"已程式化"狀態。在"熱電子注入"中，施加至汲極之高電壓使電子加速越過基板通道區。同時，施加至控制閘極之高電壓將熱電子牽拉穿過薄閘極介電質至浮動閘極上。在"穿隧注入"中，相對於基板施加高電壓至控制閘極。以此方式，將電子自基板牽拉至介入浮動閘極。
可藉由眾多機制而擦除記憶體裝置。就EPROM而言，可藉由紫外線輻射自浮動閘極移除電荷而大量地擦除記憶體。就EEPROM而言，可藉由相對於控制閘極將高電壓施 加至基板以便誘發浮動閘極中之電子經由薄氧化物穿隧至基板通道區(亦即，福勒－諾德翰姆穿隧(Fowler－Nordheim tunneling))而電擦除記憶體單元。通常，可逐位元組地擦除EEPROM。就快閃EEPROM而言，可一次性全部或一次一或多個區塊地電擦除記憶體，其中區塊可由記憶體之512個位元組或更多位元組組成。
非揮發性記憶體單元之實例
記憶體裝置通常包含可安裝於卡上之一或多個記憶體晶片。每一記憶體晶片包含由諸如解碼器及擦除、寫入及讀取電路之周邊電路支援的記憶體單元之陣列。更複雜之記憶體裝置亦具有執行智慧型及更高階記憶體操作及介接的控制器。存在著現今所使用的許多商業上成功之非揮發性固態記憶體裝置。此等記憶體裝置可採用不同類型之記憶體單元，每一類型具有一或多個電荷儲存元件。
圖1A至圖1E示意性說明非揮發性記憶體單元之不同實例。
圖1A示意性地說明呈EEPROM單元之形式的具有用於儲存電荷之浮動閘極的非揮發性記憶體。電可擦除可程式化唯讀記憶體(EEPROM)具有與EPROM類似之結構，但額外地提供用於在施加適當電壓之後電性地自其浮動閘極載入及移除電荷而無需曝露至UV輻射的機制。美國專利第5,595,924號中給出該等單元之實例及其製造方法。
圖1B示意性地說明具有選擇閘極及控制或引導閘極兩者之快閃EEPROM單元。記憶體單元10具有位於源極14與汲 極16擴散區之間的"分裂通道" 12。單元有效地形成有串聯之兩個電晶體T1及T2。T1充當具有浮動閘極20及控制閘極30之記憶電晶體。浮動閘極能夠儲存可選擇量之電荷。可流過T1之通道部分的電流量視控制閘極30上之電壓及駐留於介入浮動閘極20上的電荷量而定。T2充當具有選擇閘極40之選擇電晶體。當T2由選擇閘極40處之電壓接通時，其允許T1之通道部分中的電流在源極與汲極之間通過。選擇電晶體獨立於控制閘極處之電壓而沿源極－汲極通道提供開關。一優勢為其可用以切斷歸因於單元在其浮動閘極處之電荷空乏(正)而在零控制閘極電壓時仍傳導的彼等單元。另一優勢為其允許更容易地實施源極側注入程式化。
分裂通道記憶體單元之一簡單實施例為如由圖1B中所示之點線示意性指示的選擇閘極及控制閘極連接至同一字線之情況。此係藉由使電荷儲存元件(浮動閘極)定位於通道之一部分上且使控制閘極結構(其為字線之部分)定位於另一通道部分以及電荷儲存元件上而實現。此有效地形成具有串聯之兩個電晶體的單元，其中一電晶體(記憶電晶體)以電荷儲存元件上之電荷量與字線上之電壓的組合來控制可流經其通道部分之電流量，且另一電晶體(選擇電晶體)使字線單獨充當其閘極。此等單元、其在記憶體系統中之使用及其製造方法之實例在美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號及第5,661,053號中給出。
圖1B中所示之分裂通道單元之更改進實施例為選擇閘極 j控制閘極彼此獨立且不由其間的點線而連接之情況。一實施使單元陣列中之一行之控制閘極連接至垂直於字線之控制(或引導)線。效應在於解除字線使其不必在讀取或程式化選定單元時同時執行兩個功能。彼等兩個功能為：(1)充當選擇電晶體之閘極，由此需要適當電壓來接通及切斷選擇電晶體；及(2)經由字線與電荷儲存元件之間的電場(電容性)耦合而將電荷儲存元件之電壓驅動至所要位準。常常難以使用單一電壓以最佳方式執行此等兩個功能中。在對控制閘極及選擇閘極進行獨立控制的情況下，字線僅需執行功能(1)，而添加之控制線執行功能(2)。此能力允許設計較高效能程式化，其中使程式化電壓適合目標資料。在快閃EEPROM陣列中對獨立控制(或引導)閘極之使用描述於(例如)美國專利第5,313,421及第6,222,762號中。
圖1C示意性地說明具有雙浮動閘極及獨立選擇及控制閘極的另一快閃EEPROM單元。記憶體單元10除有效地具有串聯之三個電晶體之外類似於圖1B之記憶體單元。在此類型之單元中，兩個儲存元件(亦即，T1－左儲存元件及T1－右儲存元件)包括於源極與汲極擴散區之間的其通道上且在其間具有選擇電晶體T1。記憶電晶體分別具有浮動閘極20及20'以及控制閘極30及30'。選擇電晶體T2由選擇閘極40控制。在任一時間，僅存取記憶電晶體對中之一者用於讀取或寫入。當正存取儲存單元T1－左時，接通T2及T1－右以允許T1－左之通道部分中的電流在源極與汲極之間通過。類似地，當正存取儲存單元T1－右時，接通T2及T1－ 左。藉由使選擇閘極多晶矽之部分極接近於浮動閘極且將實質正電壓(例如，20 V)施加至選擇閘極以使得儲存於浮動閘極內之電子可穿隧至選擇閘極多晶矽而實現擦除。
圖1D示意性說明組織為NAND單元之一串記憶體單元。NAND單元50由一系列記憶電晶體M1、M2、…Mn(n＝4、8、16或更高)組成，該等記憶電晶體藉由其源極及汲極而形成菊鏈(daisy－chained)。選擇電晶體S1、S2對控制記憶電晶體鏈經由NAND單元之源極端子54及汲極端子56至外部之連接。在記憶體陣列中，當接通源極選擇電晶體S1時，源極端子耦合至源極線。類似地，當接通汲極選擇電晶體S2時，NAND單元之汲極端子耦合至記憶體陣列之位元線。鏈中之每一記憶電晶體具有電荷儲存元件以儲存給定量之電荷以便表示所欲記憶狀態。每一記憶電晶體之控制閘極對讀取及寫入操作提供控制。選擇電晶體S1、S2中之每一者之控制閘極提供分別經由NAND單元之源極端子54及汲極端子56對NAND單元的控制存取。
當在程式化期間讀取及驗證NAND單元內之已定址記憶電晶體時，以適當電壓對其控制閘極供電。同時，NAND單元50中之剩餘未定址記憶電晶體藉由在其控制閘極上施加充分電壓而完全接通。以此方式，自個別記憶電晶體之源極至NAND單元之源極端子54且同樣自個別記憶電晶體之汲極至單元之汲極端子56而有效地建立傳導路徑。具有此等NAND單元結構之記憶體裝置描述於美國專利第5,570,315號、第5,903,495號、第6,046,935號中。
圖1E示意性說明具有用於儲存電荷之介電層之非揮發性記憶體。使用介電層來代替較早描述之傳導性浮動閘極元件。利用介電儲存元件之此等記憶體裝置已由Eitan等人在"NROM：A Novel Localized Trapping,2－Bit Nonvolatile Memory Cell",IEEE Electron Device Letters,2000年11月，第11期，第21卷，第543至545頁中進行描述。ONO介電層延伸跨越源極與汲極擴散區之間的通道。用於一資料位元之電荷位於鄰近於汲極之介電層中，且用於另一資料位元之電荷位於鄰近於源極之介電層中。舉例而言，美國專利第5,768,192號及第6,011,725號揭示一種具有夾於兩個二氧化矽層之間的截獲介電質之非揮發性記憶體單元。藉由獨立地讀取介電質內在空間上分離之電荷儲存區的二元狀態，可實施多態資料儲存。
記憶體陣列
記憶體裝置通常包含配置成列及行且可由字線及位元線定址之記憶體單元的二維陣列。可根據反或(NOR)型或NAND型架構而形成該陣列。
NOR陣列
圖2說明記憶體單元之NOR陣列之實例。具有NOR型架構之記憶體裝置已由圖1B或圖1C中所說明之類型的單元實施。記憶體單元之每一列由其源極及汲極以菊鏈方式連接。此設計有時稱作虛接地設計(virtual ground design)。每一記憶體單元10具有源極14、汲極16、控制閘極30及選擇閘極40。列中之單元使其選擇閘極連接至字線42。行中 之單元使其源極及汲極分別連接至選定位元線34及36。在記憶體單元使其控制閘極及選擇閘極經獨立控制之一些實施例中，引導線36亦連接在行中之單元的控制閘極。
許多快閃EEPROM裝置係以記憶體單元而實施，其中每一者以其控制閘極及選擇閘極連接在一起而形成。在此狀況下，無需引導線，且字線簡單地連接沿每一列之單元的所有控制閘極及選擇閘極。此等設計之實例揭示於美國專利第5,172,338號及第5,418,752號中。在此等設計中，字線基本上執行兩個功能：列選擇及將控制閘極電壓供應至列中之所有單元用於讀取或程式化。
NAND陣列
圖3說明記憶體單元之NAND陣列之實例，諸如圖1D中所示。沿NAND單元之每一行，位元線耦合至每一NAND單元之汲極端子56。沿NADN單元之每一列，源極線可連接所有其源極端子54。沿列之NAND單元之控制閘極亦連接至一系列相應字線。可藉由經相連字線以控制閘極上之適當電壓接通選擇電晶體對(參見圖1D)而定址整列NAND單元。當正讀取NAND單元之鏈內的記憶電晶體時，該鏈中之其餘記憶電晶體經由其相關聯字線而困難地接通，以使得流過該鏈之電流基本上視儲存於正讀取之單元中的電荷位準而定。NAND架構陣列及其作為記憶體系統之部分之操作之實例可見於美國專利第5,570,315號、第5,774,397號及第6,046,935號中。
區塊擦除
電荷儲存記憶體裝置之程式化僅可導致將更多電荷添加至其電荷儲存元件。因此，在程式化操作之前，必須移除(或擦除)電荷儲存元件中之現有電荷。提供擦除電路(未圖示)以擦除記憶體單元之一或多個區塊。當一起(亦即，在一瞬間)電擦除單元之整個陣列或該陣列之顯著群組之單元時，諸如EEPROM之非揮發性記憶體稱作"快閃" EEPROM。一旦擦除，可隨後對該群單元進行再程式化。可一起擦除之單元的群組可由一或多個可定址擦除單元組成。擦除單元或區塊通常儲存一或多頁資料，頁為程式化及讀取之單位，但可在單一操作中程式化或讀取一個以上頁。每一頁通常儲存一或多個扇區之資料，扇區大小由主機系統界定。實例為遵循對磁碟機所建立之標準具有512位元組使用者資料加上關於使用者資料及/或儲存該使用者資料之區塊的某數目位元組的附加項資訊的扇區。
讀取/寫入電路
在通常之二態EEPROM單元中，建立至少一電流斷點位準以便將傳導窗(conduction window)分割為兩個區。當藉由施加預定、固定電壓而讀取單元時，其源極/汲極電流藉由與該斷點位準(或參考電流IREF )比較而解析為記憶狀態。若電流讀數高於斷點位準之電流，則判定該單元處於一邏輯狀態(例如，"零"狀態)。另一方面，若電流小於斷點位準之電流，則判定單元處於另一邏輯狀態(例如，"一"狀態)。由此，此二態單元儲存一位元數位資訊。常常提供可經外部程式化之參考電流源作為記憶體系統之部分以 產生斷點位準電流。
為了增加記憶體容量，隨著半導體技術之進步，快閃EEPROM裝置正被製造成具有愈來愈高之密度。用於增加儲存容量之另一方法為使每一記憶體單元儲存兩個以上狀態。
對於多態或多位準EEPROM記憶體單元而言，藉由一個以上斷點將傳導窗分割為兩個以上區，以使得每一單元能夠儲存一個以上位元之資料。給定EEPROM陣列可儲存之資訊由此隨每一單元可儲存之狀態的數目而增加。具有多態或多位準記憶體單元之EEPROM或快閃EEPROM已描述於美國專利第5,172,338號中。
實務上，通常藉由在將參考電壓施加至控制閘極時感測單元之源電極及汲電極上之傳導電流而讀取單元的記憶狀態。由此，就單元之浮動閘極上的每一給定電荷而言，可偵測關於固定參考控制閘極電壓之相應傳導電流。類似地，可程式化至浮動閘極上之電荷的範圍界定相應臨限電壓窗或相應傳導電流窗。
或者，代替偵測經分割電流窗中之傳導電流，有可能在控制閘極處針對在測試中之給定記憶狀態設定臨限電壓，並偵測傳導電流是低於還是高於臨限電流。在一實施中，藉由檢查傳導電流經由位元線之電容放電之速率而實現對相對於臨限電流之傳導電流的偵測。
圖4說明對於浮動閘極可在任一時間選擇性地儲存之四個不同電荷Q1至Q4，源極－汲極電流ID 與控制閘極電壓VCG 之間的關係。四個ID 對VCG 實線曲線表示可在記憶體單元之浮動閘極上程式化的四個可能電荷位準，其分別對應於四個可能之記憶狀態。作為實例，單元群體之臨限電壓窗可在0.5 V至3.5 V之範圍內。可藉由將臨限窗分割為五個區、每一區間隔0.5 V而對六個記憶狀態進行分界(demarcate)。舉例而言，若如所示使用2 μA之參考電流IREF ，則可將以Q1程式化之單元視為處於記憶狀態"1"，此係由於其曲線與IREF 相交於由VCG ＝0.5 V及1.0 V分界之臨限窗區中。類似地，Q4處於記憶狀態"5"。
如可自以上描述看出的，使記憶體單元儲存的狀態愈多，其臨限窗劃分地愈精細。此在程式化及讀取操作時將需要更高精度以便能夠達成所需解析度。
美國專利第4,357,685號揭示程式化2態EPROM之方法，其中當將單元程式化至給定狀態時，該單元經受連續程式化電壓脈衝，每一次將遞增之電荷添加至浮動閘極。在脈衝之間，讀回或驗證該單元以判定其相對於斷點位準之源極－汲極電流。當已將電流狀態驗證為達到所要狀態時，程式化停止。所使用之程式化脈衝串可具有漸增之週期或振幅。
先前技術程式化電路簡單地施加程式化脈衝以將臨限窗自已擦除或接地狀態單步調試(step through)直至達到目標狀態為止。實際上，為允許充足的解析度，每一經分割或分界之區將需要橫越至少約五個程式化步驟。效能就2態記憶體單元而言為可接受的。然而，就多態單元而言，所 需步驟數目隨分割數目而增加，且因此必須增加程式化精度或解析度。舉例而言，16態單元可需要平均至少40個程式化脈衝以程式化至目標狀態。
圖5示意性說明具有可由讀取/寫入電路170經由列解碼器130及行解碼器160存取之記憶體陣列100之典型配置的記憶體裝置。如結合圖2及圖3所描述，記憶體陣列100中之記憶體單元之記憶電晶體可經由選定字線及位元線的集合來定址。列解碼器130選擇一或多個字線，且行解碼器160選擇一或多個位元線以便將適當電壓施加至已定址記憶電晶體的各別閘極。提供讀取/寫入電路170以讀取或寫入(程式化)已定址記憶電晶體之記憶狀態。讀取/寫入電路170包含可經由位元線連接至陣列中之記憶體元件的眾多讀取/寫入模組。
圖6A為個別讀取/寫入模組190之示意性方塊圖。基本上，在讀取或驗證期間，感測放大器判定流過經由選定位元線連接之已定址記憶電晶體之汲極的電流。該電流視儲存於記憶電晶體中之電荷及其控制閘極電壓而定。舉例而言，在多態EEPROM單元中，可將其浮動閘極充電至若干不同位準中之一者。就4位準單元而言，其可用以儲存兩個位元之資料。由感測放大器偵測之位準由位準至位元轉換邏輯轉換為待儲存於資料鎖存器中之資料位元的集合。
影響讀取/寫入效能及準確度之因素
為了改良讀取及程式化效能，並列地讀取或程式化陣列中之多個電荷儲存元件或記憶電晶體。由此，一起讀取或 程式化記憶體元件之邏輯"頁"。在現有記憶體架構中，列通常含有若干交錯頁。將一起讀取或程式化頁之所有記憶體元件。行解碼器將選擇性地將交錯頁中之每一者連接至相應數目之讀取/寫入模組。舉例而言，在一實施中，記憶體陣列經設計以具有532位元組(512位元組加上附加項之20位元組)的頁大小。若每一行含有汲極位元線且每列存在兩個交錯頁，則此達到8512行，其中每一頁與4256行相關聯。將存在4256個感測模組，其可連接以並列地讀取或寫入所有偶數位元線或奇數位元線。以此方式，自記憶體元件之頁並列地讀取一頁4256位元(亦即，532位元組)之資料或將該等資料程式化至記憶體元件之頁中。形成讀取/寫入電路170之讀取/寫入模組可配置成各種架構。
參看圖5，將讀取/寫入電路170組織為讀取/寫入堆疊180之組。每一讀取/寫入堆疊180為讀取/寫入模組190之堆疊。在記憶體陣列中，行間隔由佔據其之一或兩個電晶體之大小判定。然而，如自圖6A可見，讀取/寫入模組之電路將可能藉由更多電晶體及電路元件來實施，且因此將佔據許多行上之空間。為服務於所佔據行中之一個以上行，在彼此之頂部上堆疊多個模組。
圖6B展示習知地由讀取/寫入模組190之堆疊實施之圖5的讀取/寫入堆疊。舉例而言，讀取/寫入模組可在十六個行上延伸，接著可使用具有八個讀取/寫入模組之堆疊之讀取/寫入堆疊180來服務於並列的八個行。讀取/寫入堆疊可經由行解碼器耦合至組中之八個奇數(1、3、5、7、9、 11、13、15)行或八個偶數(2、4、6、8、10、12、14、16)行。
如先前所提及的，習知記憶體裝置藉由整體性地以並列方式一次對所有偶數或所有奇數位元線進行操作而改良讀取/寫入操作。由兩個交錯頁組成之列之此架構將有助於減輕配合讀取/寫入電路之區塊的問題。其亦可藉由考慮控制位元線至位元線電容耦合來指定。區塊解碼器用以將讀取/寫入模組之集合多工至偶數頁或奇數頁。以此方式，無論何時讀取或程式化一集合位元線時，皆可將交錯集合接地以最小化直接相鄰位元線耦合。
然而，交錯頁架構在至少三個方面為不利的。第一，其需要額外多工電路。第二，其在效能為緩慢的。為完成由字線連接或連接成列之記憶體單元的讀取或程式化，需要兩個讀取或兩個程式化操作。第三，其在處理其他干擾效應方面亦並非最佳的，該等其他干擾效應諸如在於不同時間(諸如在奇數及偶數頁中獨立地)程式化兩個相鄰電荷儲存元件時，在浮動閘極位準處相鄰電荷儲存元件之間的場耦合。
相鄰場耦合之問題在記憶電晶體之間具有更緊密間隔的情況下變得更顯著。在記憶電晶體中，電荷儲存元件係夾於通道區與控制閘極之間。在通道區中流動之電流為控制閘極及電荷儲存元件處之場所貢獻的所得電場之函數。以不斷增加之密度，記憶電晶體愈來愈緊密地形成在一起。來自相鄰電荷元件之場隨後變為對受影響單元之所得場的 顯著貢獻者。相鄰場視程式化至相鄰場之電荷儲存元件中的電荷而定。此擾動場本質上為動態的，因為其隨相鄰場之已程式化狀態而改變。由此，可視相鄰單元之改變的狀態而在不同時間不同地讀取受影響之單元。
交錯頁之習知架構加重了由相鄰浮動閘極耦合引起的誤差。由於偶數頁與奇數頁經彼此獨立地程式化及讀取，故視介入頁同時發生什麼而可能在條件之一集合下程式化一頁，但在條件之一完全不同集合下讀回該頁。讀取誤差將隨密度增加而變得更嚴重，從而對於多態實施而言需要更準確之讀取操作及臨限窗之更粗略分割。效能將受損害，且多態實施中之電位容量受限制。
美國專利公開案第US－2004－0060031－A1號揭示一種具有大區塊之讀取/寫入電路以並列地讀取及寫入記憶體單元之相應區塊的高效能而又緊密之非揮發性記憶體裝置。詳言之，該記憶體裝置具有將讀取/寫入電路之區塊之冗餘減少至最小的架構。空間以及功率之顯著節省係藉由將讀取/寫入模組之區塊重新分散於並列地操作同時以時間多工方式與共同部分之實質上更小集合相動的區塊讀取/寫入模組核心部分中來實現。詳言之，複數個感測放大器與資料鎖存器之間的讀取/寫入電路中之資料處理由共用處理器執行。
因此，存在對高效能及高容量非揮發性記憶體之普遍需要。詳言之，存在對具有緊密且高效，而又高度通用於處理讀取/寫入電路中之資料之改良處理器之具有增強的讀 取及程式化效能的緊密非揮發性記憶體之需要。
根據本發明之一態樣，每一記憶體頁中之資料經亂數化，使得當排列來自若干頁的資料時，可避免程式化期間的有問題資料樣式。
在一較佳實施例中，擾亂頁上之資料之簡單方式為將資料寫入至每一不同頁的獨立或不同開始位址上。將相應頁之資料以每一頁之不同開始位置寫入至記憶體單元之每一頁。當將資料填充至頁之末端時，其藉由自該頁之第一位址繞回直至剛好在開始位置前為止而持續。
在另一較佳實施例中，由虛亂數產生器提供開始實體行位址(每一頁一個)之序列。
根據本發明之另一態樣，頁中之資料位元經亂數化，使得頁平均含有具有經擦除及經程式化狀態之單元的等同混合。以此方式，源極線偏壓或載入實質上未變化，且可允許感測操作期間的適當調整。
此情形係藉由亂數化頁內之個別位元來實現。較佳地，採用虛亂數位元(每一者指定特定極性)之序列來編碼頁內之位元。在一實施例中，存在用於頁中之每一資料位元之極性位元。在另一實施例中，存在用於頁中之資料之每一位元組的極性位元。在此實施例中，若極性位元指定位元之翻轉，則資料位元組內之所有位元將翻轉。
根據本發明之另一態樣，將頁內之亂數化與頁間的亂數化加以組合。詳言之，給定晶片內電路之有限資源，頁內 之亂數化較佳由具有獨立開始位置的每一頁實現，且頁間亂數化較佳由具有獨立編碼極性之每一頁來實現。
在另一實施例中，由具有獨立開始位置之每一頁實施之頁內亂數化亦可藉由具有獨立編碼極性之頁內之資料位元的每一集合來加強。
各種亂數化方法及實施例為所建構之記憶體晶片(EEPROM)。亦即，其在記憶體晶片自身內發生，而非藉由與晶片通信之記憶體控制器發生。此不同於常常實施於系統級上且利用控制器來改變將資料儲存於記憶體晶片內之方式的解決稱為平均磨損(wear leveling)之問題的不同技術。
本發明將減少或消除可引起程式化干擾或使用者讀取干擾之特定資料樣式，並減少NAND串電阻效應，且增加記憶體耐久性及可靠性。其亦將減少浮動閘極間耦合之問題。
圖7A至圖20說明實施本發明之較佳記憶體系統。
圖7A示意性說明具有一組經分割讀取/寫入堆疊之緊密記憶體裝置，本發明之改良處理器實施於其中。該記憶體裝置包括二維記憶體單元陣列300、控制電路310及讀取/寫入電路370。記憶體陣列300可由字線經由列解碼器330且由位元線經由行解碼器360定址。讀取/寫入電路370實施為一組經分割讀取/寫入堆疊400，且允許並列地讀取或程式化記憶體單元之區塊(亦稱作"頁")。在較佳實施例 中，頁係由相連列之記憶體單元構成。在一列記憶體單元分割為多個區塊或頁之另一實施例中，提供區塊多工器350以將讀取/寫入電路370多工至個別區塊。
控制電路310與讀取/寫入電路370協作以對記憶體陣列300執行記憶體操作。控制電路310包括狀態機312、晶片內位址解碼器314及功率控制模組316。狀態機312提供記憶體操作之晶片級控制。晶片內位址解碼器314提供由主機或記憶體控制器使用之位址與由解碼器330及370使用之硬體位址之間的位址介面。功率控制模組316控制在記憶體操作期間供應至字線及位元線之功率及電壓。
圖7B說明圖7A中所示之緊密記憶體裝置之較佳配置。在陣列之相對側上，以對稱方式由各種周邊電路實施對記憶體陣列300之存取，使得每一側上的存取線及電路減半。由此，列解碼器分為列解碼器330A及330B，且行解碼器分為行解碼器360A及360B。在一列記憶體單元分割為多個區塊之實施例中，區塊多工器350分為區塊多工器350A及350B。類似地，讀取/寫入電路分為自陣列300之底部連接至位元線之讀取/寫入電路370A及自陣列300之頂部連接至位元線的讀取/寫入電路370B。以此方式，讀取/寫入模組之密度，且因此經分割讀取/寫入堆疊400之密度基本上減半。
圖8示意性說明圖7A中所示之讀取/寫入堆疊中之基本組件的一般配置。根據本發明之一般架構，讀取/寫入堆疊400包含用以感測k個位元線之感測放大器堆疊212、用於 經由I/O匯流排231輸入或輸出資料之I/O模組440、用於儲存所輸入或輸出資料的資料鎖存器堆疊430、在讀取/寫入堆疊400中處理及儲存資料之共同處理器500，及用於在堆疊組件中通信的堆疊匯流排421。讀取/寫入電路370中之堆疊匯流排控制器經由線411提供用於控制讀取/寫入堆疊中之各個組件之控制及時序信號。
圖9說明圖7A及圖7B中所示之讀取/寫入電路中之讀取/寫入堆疊的一較佳配置。每一讀取/寫入堆疊400對k個位元線之群組並列地操作。若頁具有p＝r*k個位元線，則將存在r個讀取/寫入堆疊400－1、…400－r。
並列操作之整組經分割讀取/寫入堆疊400允許並列地讀取或程式化沿列之p個單元之區塊(或頁)。由此，將存在用於整列單元之p個讀取/寫入模組。當每一堆疊服務於k個記憶體單元時，組中之讀取/寫入堆疊之總數目因此由r＝p/k給出。舉例而言，若r為組中之堆疊之數目，則p＝r*k。一實例記憶體陣列可具有p＝512個位元組(512×8位元)，k＝8，且因此r＝512。在較佳實施例中，區塊為一連串之整列單元。在另一實施例中，區塊為列中之單元之子集。舉例而言，單元之子集可為整個列之一半或整個列的四分之一。單元之子集可為一連串相連單元或每隔一單元，或每隔預定數目之單元。
諸如400－1之每一讀取/寫入堆疊基本上含有並列地服務於k個記憶體單元之區段的感測放大器212－1至212－k之堆疊。較佳感測放大器揭示於美國專利公開案第2004－ 0109357－A1號中，該案之全部揭示內容特此以引用的方式併入本文中。
堆疊匯流排控制器410經由線411將控制及時序信號提供至讀取/寫入電路370。堆疊匯流排控制器自身經由線311視記憶體控制器310而定。每一讀取/寫入堆疊400中之通信受互連堆疊匯流排431實現，且受控於堆疊匯流排控制器410。控制線411將來自堆疊匯流排控制器410之控制及時脈信號提供至讀取/寫入堆疊400－1之組件。
在較佳配置中，堆疊匯流排分割為用於共同處理器500與感測放大器堆疊212之間的通信之SABus 422，及用於處理器與資料鎖存器堆疊430之間的通信之DBus 423。
資料鎖存器堆疊430包含資料鎖存器430－1至430－k，一者用於與堆疊相關聯之每一記憶體單元。I/O模組440使資料鎖存器能夠經由I/O匯流排231與外部交換資料。
共同處理器亦包括用於輸出指示記憶體操作之狀態(諸如誤差狀態)之狀態信號之輸出507。狀態信號用以驅動以Wired－Or組態連接至旗標匯流排509之n型電晶體550之閘極。旗標匯流排較佳由控制器310預充電，且當由讀取/寫入堆疊中之任一者發布狀態信號時將被下拉。
圖10說明圖9中所示之共同處理器之改良實施例。共同處理器500包含處理器匯流排、用於與外部電路通信之PBUS 505、輸入邏輯510、處理器鎖存器PLatch 520及輸出邏輯530。
輸入邏輯510接收來自PBUS之資料，且輸出至BSI節點 作為視經由信號線411來自堆疊匯流排控制器410之控制信號而處於邏輯狀態"1"、"0"或"Z"(浮動)中之一者之經變換資料。設定/重設鎖存器(PLatch)520接著鎖存BSI，從而產生一對互補輸出信號MTCH與MTCH＊ 。
輸出邏輯530接收MTCH及MTCH＊ 信號，且在PBUS 505上輸出視經由信號線411來自堆疊匯流排控制器410之控制信號而處於邏輯狀態"1"、"0"或"Z"(浮動)中之一者的經變換資料。
在任一時間，共同處理器500處理與給定記憶體單元有關之資料。舉例而言，圖10說明記憶體單元耦合至位元線1之狀況。相應感測放大器212－1包含出現感測放大器資料之節點。在較佳實施例中，該節點採取儲存資料之SA鎖存器214－1之形式。類似地，資料鎖存器430－1之相應集合儲存與耦合至位元線1之記憶體單元相關聯的輸入或輸出資料。在較佳實施例中，資料鎖存器430－1之集合包含足以用於儲存n個位元之資料的資料鎖存器434－1、…、434－n。
當轉移閘極501由一對互補信號SAP與SAN啟用時，共同處理器500之PBUS 505能夠經由SUBS 422存取SA鎖存器214－1。類似地，當轉移閘極502由一對互補信號DTP與DTN啟用時，PBUS 505能夠經由DBUS 423存取資料鎖存器430－1之集合。信號SAP、SAN、DTP及DTN明確地說明為來自堆疊匯流排控制器410之控制信號之部分。
圖11A說明圖10中所示之共同處理器之輸入邏輯的較佳實施例。輸入邏輯520接收PBUS 505上之資料且視控制信 號而定，使輸出BSI相同，或反相或浮動。輸出BSI節點基本上受轉移閘極522之輸出或包含串聯至Vdd之p型電晶體524及525的上拉電路，或包含串聯至接地之n型電晶體526及527之下拉電路影響。上拉電路使p型電晶體524及525之閘極分別受控於信號PBUS及ONE。下拉電路使n型電晶體526及527之閘極分別受控於信號ONEB<1>及PBUS。
圖11B說明圖11A之輸入邏輯之真值表。該邏輯受控於PBUS及控制信號ONE、ONEB<0>、ONEB<1>，其為來自堆疊匯流排控制器410之控制信號之部分。基本上，支援三個轉移模式，通過(PASSTHROUGH)、反相及浮動。
在BSI與輸入資料相同之通過模式之狀況下，信號ONE處於邏輯"1"，ONEB<0>處於"0"且ONEB<1>處於"0"。此將停用上拉或下拉，但使轉移閘極522能夠使PBUS 505上之資料傳遞至輸出523。在BSI為輸入資料之反相之反相模式之狀況下，信號ONE處於"0"，ONEB<0>處於"1"且ONE<1>處於"1"。此將停用轉移閘極522。又，當PBUS處於"0"時，下拉電路將被停用，同時上拉電路被啟用，使得BSI處於"1"。類似地，當PBUS處於"1"時，上拉電路被停用，同時下拉電路被啟用，使得BSI處於"0"。最後，在浮動模式之狀況下，輸出BSI可藉由使信號ONE處於"1"，ONEB<0>處於"1"且ONEB<1>處於"0"而浮動。雖然實務上出於完整性而列舉浮動模式，但不使用其。
圖12A說明圖10中所示之共同處理器之輸出邏輯的較佳實施例。BSI節點處來自輸入邏輯520之信號鎖存於處理器 鎖存器PLatch 520中。輸出邏輯530接收來自PLatch 520之輸出之資料MTCH及MTCH＊ ，且視控制信號而定，在PBUS上以通過模式、反相模式或浮動模式輸出。換言之，四個分支充當PBUS 505之驅動器，將其主動地拉至高位準、低位準或浮動狀態。此情形係藉由四個分支電路(亦即，用於PBUS 505之兩個上拉電路及兩個下拉電路)來實現。第一上拉電路包含串聯至Vdd之p型電晶體531及532，且能夠當MTCH處於"0"時上拉PBUS。第二上拉電路包含串聯至接地之p型電晶體533及534，且能夠當MTCH處於"1"時上拉PBUS。類似地，第一下拉電路包含串聯至Vdd之n型電晶體535及536，且能夠當MTCH處於"0"時下拉PBUS。第二上拉電路包含串聯至接地之n型電晶體537及538，且能夠當MTCH處於"1"時上拉PBUS。
本發明之一特徵為藉由PMOS電晶體構成上拉電路且藉由NMOS電晶體構成下拉電路。因為藉由NMOS之拉動遠強於PMOS之拉動，所以下拉將在任何爭用中始終勝過上拉。換言之，節點或匯流排可始終預設至上拉或"1"狀態，且必要時，可藉由下拉始終翻轉至"0"狀態。
圖12B說明圖12A之輸出邏輯之真值表。該邏輯受控於自輸入邏輯鎖存之MTCH、MTCH＊ 及控制信號PDIR、PINV、NDIR、NINV，其為來自堆疊匯流排控制器410之控制信號之部分。支援四個操作模式，通過、反相、浮動及預充電(PRECHARGE)。
在浮動模式中，停用所有四個分支。此情形係藉由使信 號PINV＝1、NINV＝0、PDIR＝1、NDIR＝0來實現，其亦為預設值。在通過模式中，當MTCH＝0時，其將需要PBUS＝0。此係藉由僅啟用具有n型電晶體535及536之下拉分支來實現，所有控制信號處於其預設值，除NDIR＝1以外。當MTCH＝1時，其將需要PBUS＝1。此係藉由僅啟用具有p型電晶體533及534之上拉分支來實現，所有控制信號處於其預設值，除PINV＝0以外。在反相模式中，當MTCH＝0時，其將需要PBUS＝1。此係藉由僅啟用具有p型電晶體531及532之上拉分支來實現，所有控制信號處於其預設值，除PDIR＝0以外。當MTCH＝1時，其將需要PBUS＝0。此係藉由僅啟用具有n型電晶體537及538之下拉分支來實現，所有控制信號處於其預設值，除NINV＝1以外。在預充電模式中，PDIR＝0及PINV＝0之控制信號設定將在MTCH＝1時啟用具有p型電晶體531及532之上拉分支或在MTCH＝0時啟用具有p型電晶體533及534之上拉分支。
共同處理器操作在美國專利申請公開案第US－2006－0140007 A1號中更充分地詳述，該案之全部內容特此以引用的方式併入本文中。
快取操作中資料鎖存器之用途
本發明之眾多態樣利用上文在圖10中所描述之讀取/寫入堆疊的資料鎖存器用於在內部記憶體正進行諸如讀取、寫入或擦除之其他操作之同時進行將輸入及輸出資料之快取操作。在上文所述之架構中，資料鎖存器由眾多實體頁 共用。舉例而言，因為在位元線之讀取/寫入堆疊上由所有字線共用，所以當一操作正進行時，若此等鎖存器中之任一者空閒，則其可快取資料用於同一或另一字線中的未來操作，從而節省轉移時間，因為此可隱藏於另一操作後。此情形可藉由增加不同操作或操作階段的管線操作之量來改良效能。在一實例中，在快取程式化操作中，當程式化資料之一頁時，可載入資料之另一頁，從而節省轉移時間。就另一實例而言，在一例示性實施例中，將對一字線之讀取操作插入於對另一字線之寫入操作中，從而允許讀取資料以自記憶體轉移出同時資料寫入繼續。
注意，此允許切出來自同一區塊中另一頁，但位於不同字線上之資料(例如，以進行ECC操作)，同時對資料之第一頁的寫入或其他操作繼續。操作之此階段間管線操作允許資料轉移所需之時間隱藏於對資料的第一頁之操作後。更一般而言，此允許一操作之部分插入於另一(通常更長)操作之階段之間。另一實例可為將感測操作插入於(比如)擦除操作之階段之間，諸如在擦除脈衝之前或在用作擦除之稍後部分之軟程式化階段之前。
為論述一些操作所需之相對時間，用於上文所述之系統的例示性時間值之集合可取為： 資料寫入：約700 μs(下部頁約600 μs，上部頁800 μs)二元資料寫入：約200 μs擦除：約2,500 μs讀取：約20至40 μs 讀取及切出資料：2 KB資料，約80 μs；4 KB，約160 μs；8 KB，約320 μs
此等值可用作參考以給出以下時序圖所涉及之相對時間之概念。若使長操作具有不同階段，則主要態樣將使用讀取/寫入堆疊之共用鎖存器(若鎖存器可用)插入於更快操作中。舉例而言，讀取可插入於程式化或擦除操作中，或二元程式化可插入於擦除中。主要例示性實施例將在對共用相同讀取寫入堆疊之另一頁之程式化操作期間對一頁切入及/或切出資料，其中，舉例而言，將待切出及修改的資料之讀取插入於資料寫入之驗證階段。
開放資料鎖存器之可用性可以眾多方式出現。一般而言，就儲存每單元n個位元之記憶體而言，每一位元線將需要n個此等資料鎖存器；然而，並非始終需要所有此等鎖存器。舉例而言，在以上部頁/下部頁格式儲存資料之每單元兩位元記憶體中，在程式化下部頁時將需要兩個資料鎖存器。更一般而言，就儲存多個頁之記憶體而言，僅當程式化最高頁時將需要所有鎖存器。此使得其他鎖存器可用於快取操作。另外，即使在寫入最高頁時，因為自寫入操作之驗證階段移除各種狀態，所以鎖存器將得以空閒。特定言之，一旦僅最高狀態保持待驗證，則出於驗證目的僅需要單個鎖存器且其他鎖存器可用於快取操作。
以下論述將基於每單元儲存兩個位元且具有用於每一位元線上之資料之兩個鎖存器及用於快速通過寫入的一額外鎖存器之四態記憶體，如在與本申請案同時申請之題為 "Use of Data Latches in Multi－Phase Programming of Non－Volatle Memories"的美國專利申請案中所描述，該案併入上文中。寫入下部頁，或擦除或進行後擦除軟程式化之操作基本上為二元操作，且使資料鎖存器中之一者空閒，可使用資料鎖存器中的該一者來快取資料。類似地，在進行上部頁或全序列寫入之情形下，一旦已驗證除最高層級外之所有層級，則僅單個狀態需要驗證且記憶體可使鎖存器空閒以可用以快取資料。可如何使用此情形之實例為當程式化一頁時，諸如在複製操作中，共用資料鎖存器之同一集合的另一頁(諸如位元線之同一集合上之另一字線)之讀取可在寫入之驗證階段期間插入。可接著將位址切換至正被寫入之頁，從而允許寫入處理在其停止處拾起而不必重新開始。當寫入繼續時，在內插之讀取期間快取之資料可經切出、檢查或修改，且一旦先前寫入操作完成即轉移回以用於寫回。此類快取操作允許資料的第二頁之切出及修改隱藏於第一頁之程式化後。
作為第一實例，兩位元記憶體之快取程式化操作以單一頁(下部頁/上部頁格式)程式化模式操作。圖13為圖10之簡化型式，其展示與兩位元實施例中之當前論述相關的一些特定元件，其他元件經刪除以簡化論述。此等元件包括為所連接之資料I/O線231之資料鎖存器DL0 434－0、藉由線423連接至共同處理器500之資料鎖存器DL1 434－1、藉由線435共同與其他資料鎖存器連接的資料鎖存器DL2 434－2，及藉由線422連接至共同處理器500之感測放大器資料 鎖存器DLS 214。圖13之各種元件根據其在下部頁之程式化期間的部署加以標記。鎖存器DL2 434－2用於快速通過寫入模式中之下部驗證(VL)，如在與本申請案同時申請之題為"Use of Data Latches in Multi－Phase Programming of Non－Volatile Memories"的美國專利申請案中所描述；包括暫存器，與包括在包括暫存器時使用快速通過寫入為可選的，但例示性實施例包括此暫存器。
下部頁之程式化可包括以下步驟：
(1)過程以將資料鎖存器DL0 434－0重設為預設值"1"開始。此慣例用以簡化部分頁程式化，因為選定列中未待程式化之單元將禁止經程式化。
(2)將程式化資料沿I/O線231供應至DL0 434－0。
(3)將程式化資料轉移至DL1 434－1及DL2 434－2(若包括此鎖存器且實施快速通過寫入)。
(4)一旦將程式化資料轉移至DL1 434－1，即可將資料鎖存器DL0 434－0重設為"1"，且在程式化時間期間，可將下一資料頁沿I/O線231載入至DL0 434－0，從而允許在正寫入第一頁之同時快取第二頁。
(5)一旦將第一頁載入至DL1 434－1，即可開始程式化。DL1 434－1資料用於封鎖單元使其免於進一步程式化。DL2 434－2資料用於下部驗證封鎖，其操縱至快速通過寫入之第二階段之過渡，如於與本申請案同時申請之題為"Use of Data Latches in Multi－Phase Programming of Non－Volatile Memories"之美國專利申請案中所描述。
(6)一旦程式化開始，則在程式化脈衝之後，使用下部驗證之結果來更新DL2 434－2；使用上部驗證之結果來更新DL1 434－1。(此論述係基於"習知"編碼，其中下部頁程式化為程式化至A狀態。此及其他編碼進一步論述於與本申請案同時申請之題為"Use of Data Latches in Multi－Phase Programming of Non－Volatile Memories"及申請於2005年3月16日之題為"Non－Volatile Memory and Method with Power－Saving Read and Program－Verify Operations"的美國專利申請案中。易於遵循本論述至其他編碼之擴展。)
(7)在程式化是否完成之判定中，僅檢查列之單元的DL1 434－1暫存器(或具有程式之適當實體單元)。
一旦寫入下部頁，即可程式化上部頁。圖14展示與圖13相同之元件，但指示在讀入下部頁資料之情況下用於上部頁程式化之鎖存器指派。(描述再次使用習知編碼，使得上部頁之程式為程式化至B及C狀態。)上部頁之程式化可包括以下步驟：
(1)一旦下部頁完成程式化，則上部頁(或下一頁)寫入將以來自保持(未執行)快取程式化指令之狀態機控制器之信號開始。
(2)程式化資料將自DL0 434－0轉移(其中在下部頁寫入期間其在步驟(3)中載入)至DL1 434－1及DL2 434－2。
(3)下部頁資料將自陣列讀入且置於DL0 434－0中。
(4)DL1 434－1及DL2 434－2再次分別用於驗證高位準及驗 證低位準封鎖資料。將鎖存器DL0 434－0(持有下部頁資料)作為程式化參考資料加以檢查，但並不以驗證結果加以更新。
(5)作為驗證B狀態之部分，在下部驗證VBL處感測之後，資料將因此於DL2 434－2中更新，DL1 434－1資料藉由高驗證VBH結果而更新。類似地，C驗證將具有相應指令以藉由各別VCL及VCH結果更新鎖存器DL2 434－2及DL1 434－1。
(6)一旦B資料完成，則無需下部頁資料(持於DL0 434－0中用於參考)，因為僅需要執行C狀態之驗證。將DL0 434－0重設為"1"，且可自I/O線231載入程式化資料之另一頁，且快取於鎖存器DL0 434－0中。共同處理器500可設定僅C狀態待驗證之指示。
(7)在上部頁程式化是否完成之判定中，就B狀態而言，檢查鎖存器DL1 434－1及DL0 434－0兩者。一旦單元正程式化至B狀態且僅C狀態正經驗證，則僅需要檢查鎖存器DL1 434－1資料以查實是否存在未經程式化之任何位元。
注意，在此配置下，在步驟6中，不再需要鎖存器DL0 434－0，且其可用以快取資料以用於下一程式化操作。另外，在使用快速通過寫入之實施例中，一旦進入第二、慢程式化階段，則亦可使鎖存器DL2 434－2可用於快取資料，但實務上，常常為如下狀況：此情形以此方式僅可持續相當短的時間週期，此不能合理化實施此特徵常常需要之額外附加項。
圖15可用以說明已在前幾個段落中描述之單頁模式中之快取程式化的許多態樣。圖15展示發生於記憶體內部(下部"真忙"線)及自記憶體外部(上部"快取忙"線)所見之事件的相關時序。
在時間t0 ，將待程式化至選定字線(WLn)上之下部頁載入記憶體中。此假設先前尚未快取資料之第一下部頁，因為其將用於後續頁。在時間t1 ，下部頁完成載入且記憶體開始寫入其。因為此情形在此點上等效於二元操作，所以僅需要驗證狀態A("pvfyA")，且資料鎖存器DL0 434－0可用以接收資料之下一頁(此處取為待程式化至WLn之上部頁)，在時間t2 ，其因此在下部頁的程式化期間快取於鎖存器DL0 434－0中。上部頁在時間t3 完成載入，且一旦下部頁在t4 完成即可經程式化。在此配置下，雖然所有資料(下部及上部頁)待寫入至程式化之實體單元(此處，字線WLn)，但不同於下文所述之全序列實施例，記憶體在可寫入上部頁資料之前必須自時間t3 等待至時間t4 。
上部頁之程式化開始於時間t4 ，其中最初僅驗證B狀態("pvfyB")，C狀態於t5 添加("pvfyB/C")。一旦在t6 不再驗證B狀態，即僅需要驗證C狀態("pvfyC")且鎖存器DL0 434－0空閒。此允許在上部頁完成程式化之同時將下一資料設定為待快取。
如所指出的，根據關於快取程式化之單頁演算法，如圖15中所示，即使上部頁資料在時間t3 為可用的，記憶體仍將在開始寫入此資料之前等待直至時間t4 為止。在至全序 列程式化操作之轉換中，諸如在美國專利申請案11/013,125中更充分詳述的，一旦上部頁可用，即可同時程式化上部及下部頁資料。
在全序列(低至全轉換)寫入中用於快取程式化之演算法以如上文之下部頁程式化開始。因此，步驟(1)至(4)同單一頁程式化模式中之下部頁處理：
(1)過程以將資料鎖存器DL0 434－0重設為預設值"1"開始。此慣例用以簡化部分頁程式化，因為選定列中未待程式化之單元將禁止經程式化。
(2)將程式化資料沿I/O線231供應至DL0 434－0。
(3)將程式化資料轉移至DL1 434－1及DL2 434－2(若包括此鎖存器且實施快速通過寫入)。
(4)一旦將程式化資料轉移至DL1 434－1，即可將資料鎖存器DL0 434－0重設為"1"，且在程式化時間期間，可將下一資料頁沿I/O線231載入至DL0 434－0，從而允許在正寫入第一頁之同時快取第二頁。
一旦載入資料之第二頁，若對應於正被寫入之下部頁的上部且下部頁仍未完成程式化，則可實施至全序列寫入之轉換。此論述集中於資料鎖存器於此演算法中之使用，許多其他細節在同在申請中、共同讓渡之美國專利第7,120,051號中加以更充分詳述。
(5)在將上部頁資料載入至鎖存器DL0 434－0中之後，將在位址區塊中進行判斷以檢查2個頁是否位於同一字線及同一區塊上，一頁為下部頁且一頁為上部頁。若2個頁位 於同一字線及同一區塊上，則程式化狀態機將觸發下部頁程式化以進行全序列程式化轉換(若允許此)。在所有未決驗證完成之後，接著實現過渡。
(6)當程式化序列自下部頁改變至全序列時通常將改變一些操作參數。在例示性實施例中，此等操作參數包括：
(i)最大程式化迴路，因為若下部頁資料未經封鎖，則脈衝驗證循環之數目將自下部頁演算法之數目改變至全序列之數目，但所完成的程式化迴路之數目將並不由該轉換重設。
(ii)如圖16中所示，程式化波形以下部頁程式化處理中所使用之值VPGM_L開始。若程式化波形已進行至其超過上部頁處理中所使用之開始值VPGM_U處，則在轉換至全序列時，階波將在繼續上升階波之前回落至VPGM_U。
(iii)判定程式化脈衝之步進大小及最大值未改變之參數。
(7)應執行記憶體單元之當前狀態之全序列讀取以保證將程式化正確的資料用於多位準編碼。此確保可能先前已於下部頁程式化中經封鎖，但需要進一步程式化以考慮其上部頁資料之狀態在全程式化開始時不被禁止經程式化。
(8)若啟動快速通過寫入，則鎖存器DL2 434－2之資料將亦更新以反映上部頁程式化資料，因為此先前係基於僅用於A狀態之下部驗證。
(9)程式化接著以多位準、全序列程式化演算法而恢復。若下部頁處理中之程式化波形已增加超出上部頁開始 位準，則波形在轉換時間逐步回退至此位準，如圖16中所示。
圖17為下部頁至全序列轉換寫入處理中所涉及之相關時間之示意性表示。直至時間t3 ，處理如上文針對圖15中之處理所描述。在t3 ，上部頁之資料已載入，且過渡至全序列演算法，驗證處理切換以包括B狀態及A狀態。一旦所有A狀態封鎖，則驗證處理在時間t4 切換至對B及C狀態之檢查。一旦B狀態已在t5 驗證，則僅需要檢查C狀態，且可使暫存器空閒以載入待程式化之下一資料，諸如如指示於"快取忙"線上之下一字線(WLn＋1 )上的下部頁。在時間t6 ，已快取此下一資料集合，且一旦先前集合之C資料之程式化在t7 結束，則此下一資料集合即開始程式化。另外，在字線WLn＋1 上之(此處)下部頁程式化之同時，可將下一資料(諸如相應上部頁資料)載入至開放鎖存器DL0 434－0中。
在全序列寫入期間，以獨立給出下部頁及上部頁狀態之方式實施狀態報告。在程式化序列之末期，若存在未完成位元，則可執行實體頁之掃描。第一掃描可對鎖存器DL0 434－0檢查未完成上部頁資料，第二掃描可對DL1 434－1檢查未完成下部頁資料。因為B狀態之驗證將改變DL0 434－0及DL1 434－1資料兩者，所以應以在位元之臨限值高於A驗證位準的情況下DL1 434－1資料"0"將不變為"1"之方式執行A狀態驗證。此後驗證將檢查是否任何經程式化之B位準在A位準通過；若其在A位準通過，則誤差僅在上部頁上而不在下部頁上；若其未在A位準通過，則下部頁及上部 頁兩者皆具有誤差。
若使用快取程式化演算法，則在A及B資料經程式化之後，C狀態將轉移至鎖存器DL1 434－1以完成程式化。在此狀況下，鎖存器之掃描不必用於下部頁，因為下部頁將已在無任何失效位元之情形下通過程式化。
本發明之例示性實施例之另一集合係關於頁複製操作，其中資料集合自一位置重新定位至另一位置。資料重新定位操作之各種態樣描述於美國專利申請公開案第US－2005－0257120－A1號；第US－2006－0136687－A1號；及第US－2006－0031593－A1號；及美國專利第6,266,273號中，該等案皆特此以引用的方式併入本文中。當將資料自一位置複製至另一位置時，常常切出資料以待檢查(例如，誤差)、更新(諸如更新標頭)或兩者(諸如校正所偵測到之誤差)。此等轉移亦合併廢料收集操作中之日期。本發明之主要態樣允許在寫入操作之驗證階段期間內插至開放暫存器的資料讀取，隨著寫入操作繼續，此經快取資料接著轉移出記憶體裝置，從而允許用於切出資料之時間隱藏於寫入操作之後。
以下呈現快取頁複製操作之兩個例示性實施例。在兩種狀況下，描述使用快速通過寫入實施之實施。圖18指示隨著處理進行鎖存器之例示性配置之部署。
快取頁複製之第一型式將寫入至下部頁且可包括以下步驟，其中讀取位址標記為M、M＋1、…，且寫入位址標記為N、N＋1、…：
(1)將待複製之頁("頁M")讀取至鎖存器DL1 434－1。此可 為資料之上部或下部頁。
(2)接著將頁M轉移至DL0 434－0中。
(3)接著切出且修改DL0 434－0中之資料，此後，將其轉移回至鎖存器中。
(4)接著程式化序列可開始。在將待寫入至下部頁N中之資料轉移至DL1 434－1及DL2 434－2之後，鎖存器DL0 434－0準備好用於快取資料。將程式化此下部頁。就此實施例而言，程式化狀態機將停止於此處。
(5)接著將待複製之下一頁讀取至DL0 434－0中。程式化可接著恢復。在步驟(4)之結束停止之狀態機將自開始重新開始程式化序列。
(6)程式化繼續直至下部頁完成。
複製目的地頁位址將判定寫入至下部頁還是上部頁。若程式化位址為上部頁位址，則程式化序列將不停止直至程式化結束，且將在寫入完成之後執行步驟(5)之讀取。
在第二快取頁複製方法中，程式化/驗證處理可暫停以插入讀取操作且接著重新開始寫入操作，在其停止之點處拾起。接著可將在此交錯感測操作期間讀取之資料切出，同時所恢復之寫入操作繼續。又，一旦正僅驗證C狀態且每一位元線上之一鎖存器開放，則此第二處理允許頁複製機制用於上部頁或全序列寫入處理中。第二快取頁複製操作以與第一狀況中之相同前三個步驟開始，但接下來不同。其可包括以下步驟：
(1)將待複製之頁("頁M")讀取至鎖存器DL1 434－1中。此 可為下部頁或上部頁
(2)接著將來自頁M之資料轉移至DL0 434－0中。(如之前，N等將表示寫入位址，M等表示讀取位址。)
(3)接著切出、修改DL0 434－0中之資料，且將其轉移回至鎖存器。
(4)狀態機程式化將進入無限等待狀態，直至輸入讀取指令為止，且接著另一頁(比如下一頁M＋1)至鎖存器DL0 434－0之讀取將開始。
(5)一旦步驟(4)之讀取完成，將位址切換回至字線及區塊位址以將步驟(1至3)中之資料程式化至頁N(此處，下部頁)中，且恢復程式化。
(6)在頁M＋1之讀取完成之後，可切出、修改且返回資料。一旦處理完成，若兩個頁為同一WL上之相應上部頁及下部頁，則可將讀取轉換為全序列操作。
(7)一旦在全序列寫入中完成A及B位準，DL0 434－0中之資料將轉移至DL1 434－1，如在先前所述之普通快取程式化中的情形，且可發出用於另一頁(例如，頁M＋2)之讀取指令。若不存在至全序列轉換之單一頁，則下部頁將完成寫入且接著上部頁將開始。在B位準狀態完全完成之後，將發生同一DL0 434－0至DL1 434－1資料轉移，且狀態機將進入等待頁M＋2之讀取指令之狀態。
(8)一旦讀取指令到達，將位址切換至讀取位址且將下一頁(頁M＋2)讀出。
(9)一旦讀取完成，位址將切換回至先前上部頁位址(程 式化位址N＋1)，直至寫入完成為止。
如上文所指出，除用於持有可程式化於記憶體單元中之每一者中之(此處，2個位元)資料的鎖存器DL0 434－0及DL1 434－1之外，例示性實施例包括用於快速通過寫入技術之下部驗證之鎖存器DL2 434－2。一旦通過下部驗證，鎖存器DL2 434－2亦可空閒下來且用以快取資料，雖然此在例示性實施例中未完成。
圖19A及圖19B說明第二快取頁複製方法之相關時序，其中圖19B說明具有全序列寫入轉換之演算法，且圖19A說明無全序列寫入轉換之演算法。(圖19A及圖19B兩者皆由兩部分構成，第一部分(上部分)開始於垂直虛線A，對應於t0 ，且結束於垂直虛線B，對應於t5 ；第二部分(下部分)為上部分之延長且以垂直虛線B開始，對應於t5 。在兩種狀況下，時間t5 處之線B在上部分與在下部分中相同，僅為兩部分中允許其顯示於兩個線上之接縫。)
圖19A展示以在此實例中視為下部頁之第一頁(頁M)之讀取開始，假設先前未快取任何資料，且以單頁模式操作，等待直至下部頁已完成寫入才開始寫入上部頁的過程。該過程在時間t0 以頁M(感測頁M(L))之讀取開始，頁M在此處為在此編碼中藉由在A及C位準之讀取感測之下部頁。在時間t1 ，讀取完成且可切出及檢查或修改頁M。開始於時間t2 ，下一頁(此處為頁M＋1，對應於與下部頁M相同實體之上部頁)藉由以B位準讀取(時間t3 結束之處理)而被感測。此時，第一頁(源自頁M)(下部頁)準備好在頁N處 程式化回至記憶體，且自頁M＋1讀取之資料持有於鎖存器中，且可經轉移出以待修改/檢查。此等過程兩者可開始於同一時間，此處t3 。使用上文所述之典型時間值，來自頁M＋1之資料在時間t4 已經切出及修改；然而，就未實施全序列轉換之實施例而言，記憶體將等待直至頁N在時間t5 完成以開始將資料(源自頁M＋1)之第二讀取頁寫入至頁N＋1。
當頁N＋1為上部頁時，其寫入最初以B位準之驗證開始，於t6 添加C位準。一旦具有目標狀態B之儲存元件在時間t7 皆封鎖(或達到最大計數)，即停止B狀態驗證。如上文所述，根據本發明之若干原理性態樣，此允許資料鎖存器空閒，暫停正在進行之寫入操作，內插讀取操作(在不同於暫停之程式化/驗證操作之位址處)，寫入接著在其停止處恢復，且可切出感測到內插寫入操作的資料，同時所恢復之寫入操作繼續。
在時間t7 ，對於(此處)下部頁M＋2執行內插之寫入操作。此感測在時間t8 完成，且頁N＋1之寫入拾起，且來自頁M＋2之資料同時經切出並修改。在此實例中，頁N＋1在頁M＋2於時間t10 完成之前在時間t9 完成程式化。在時間t10 ，源自頁M＋2之資料之寫入可開始；然而，在此實施例中，替代首先執行頁M＋3之讀取，而允許此頁之資料經切出且允許修改隱藏於於時間t11 開始的源自頁M＋2之資料至頁N＋2中的寫入後。處理接著如在圖之先前部分中繼續，但頁號移位，時間t11 對應於時間t3 ，時間t12 對應於時間t4 等等，直至複製處理停止。
圖19B再次展示以下部頁(視為下部頁之頁M)之讀取開始之處理，且假設先前未快取任何資料。圖19B藉由在時間t4 實施至全序列寫入之轉換而不同於圖19A。此粗略地將處理加速圖19A之時間(t5 －t4 )。在時間t4 (＝圖19A中之t5 )，如先前所描述實施與全序列轉換有關之各種改變。同樣，處理類似於圖19A之處理，包括本發明之見於時間t7 與時間12 之間的彼等態樣。
在頁複製處理及涉及寫入資料之此處所描述之其他技術中，可沿線智慧地選擇在給定時間驗證哪些狀態，其描述於美國專利公開案第US－2004－0109362－A1號中，該案特此以引用的方式併入本文中。舉例而言，在全序列寫入中，寫入處理可僅開始驗證A位準。在A驗證之後，檢查以查實是否已通過任何位元。若通過，則B位準可添加至驗證階段。A位準驗證將在具有A位準作為其目標值之所有儲存單元驗證(或基於可設定參數之最大計數除外)之後移除。類似地，在B位準之驗證之後，可添加C位準之驗證，B位準驗證在具有B位準作為其目標值之所有儲存單元驗證(或基於可設定參數之最大計數之外)之後移除。
關於較佳多態編碼描述具有用於其他操作之背景資料快取之程式化操作。
用於4態記憶體之例示性較佳"LM"編碼
圖20說明藉由2位元邏輯碼("LM"碼)編碼之4態記憶體之程式化及讀取。此碼提供容錯，且減輕歸因於Yupin效應 之相鄰單元耦合。圖20說明當每一記憶體單元使用LM模式儲存兩個位元之資料時4態記憶體陣列之臨限電壓分布。LM編碼不同於習知格雷碼(Gray code)，因為上部及下部位元對於狀態"A"及"C"相反。"LM"碼已揭示於美國專利第6,657,891號中，且有利於藉由避免需要電荷之大改變之程式化操作來減少鄰近浮動閘極之間的場效耦合。
編碼經設計使得2個位元(下部及上部)可經獨立程式化及讀取。當程式化下部位元時，單元之臨限位準保持於未經程式化區中或移動至臨限窗之"下部中間"區。當程式化上部位元時，此等兩個區中之任一者中之臨限位準進一步提昇至不多於臨限窗的四分之一之略高位準。
資料樣式之虛亂數化及使用者驅動亂數化
記憶體EEPROM或晶片及亂數化方法之各種實施例尋求最小化由反覆性資料儲存樣式產生之問題，諸如增加的NAND串電阻、降低之耐久性及可靠性及非吾人所樂見之耦合。本發明之虛亂數化技術為可行的，且關於資料處理容量，其實施起來不昂貴。
本發明包括快閃記憶體晶片上所儲存之資料之虛亂數化及基於真使用者之亂數化的不同實施例及其實施方法。所有實施例具有僅需要在快閃EEPROM中實施簡單且小的電路修改之優勢。此為值得注意的，因為亂數化技術及電路在計算上並不密集且經實施具有極小效能損失(若存在)。本發明之解決方案亦為靈活的，因為亂數化可易於在任何時間加以啟用或停用。此外，可以許多方式且易於隨時間 變化特定實施例中所利用之虛亂數化之樣式。
圖21說明關於亂數化處理之EEPROM或記憶體晶片600之主要組件。晶片600包含記憶體陣列602、周邊電路中之暫存器610，及多工器614。將在額外圖式中說明且參考額外圖式描述晶片600之其他組件。暫存器610能夠持有多個位元且可包含多個暫存器。在一些實施例中，其充當移位暫存器。記憶體陣列602包含隱藏區域604及使用者資料區域606。隱藏區域可用以儲存韌體及諸如記憶體操作控制碼之其他附加項資料。在NAND架構中，如先前所描述，資料組織為區塊，區塊中之每一者可包含多頁資料。在特定實施例中，將不存在暫存器610及多工器614。
本發明之各種實施例將減少或消除可引起程式化干擾或使用者讀取干擾之特定資料樣式的長期且反覆儲存。其藉由以虛亂數機制或以使用者觸發亂數化改變資料之編碼來完成此目的。因為使用者活動性之時序為完全不可預測的，所以使用活動性作為觸發導致編碼方案之真亂數序列。實施例中之每一者亦將降低NAND串電阻效應，增加記憶體耐久性及可靠性，且減少浮動閘極間耦合之問題。
實施例中之每一者僅需要對快閃EEPROM之電路進行最小修改，而同時將顯著地增加資料儲存的亂數性，且因此增加EEPROM之效能。可易於在陣列內啟用或停用資料之亂數化。另外，負責虛亂數化之序列可持續改變，從而提供系統內之靈活性。
在一實施例中，可為零或一之位元之碼或序列儲存於陣 列602的隱藏區域604中。隱藏區域604中之儲存碼之部分可稱作"ROM區塊"。碼可包含2個或2個以上位元，但較佳包含17個或17個以上位元。位元愈多，亂數化將愈大。一旦晶片600通電，值將被載入暫存器610中。暫存器中之每一位元經指派至特定頁位址。將每一位元與頁之頁位址比較，且基於比較結果，頁之資料之編碼將反相或將對頁保持不變(通過)。舉例而言，位元之0值可用以指示資料之編碼方案將保持不變，而暫存器中的1可指示頁內之資料之編碼將反相。若碼包含少於區塊內之頁數的位元，則碼可應用於具有一或多個頁的一個以上群組。換言之，碼可反覆連續使用直至比較所有頁。亦可在循環之間改變碼。或者，碼可經由多工器614多工，使得一碼之一位元將判定儲存於使用者資料區域602中之多個頁的資料之編碼。碼之每一位元可稱作極性位元，因為其用以改變用於使用者資料之某部分的編碼之極性。此描繪於圖22A中。在此狀況下，編碼係基於頁位址，使得已知頁0、N具有極性1，而頁1、n＋1具有極性0，且頁2、n＋2具有極性1等等。因此，在編碼係基於頁位址之實施例中，不必將極性位元與頁一起儲存，儘管其可出於冗餘目的而一起儲存。
表1(見下文且再現為圖22B)說明暫存器610中之碼之極性位元至使用者資料之部分的應用。雖然使用者資料之任何部分可與特定極性位元比較並與其相關聯，但所描述之較佳實施例將頁說明為基本單元。
如表中所見，碼之每一(極性)位元將判定位元之原始編碼(資料)將保持不變還是將改變。舉例而言，考慮暫存器位置1，彼位置中之極性碼具有值1。由此，在1指示資料將反相之實施例中，儲存為0之使用者資料的原始位元將反相至值1。該表說明多態單元，其中2個位元用以界定一狀態。狀態展示於圖20中，且如在圖20中可見，上部及下部位元界定狀態。在圖20中所示類型之2位元或4態記憶體單元中，(1：1)界定擦除("ER")或未經程式化("U")狀態；(0：1)界定狀態A，(0：0)界定狀態B，且(1：0)界定狀態C。上部及下部位元可實體地位於單一記憶體單元中。相同或不同碼可應用於資料之另一群組，使得對應於位元17之資料的群組將結合對應於所應用之下一碼之位元1的資料來用以判定狀態。每一極性暫存器將控制相應頁上之所有資料之極性。下部及上部位元較佳位於同一實體字線上。表1中所給出之實例說明極性位元將簡單樣式轉換為許多字線上之亂數樣式的功能。對位於同一NAND鏈結構上之資料達成亂數化，其實例提供於圖22C中以說明此概念。
在圖22C中，給定單元之下部及上部位元說明於NAND 串或鏈之所說明單元中的每一者處。所展示之NAND串僅為實例，且在串中當然可存在更多或更少單元，且不同於所展示之結構的結構可用於本發明。舉例而言，亦可採用儲存3、4或更多位元之單元。又，雖然展示對位元位準之應用以說明位元反相之概念，但應記住，極性位元較佳應用於一或多頁的資料，尤其在多態記憶體中。在圖22C中，極性位元應用於使用者資料之每一位元，且所得使用者資料當由極性位元反相或通過時，標記為儲存之資料。儲存之資料為作為亂數化操作之結果而將隨後寫入至記憶體陣列並儲存的資料。如可見，在圖式之右側所指示之狀態由單元之上部及下部位元界定。圖22C中所採用之"儲存之資料"術語對應於表1及圖22B中被稱作"使用者資料(UD)後續編碼"的術語。
圖23A說明圖21中所示之暫存器為具有反饋之移位暫存器的另一實施例。在此實施例中，暫存器610組態為虛亂數產生器。其內容經循環反饋以產生虛亂數之序列。以此方式，一次將使用一位元，與一次使用碼之所有位元之實施例相反。當由使用者發出指令時，移位暫存器將移位至下一位元。在傳入使用者頁上所使用之極性位元將來自上一暫存器輸出。此較佳在指令之上升邊緣上完成。觸發指令可為程式化指令、快取程式化指令、讀取指令、擦除指令或其他使用者發出之指令。實例程式化指令信號展示於圖23B中。展示與指令相關聯之時脈信號，且指令之具體實例將由使用者請求觸發，其時序及類型為不可預測的且 基本上為亂數化的。圖23A將與使用者指令相關聯之時脈信號說明為判定極性位元之輸入中的一者。圖式中之另一輸入為使用者資料。極性位元之應用將使資料之編碼反相或保留原樣，如先前所描述。
圖23C說明資料反相之控制電路之實例。具有單一反相器之資料路徑將導致編碼之反相，而具有串聯的兩個反相器之路徑將導致資料編碼方案不變。在此狀況下，與資料之群組相關聯之極性位元將與資料的彼群組一起儲存。舉例而言，如圖23D中所見，就資料之頁630而言，使用者區域636中之資料的極性位元632將經程式化於頁630之隱藏區域634中。當讀取頁630時，極性位元632將經轉移出且經鎖存以控制輸出資料，且將在編碼方案經反相之情形下回復編碼方案，如由圖23E中所展示之例示性電路所實現。以此方式，頁之極性將回復至其原始編碼。
由移位暫存器利用之碼之樣式可變化且可針對不同應用加以修改。若將所有位元設定為零(在零指示無改變之狀況下)，則亂數化將被停用。雖然暫存器中之位元之樣式為虛亂數化的，但是使用者行為為不可預測的，且在任何給定時間所得極性由此亦為不可預測的且為亂數化的。使用者行為之兩個實例如下：1)使用者程式化一些頁且跳至不同位址以讀取或程式化一些頁或擦除一些區塊，接著返回至上一程式化發生之區塊處且繼續程式化更多頁；及2)使用者依次程式化所有頁而未跳至另一位址。在狀況1下，可針對每一使用者指令觸發新極性位元，而在狀況2 下，順序程式化將利用且基於一極性位元。因此，即使使用者希望儲存之原始資料對於兩種狀況可為相同的，但記憶體中之最終經程式化資料對於此等2種狀況中的各個個別頁中之至少一些及頁之群組將可能不同。注意，BEPROM通常由控制器晶片控制，且"使用者"之動作中之一些可為控制器晶片的動作。
在另一實施例中，作為使用者指令之結果(諸如先前描述之快取程式化操作)而亦亂數化地產生極性位元。此實施例利用未經同步之兩個輸入。第一個為使用者指令之時序，如先前所提及其為不可預測的。第二個為有限狀態機時脈。在特定記憶體系統中，有限狀態機時脈僅在特定時間(例如，在快取操作期間)為活動的，而在其他系統中，其可始終為活動的。無論何時記憶體系統之有限狀態機時脈為活動的，此實施例之此技術皆為可用的。
在使用者指令時脈信號之上升邊緣處，參考有限狀態機("FSM")時脈之位準或狀態。該狀態可為高位準或低位準，如圖24A中所見。低位準狀態可對應於零之極性位元(但相反對應性亦為可能的)。在時間t＝0，FSM為低位準且由此極性位元將為零，此指示無資料編碼之改變，如先前所提及。在時間t＝1，FSM為高位準，且極性位元將為一，而在時間t＝3，FSM再次處於低位準狀態。在一些實施例中，一旦發出執行指令且其被感測到，則即刻將極性位元632載入隱藏區域634中。在其他實施例中，其可臨時儲存於系統之另一記憶體中。圖24B說明例示性電路以判 定如上文所描述之極性位元。反相器將再次較佳為由上升邊緣觸發。
圖25更詳細地說明圖7A及圖9中所展示之晶片內控制電路。除狀態機312及位址解碼器或產生器314之外，控制電路亦含有資料擾亂器318。在較佳實施例中，其含有圖21及圖23A中所展示之暫存器610及多工器614。在另一較佳實施例中，其亦含有圖23C中所展示之資料反相電路及圖23E中所展示之資料回復電路。
如圖21至圖25及相關聯之文字中所揭示，可由共同字線存取之每一資料頁經並列程式化或讀取。逐頁亂數化係藉由虛亂數化地選擇特定頁以使其位元之極性翻轉來實現。
資料之晶片內逐頁亂數化揭示於由Yan Li等人於2006年9月8日申請之題為"Methods in a Pseudo Random and Command Driven Bit Compensation for the Cycling Effects in Flash Memory"之美國申請案第11/530,392號中，該案之全部揭示內容以引用的方式併入本文中。
頁內資料之晶片內虛亂數化
亦需要擾亂每一頁內之資料。此有利於避免可在程式化期間引起問題之特定高度規則的資料樣式且亦有利於控制當並列地感測資料之頁時的源極負載誤差。
若反覆資料樣式由使用者或控制器儲存於特定頁中，則資料可能排列成在某NAND鏈之程式化期間對升壓模式不利之特定樣式。當眾多NAND鏈(見圖1D及圖3)在程式化期間共用選定字線時，未經程式化之鏈藉由使其通道區升壓 以便減小施加至選定字線之有效程式化電壓而禁止經程式化。舉例而言，NAND型記憶體通常使每一NAND鏈自源極側至汲極側經程式化。若源極側上之眾多記憶體單元處於經擦除狀態，則在禁止程式化期間汲極側上之升壓通道將並非非常有效，因為來自升壓通道的電荷可能經由由經擦除之單元建立之高度傳導通道朝向源極洩漏。不夠有效之通道升壓且因此程式化禁止可引起程式化干擾及錯誤結果。關於升壓效率之問題論述於由Farookh Moogat等人於2006年12月29日申請之題為"Method of NAND Flash Memory Cell Array with Adaptive Memory State Partitioning"之美國申請公開案第US－2006－0198195－A1號及美國申請案第US 11/618,482號中，該等案之全部揭示內容以引用的方式併入本文中。
根據本發明之一態樣，頁中之資料經亂數化，使得當排列來自若干頁的資料時，可避免程式化期間的有問題的資料樣式。
藉由移位每一頁之開始位置之擾亂
在一較佳實施例中，擾亂頁上之資料之簡單方式為將資料寫入至每一不同頁的獨立或不同開始位址上。將相應頁之資料以每一頁之不同開始位置寫入至記憶體單元之每一頁。當將資料填充至頁之末端時，其藉由自頁之第一位址繞回直至剛好在開始位置前為止而持續。
圖26說明根據自每一頁之不同開始位置寫入之一較佳實施例擾亂記憶體頁上的資料之方法。
步驟700：提供具有可逐頁存取之非揮發性記憶體單元之陣列的積體電路記憶體晶片，每一頁為記憶體單元之群組，群組之每一記憶體單元位於陣列的行中且沿可由共同字線存取之列。
步驟710：在晶片內產生開始行位置之序列，使得待程式化之每一頁具有相關聯的開始行位置。
步驟720：藉由自相關聯之開始行位置開始而將待程式化之資料分級至每一頁中且繞回直至頁填滿。
步驟730：將分級之資料並列程式化至每一頁中。
圖27為說明具有用於寫入資料之不同開始位置之不同頁之實例的表。舉例而言，在頁0上，將自行0開始載入位元組0。在頁1上，將自行1開始載入位元組0。資料將繼續經由行n－1載入且繞回至行0。在此實例中，每一頁具有指定移位以幫助使資料中之任何重複樣式在頁間錯位。一般而言，開始行位址作為頁號之函數給出。當達到實體行之末端時，資料繞回至實體行開始處。舉例而言，Starting_Column_Address(Page_Number)＝Page_Number(MOD(n－1))＋k，其中k為預定數目，且(n－1)為正經並列程式化之記憶體單元之總數。舉例而言，當k＝0時，每一頁自先前頁移位一行。
在一較佳實施例中，給定頁之開始行位置之移位係藉由控制圖9中所展示的I/O電路440來實施。通常，位置解碼器314在資料載入操作中將實體頁之開始位址發出至I/O電路。資料根據開始位址逐行定時進入I/O電路。在繞回之 狀況下，當達到實體行之末端時發出第二開始位址。
圖23D說明可儲存於經保留供系統使用之頁之部分中的每一頁之開始行位址。舉例而言，頁630之開始行位址儲存於記憶體陣列之部分634中。
在另一較佳實施例中，開始實體行位址之序列(每一頁一者)由諸如圖23A中所示之虛亂數產生器提供。
移位每一頁之開始位置可避免不良資料樣式在NAND鏈內排列且有助於減輕程式化期間的升壓問題。
除減輕程式化期間的通道升壓問題之外，頁內之資料之擾亂亦有助於控制感測期間的源極負載誤差。
源極負載誤差由晶片之源極線與接地墊之間的有限電阻引入。關於感測記憶體單元之一潛在問題為由有限電阻上之源極負載引起的源極線偏壓。當並列感測大量記憶體單元時，其組合電流可在具有有限電阻之接地迴路中導致顯著電壓降落。此導致在採用臨限電壓感測之讀取操作中引起誤差之源極線偏壓。
圖28A說明歸因於具有接地之有限電阻的源極線中之電流的源極電壓誤差之問題。讀取/寫入電路370A及370B同時對記憶體單元之一頁操作。讀取/寫入電路中之每一感測模組480經由位元線36耦合至相應單元。關於圖8中所展示之讀取/寫入堆疊400，每一感測模組480包括連接至位元線、資料鎖存器430之集合中之一者且共用共同處理器500及I/O電路440的感測放大器212。將存在用於並列操作之用於頁中之記憶體單元中的每一者之感測模組。
舉例而言，感測模組480感測記憶體單元10之傳導電流i1(源極－汲極電流)。傳導電流經由位元線36自感測模組流入記憶體單元10之汲極，且在通過接地之源極線34之前自源極14流出。在積體電路晶片中，記憶體陣列中之單元之源極皆連接在一起作為連接至記憶體晶片之某外部接地墊(例如，Vss墊)的源極線34之多個分支。即使當使用金屬捆紮(metal strapping)來減小源極線之電阻時，有限電阻(R)仍保持在記憶體單元之源電極與接地墊之間。通常，接地迴路電阻R為約10歐姆。
就並列感測之整頁記憶體而言，流過源極線34之總電流為所有傳導電流之和，亦即，iTOT ＝i1 ＋i2 ＋…,＋ip 。一般而言，每一記憶體單元具有視程式化至其電荷儲存元件中之電荷之量而定的傳導電流。就記憶體單元之給定控制閘極電壓而言，小電荷將產生相當高之傳導電流(見圖4)。當有限電阻存在於記憶體單元之源電極與接地墊之間時，該電阻上之電壓降落由Vdrop ＝iTOT R給出
舉例而言，若64000個位元線各自以1 μA之電流同時放電，則源極線電壓降落將等於64000線×1 μA/線×10歐姆約為0.64伏。假設體效應使得源極電壓之0.64 V升高導致臨限電壓之0.96 V升高，當感測記憶體單元的臨限電壓時，此源極線偏壓將貢獻0.96伏之感測誤差。
圖28B說明由源極線電壓降落引起的記憶體單元的臨限電壓位準誤差。供應至記憶體單元10之控制閘極30的臨限電壓VT係相對於GND而言。然而，由記憶體單元所見之有 效VT 為其控制閘極30與源極14之間的電壓差。在所供應與有效VT 之間存在大約1.5×Vdrop 之差(忽略自源極14至源極線之電壓降落之較小貢獻)。當感測記憶體單元之臨限電壓時，此Vdrop 或源極線偏壓將貢獻(例如)0.96伏之感測誤差。
不可容易地移除偏壓，由於其係依資料而定，亦即，視頁之記憶體單元的記憶狀態而定。偏壓在當頁之所有記憶體單元處於經擦除狀態時之一極端狀況下為最高。在此狀況下，每一單元為高度傳導的，從而貢獻大Vdrop 且因此貢獻高源極線偏壓。另一方面，在另一極端情況中，當頁中之所有記憶體單元處於大多數經程式化狀態時，則每一單元為非傳導的，從而導致最小或無源極線偏壓。
根據本發明之另一態樣，頁中之資料位元經亂數化使得頁平均含有具有經擦除及經程式化狀態之單元的等同混合。以此方式，源極線偏壓或載入實質上未變化，且可允許感測操作期間的適當調整。
此情形係藉由亂數化頁內之個別位元來實現。較佳地，採用虛亂數化位元(每一者指定特定極性)之序列以編碼頁內之位元。在一實施例中，存在用於頁中之每一資料位元之極性位元。在另一實施例中，存在用於頁中之資料之每一位元組的極性位元。在此實施例中，若極性位元指定位元之翻轉，則資料位元組內之所有位元將翻轉。
圖29說明亂數化頁內之位元之方法。
步驟750：提供具有可逐頁存取之非揮發性記憶體單元 之陣列的積體電路記憶體晶片，每一頁為記憶體單元之群組，群組之每一記憶體單元位於陣列的行中且沿可由共同字線存取之列。
步驟760：提供用於待程式化之頁之資料位元的每一集合之第一及第二編碼。
步驟762：在晶片內產生極性位元(資料位元之每一集合一者)之序列。
步驟764：根據資料位元之每一集合之極性位元處於第一狀態還是第二狀態而藉由第一編碼或第二編碼來編碼資料位元的每一集合。
步驟770：將資料位元之所有經編碼集合並列程式化至頁中。
極性位元(資料位元之每一集合一者)之序列較佳由諸如圖23A中所展示之虛亂數產生器提供。資料位元之每一集合含有預定數目之位元。舉例而言，在一實施例中，位元之該預定數目為一個。在另一實施例中，預定數目之位元為8個位元。
頁內及頁間的資料之晶片內虛亂數化
就某極規則的資料樣式而言，諸如具有所有經擦除狀態之頁，頁內之擾亂方案為不充分的。
根據本發明之另一態樣，將頁內之亂數化與頁間的亂數化組合。詳言之，給定晶片內電路之有限資源，頁內之亂數化較佳由具有獨立開始位置的每一頁實現，且頁間亂數化較佳由具有獨立編碼極性之每一頁來實現。
圖30說明根據本發明之另一態樣之逐頁亂數化資料及亂數化每一頁內的資料之方法。
步驟800：提供具有可逐頁存取之非揮發性記憶體單元之陣列的積體電路記憶體晶片，每一頁為記憶體單元之群組，群組之每一記憶體單元位於陣列的行中且沿可由共同字線存取之列。
步驟810：提供用於待程式化之資料之每一頁的第一及第二編碼。
步驟812：在晶片內產生極性位元(每一頁一者)之序列。
步驟814：根據頁之極性位元處於第一狀態還是第二狀態而藉由第一編碼或第二編碼來編碼資料之頁。
步驟820：在晶片內產生開始行位置之序列，使得待程式化之每一頁具有相關聯的開始行位置。
步驟822：藉由自相關聯之開始行位置開始而將待程式化之資料分級至每一頁中且繞回直至頁填滿。
步驟830：將分級之資料並列程式化至每一頁中。
在又一實施例中，頁內之資料位元亂數化亦係藉由在步驟810至步驟822中插入圖29中所示之步驟760、步驟762及步驟764來實施。在此實施例中，在字線方向及行方向上的位元皆經亂數化。
出於所有目的，本文中參考之所有專利、專利申請案、論文、書籍、說明書、其他公開案、文獻及物品以其全文引用的方式併入本文中。就術語定義或使用在所併入的公 開案、文獻或物品的任一者與本文獻的文字之間的任何不一致性或衝突方面來說，本文獻中的術語之定義或使用應佔優勢。
雖然已描述了本發明之實施例，但應瞭解，本發明並不限於此等說明性實施例，而係由附加申請專利範圍界定。
10‧‧‧記憶體單元
12‧‧‧分裂通道
14‧‧‧源極
16‧‧‧汲極
20‧‧‧浮動閘極
20'‧‧‧浮動閘極
30‧‧‧控制閘極
30'‧‧‧控制閘極
34‧‧‧位元線
36‧‧‧位元線
40‧‧‧選擇閘極
42‧‧‧字線
50‧‧‧NAND單元
54‧‧‧源極端子
56‧‧‧汲極端子
100‧‧‧記憶體陣列
130‧‧‧列解碼器
160‧‧‧行解碼器
170‧‧‧讀取/寫入電路
180‧‧‧讀取/寫入堆疊
190‧‧‧讀取/寫入模組
212‧‧‧感測放大器堆疊
212－1‧‧‧感測放大器
212－k‧‧‧感測放大器
214‧‧‧資料鎖存器
214－1‧‧‧SA鎖存器
231‧‧‧資料I/O線
300‧‧‧記憶體單元陣列
310‧‧‧控制電路
311‧‧‧線
312‧‧‧狀態機
314‧‧‧位址解碼器/位址解碼器或產生器
316‧‧‧功率控制模組
318‧‧‧資料擾亂器
330‧‧‧列解碼器
330A‧‧‧列解碼器
330B‧‧‧列解碼器
350‧‧‧區塊多工器
350A‧‧‧區塊多工器
350B‧‧‧區塊多工器
360‧‧‧行解碼器
360A‧‧‧行解碼器
360B‧‧‧行解碼器
370‧‧‧讀取/寫入電路
370A‧‧‧讀取/寫入電路
370B‧‧‧讀取/寫入電路
400‧‧‧讀取/寫入堆疊
400－1‧‧‧讀取/寫入堆疊
400－r‧‧‧讀取/寫入堆疊
410‧‧‧堆疊匯流排控制器
411‧‧‧線
421‧‧‧堆疊匯流排
422‧‧‧SBus
423‧‧‧DBus
430‧‧‧資料鎖存器堆疊
430－1‧‧‧資料鎖存器
430－k‧‧‧資料鎖存器
434－0‧‧‧資料鎖存器
434－1‧‧‧資料鎖存器
434－2‧‧‧資料鎖存器
434－n‧‧‧資料鎖存器
435‧‧‧線
440‧‧‧I/O模組
480‧‧‧感測模組
500‧‧‧共同處理器
501‧‧‧轉移閘極
502‧‧‧轉移閘極
505‧‧‧PBUS
507‧‧‧輸出
509‧‧‧旗標匯流排
510‧‧‧輸入邏輯
520‧‧‧處理器鎖存器PLatch
522‧‧‧轉移閘極
523‧‧‧輸出
524‧‧‧p型電晶體
525‧‧‧p型電晶體
526‧‧‧n型電晶體
527‧‧‧n型電晶體
530‧‧‧輸出邏輯
531‧‧‧p型電晶體
532‧‧‧p型電晶體
533‧‧‧p型電晶體
534‧‧‧p型電晶體
535‧‧‧n型電晶體
536‧‧‧n型電晶體
537‧‧‧n型電晶體
538‧‧‧n型電晶體
550‧‧‧n型電晶體
600‧‧‧記憶體晶片
602‧‧‧記憶體陣列
604‧‧‧隱藏區域
606‧‧‧使用者資料區域
610‧‧‧暫存器
614‧‧‧多工器
630‧‧‧頁
632‧‧‧極性位元
634‧‧‧隱藏區域
636‧‧‧使用者區域
DL0‧‧‧資料鎖存器
DL1‧‧‧資料鎖存器
DL2‧‧‧資料鎖存器
i1 ‧‧‧傳導電流
i2 ‧‧‧傳導電流
ip ‧‧‧傳導電流
ID ‧‧‧源極－汲極電流
IREF ‧‧‧參考電流
M1‧‧‧記憶電晶體
M2‧‧‧記憶電晶體
Mn‧‧‧記憶電晶體
Q1‧‧‧電荷
Q2‧‧‧電荷
Q3‧‧‧電荷
Q4‧‧‧電荷
S1‧‧‧選擇電晶體
S2‧‧‧選擇電晶體
T1‧‧‧電晶體
T2‧‧‧電晶體
VCG ‧‧‧控制閘極電壓
圖1A至圖1E示意性說明非揮發性記憶體單元之不同實例。
圖2說明記憶體單元之NOR陣列之實例。
圖3說明諸如圖1D中所示之記憶體單元之NAND陣列之實例。
圖4說明對於浮動閘極在任一時間可儲存之四個不同電荷Q1至Q4，源極－汲極電流與控制閘極電壓之間的關係。
圖5示意性說明可由讀取/寫入電路經由列及行解碼器存取之記憶體陣列之典型配置。
圖6A為個別讀取/寫入模組之示意性方塊圖。
圖6B展示習知地由讀取/寫入模組之堆疊實施之圖5的讀取/寫入堆疊。
圖7A示意性說明具有一組經分割讀取/寫入堆疊之緊密記憶體裝置，本發明之改良處理器實施於其中。
圖7B說明圖7A中所示之緊密記憶體裝置之較佳配置。
圖8示意性說明圖7A中所示之讀取/寫入堆疊中之基本組件的一般配置。
圖9說明圖7A及圖7B中所示之讀取/寫入電路中的讀取/ 寫入堆疊之一較佳配置。
圖10說明圖9中所示之共同處理器之改良實施例。
圖11A說明圖10中所示之共同處理器之輸入邏輯的較佳實施例。
圖11B說明圖11A之輸入邏輯之真值表。
圖12A說明圖10中所示之共同處理器之輸出邏輯的較佳實施例。
圖12B說明圖12A之輸出邏輯之真值表。
圖13為圖10之簡化型式，其展示與本發明之兩位元實施例中的當前論述有關之一些特定元件。
圖14指示對於讀入下部頁資料之上部頁程式化而對與圖13相同之元件的鎖存器指派。
圖15說明單頁模式中之快取程式化之態樣。
圖16展示可用於全序列轉換中之下部頁中的程式化波形。
圖17說明對於全序列轉換之快取程式化中之相關時序。
圖18描述快取頁複製操作中之鎖存器之部署。
圖19A及圖19B說明快取頁複製操作中之相關時序。
圖20說明當每一記憶體單元使用LM模式儲存兩個位元之資料時4態記憶體陣列之臨限電壓分布。
圖21為EEPROM或記憶體晶片600之特定組件之示意性方塊圖。
圖22A為根據頁位址之編碼方案及資料之各個頁的極性位元之說明。
圖22B為說明應用實例17位元碼來變換使用者資料之編碼之表。
圖22C說明將極性位元應用於具有例示性NAND鏈/串之記憶體單元中所儲存之上部及下部位元。
圖23A為依據指令時脈信號之編碼方案判定的說明。
圖23B為指令之時脈信號。
圖23C說明用於資料編碼判定及反轉之控制電路之實施例。
圖23D說明其中儲存有極性位元之使用者資料之頁。
圖23E說明用於回復潛在反相資料之編碼以進行讀取操作之控制電路之實施例。
圖24A為指令時脈信號及有限狀態機時脈信號之時刻表，其展示位於指令時脈信號之上升邊緣處的FSM時脈之值。
圖24B說明依據圖24A中所示之指令時脈信號判定極性位元之例示性電路。
圖25更詳細地說明圖7A及圖9中所示之晶片內控制電路。
圖26說明根據自每一頁之不同開始位置寫入之一較佳實施例擾亂記憶體頁上的資料之方法。
圖27為說明具有用於寫入資料之不同開始位置之不同頁之實例的表。
圖28A說明由於具有有限電阻的源極線中之電流接地而引起的源極電壓誤差之問題。
圖28B說明由源極線電壓降落引起的記憶體單元之臨限電壓位準之誤差。
圖29說明亂數化頁內之位元之方法。
圖30說明根據本發明之另一態樣之逐頁亂數化資料及亂數化每一頁內的資料之方法。
(無元件符號說明)

Claims (23)

  1. 一種積體電路記憶體晶片，其包含：可逐頁存取之非揮發性記憶體單元之一陣列，每一頁為記憶體單元之一群組，該群組之每一記憶體單元位於該陣列之一行中且沿一可由一共同字線存取的列；一序列產生器，其用於產生非相同開始行位置之一序列，其使得待程式化之每一頁具有一相關聯之開始行位置；一位址產生器，其用於產生一用於該相關聯之開始行位置之位址；與每一行相關聯之資料鎖存器之一集合，其回應於該位址產生器而將待程式化的資料分級至每一頁中，該分級之資料自該相關聯之開始行位置開始來回分級直至該頁填滿為止；及一程式化電路，其將該分級之資料並列程式化至每一頁中。
  2. 如請求項1之記憶體晶片，其中該等頁經連續編號且與一頁相關聯之該開始行位置為該頁號之一函數。
  3. 如請求項2之記憶體晶片，其中該函數使得該開始行位置為該群組中之單元的數目之模數加一預定數目。
  4. 如請求項3之記憶體晶片，其中該預定數目為零。
  5. 如請求項1之記憶體晶片，其進一步包含：一虛亂數產生器；且非相同開始行位置之該序列係由該虛亂數產生器在晶 片內產生。
  6. 如請求項5之記憶體晶片，其中：該虛亂數產生器亦回應一由該記憶體晶片外部之一事件觸發之時序；且非相同開始行位置之該序列亦為該時序之一函數。
  7. 如請求項1之記憶體晶片，其進一步包含：第一編碼方式及第二編碼方式，其用於編碼待程式化之資料之每一頁；一序列產生器，其用於產生極性位元之一序列，每一極性位元用於一頁；及一編碼器，其根據該頁之該極性位元係處於一第一狀態還是第二狀態而藉由第一編碼方式或第二編碼方式來編碼資料之該頁。
  8. 如請求項1之記憶體晶片，其中該陣列之該等記憶體單元係組織成一NAND架構。
  9. 一種積體電路記憶體晶片，其包含：可逐頁存取之非揮發性記憶體單元之一陣列，每一頁為記憶體單元之一群組，該群組之每一記憶體單元位於該陣列之一行中且沿一可由一共同字線存取的列；第一編碼方式及第二編碼方式，其用於編碼具有待程式化資料之行之每一集合；一序列產生器，其用於產生非相同極性位元之一序列，每一極性位元用於與一頁相關聯之行的一集合；一編碼器，其根據行之該集合之該極性位元係處於一 第一狀態還是第二狀態而藉由第一編碼方式或第二編碼方式來編碼與行的每一集合相關聯之資料位元；及一程式化電路，其將該經編碼之資料位元並列程式化至每一頁中。
  10. 如請求項9之記憶體晶片，其中該第一編碼方式為保留與每一行相關聯之該資料位元不變，且該第二編碼方式為反相該資料位元。
  11. 如請求項9之記憶體晶片，其進一步包含：一虛亂數產生器；且其中非相同極性位元之該序列係由該虛亂數產生器產生。
  12. 一種將資料程式化於非揮發性記憶體單元之一陣列中之方法，在一具有可逐頁存取之非揮發性記憶體單元之該陣列的積體電路記憶體晶片中，每一頁為記憶體單元之一群組，該群組之每一記憶體單元位於該陣列的一行中且沿一可由一共同字線存取之列，該方法包含：在晶片內產生非相同開始行位置之一序列，使得待程式化之每一頁具有一相關聯的開始行位置；將待程式化之資料分級至每一頁中，其係自該相關聯之開始行位置開始來回分級直至該頁填滿為止；及將該分級之資料並列程式化至每一頁中。
  13. 如請求項12之方法，其中該等頁經連續編號，且與一頁相關聯之該開始行位置為該頁號之一函數。
  14. 如請求項13之方法，其中該函數使得該行位置為該群組中之單元的數目之模數加一預定數目。
  15. 如請求項14之方法，其中該預定數目為零。
  16. 如請求項12之方法，其中：非相同開始行位置之該序列係由一虛亂數產生器在晶片內產生。
  17. 如請求項16之方法，其中：該虛亂數產生器亦回應一由該記憶體晶片一外部事件觸發之時序；且非相同開始行位置之該序列亦為該時序之一函數。
  18. 如請求項17之方法，其中該外部事件係由該記憶體晶片之一使用者起始。
  19. 如請求項17之方法，其中該外部事件係由一外部記憶體控制器起始。
  20. 如請求項12之方法，其進一步包含：提供用於待程式化之資料之每一頁的第一及第二編碼方式；在晶片內產生非相同極性位元之一序列，每一極性位元用於一頁；及根據該頁之該極性位元係處於一第一狀態還是第二狀態而藉由第一編碼方式或第二編碼方式來編碼資料之該頁。
  21. 一種將資料程式化至非揮發性記憶體單元之一陣列中之方法，在一具有可逐頁存取之非揮發性記憶體單元之該陣列的積體電路記憶體晶片中，每一頁為記憶體單元之一群組，該群組之每一記憶體單元位於該陣列的一行中 且沿一可由一共同字線存取之列，該方法包含：提供第一編碼方式及第二編碼方式，其用於編碼具有待程式化資料之行之每一集合；在晶片內產S6生非相同極性位元一序列，每一極性位元用於與一頁相關聯之行之一集合；根據行之每一集合之該極性位元係處於一第一狀態還是第二狀態而藉由第一編碼方式或第二編碼方式來編碼與行的每一集合相關聯之資料位元；及將該經編碼之該資料位元並列程式化至每一頁中。
  22. 如請求項21之方法，其中該第一編碼方式為保留與行之每一集合相關聯的該等資料位元不變，且該第二編碼方式為反相該等資料位元。
  23. 如請求項21之方法，其中非相同極性位元之該序列係由一虛亂數產生器在晶片內產生。
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