KR20100099961A - 불휘발성 메모리 장치 및 그 동작 방법 - Google Patents

불휘발성 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20100099961A
KR20100099961A KR1020090018568A KR20090018568A KR20100099961A KR 20100099961 A KR20100099961 A KR 20100099961A KR 1020090018568 A KR1020090018568 A KR 1020090018568A KR 20090018568 A KR20090018568 A KR 20090018568A KR 20100099961 A KR20100099961 A KR 20100099961A
Authority
KR
South Korea
Prior art keywords
data
address
random
input
page
Prior art date
Application number
KR1020090018568A
Other languages
English (en)
Inventor
박정훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090018568A priority Critical patent/KR20100099961A/ko
Priority to US12/711,720 priority patent/US20100229007A1/en
Priority to CN201010129614.1A priority patent/CN101853701B/zh
Publication of KR20100099961A publication Critical patent/KR20100099961A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 메모리 장치에 관한 것이다. 본 발명의 실시예에 따른 불휘발성 메모리 장치는 복수의 메모리 블록으로 구성되는 메모리 셀 어레이; 비트 라인을 통해 상기 복수의 메모리 블록과 연결되는 페이지 버퍼 회로; 및 상기 페이지 버퍼-회로를 통하여 독출된 데이터를 디랜덤(Derandom)하여 출력하는 랜덤 데이터 인터페이스부를 포함하되, 상기 랜덤 데이터 인터페이스부는 캐시-리드(Cache-Read) 동작시 입력된 어드레스를 증가시키고, 상기 증가된 어드레스를 시드로 사용하여 랜덤화된 데이터를 디램덤화하여 독출한다. 따라서, 본 발명에 따른 불휘발성 메모리 장치는 초기 어드레스를 증가시키는 어드레스 카운터를 구비하여 캐쉬-리드 명령어에 있어서도 랜덤화된 데이터를 디랜덤화하여 출력한다.

Description

불휘발성 메모리 장치 및 그 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 데이터를 랜덤화하여 저장하는 불휘발성 메모리 장치에 관한 것이다.
불휘발성 메모리 장치는 플래시 메모리 장치, 가변 저항 메모리 장치 등을 포함한다. 플래시 메모리 장치는 일반적으로 NAND 플래시 메모리와 NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가진다. 따라서, NOR 플래시 메모리는 우수한 랜덤 억세스 시간 특성을 갖는다.
NAND 플래시 메모리는 복수의 메모리 셀들이 직렬로 연결되어 셀 스트링당 한 개의 콘택트만을 필요로 한다. 따라서, NAND 플래시 메모리는 집적도면에서 우수한 특성을 갖는다.
최근에, 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수의 데이타를 저장할 수 있는 다중 비트 셀에 대한 연구가 진행된다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell;MLC)이라고 하고, 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single-Level Cell;SLC)이라 한다. 일반적으로, 멀티 레벨 셀(MLC)은 일반적으로 2개 이상의 드레솔드(Threshold) 전압분포를 가진다.
본 발명의 목적은 캐쉬-리드 명령어에 있어서도 랜덤화된 데이터를 디랜덤화하여 독출할 수 있는 불휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는 복수의 메모리 블록으로 구성되는 메모리 셀 어레이; 비트 라인을 통해 상기 복수의 메모리 블록과 연결되는 페이지 버퍼 회로; 및 상기 페이지 버퍼-회로를 통하여 독출된 데이터를 디랜덤화(Derandomize)하여 출력하는 랜덤 데이터 인터페이스부를 포함하되, 상기 랜덤 데이터 인터페이스부는, 캐시-리드(Cache-Read) 동작시 입력된 어드레스를 증가시키고, 상기 증가된 어드레스를 시드(Seed)로 사용하여 랜덤화된 데이터를 디램덤화하여 출력한다.
실시 예로서, 상기 랜덤 데이터 인터페이스부로부터 디랜덤화된 데이터를 전송받고, 외부로부터 입력된 데이터를 상기 랜덤 데이터 인터페이스부에 전송하는 입출력 버퍼를 더 포함한다.
실시 예로서, 상기 랜덤 데이터 인터페이스부는 상기 입력된 어드레스를 상기 시드로 사용하여 랜덤 데이터를 생성하는 랜덤 시퀀스 생성부; 및 상기 입출력 버퍼로부터 전송된 데이터와 상기 랜덤 데이터를 익스클루시브 오아(Exclusive-OR)하는 XOR 게이트를 포함한다.
실시 예로서, 상기 랜덤 시퀀스 생성부는 선형 피드백 시그내쳐 레지스터(LFSR)를 포함한다.
실시 예로서, 상기 어드레스 신호는 엑스-어드레스(X-address), 와이-어드레스(Y-address) 및 상기 엑스-어드레스와 상기 와이-어드레스의 조합(Combination) 중 어느 하나를 포함한다.
실시 예로서, 상기 페이지 버퍼 회로는 제N 페이지를 센싱 동작 동안 제N-1 페이지를 센싱한 데이터를 저장하는 데이터 래치를 포함한다.
실시 예로서, 상기 데이터 래치는 상기 페이지 버퍼 회로가 제N 페이지를 센싱 동작 동안 제N-1 페이지를 출력한다.
본 발명에 의하면, 초기 어드레스를 증가시키는 어드레스 카운터를 구비하여 캐쉬-리드 명령어에 있어서도 랜덤화된 데이터를 디랜덤화하여 출력할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
메모리 집적도 향상은 메모리 셀들 간의 간섭(interference)을 증가시킬 것이다. 즉, 인접한 메모리 셀들의 상태(즉, 저장된 데이터 값)에 따라 간섭의 영향 은 증감될 것이다. 따라서, 본 발명은 인접한 셀들의 데이터 값(즉, 데이터 패턴)들에 따른 간섭을 최소화하기 위하여 데이터를 랜덤하게 저장한다.
본 발명의 실시예는 플래시 메모리에 대하여 설명된다. 그러나, 본 발명은 메모리의 집적으로 인하여 메모리 셀들 간의 간섭을 제거하기 위해서는 적용된다. 따라서, 본 발명은 플래시 메모리에 한정되지는 않을 것이다.
본 발명의 실시예에 따른 플래시 메모리 셀는 프로그램 전압 디스터브(Program Voltage Disturb), 패스 전압 디스터브(Pass Voltage Disturb), F-폴리 커플링(F-Poly Coupling) 등과 같은 간섭이 존재할 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치(100)을 도시한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 플래시 메모리 장치를 예시한다. 또한, 본 발명의 실시예에 따른 메모리 장치(100)는 메모리 셀의 집적에 의하여 셀들 간의 간섭을 발생할 수 있는 모든 메모리 장치에 적용될 수 있다.
메모리 장치(110)는 M-비트 데이터 정보(M은 1 또는 그보다 큰 정수)를 저장하기 위한 메모리 셀 어레이(110)를 포함한다. 메모리 셀 어레이(110)는 복수의 영역들로 구분될 수 있다. 그러한 영역들은 일반 데이터를 저장하는 데이터 영역과 스페어 영역을 포함할 것이다. 메모리 셀 어레이(110)의 영역들 각각은 복수의 메모리 블록들로 구성될 것이다. 메모리 블록의 구성은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략될 것이다.
본 발명에 따른 메모리 장치(100)는 페이지 버퍼 회로(120), 디코더 회 로(130), 전압 발생 회로(140), 제어 회로(150), 패스 페일 체커(160) 및 입출력 데이터 버퍼 회로(180)를 더 포함한다.
페이지 버퍼 회로(120)는 제어 회로(150)의 제어에 따라 메모리 셀 어레이(110)로부터/에 데이터를 읽도록/프로그램하도록 구성될 것이다. 디코더 회로(130)는 제어 회로(150)에 의해서 제어되며, 메모리 셀 어레이(110)의 메모리 블록을 선택하도록 그리고 선택된 메모리 블록의 워드 라인을 선택하도록 구성될 것이다. 선택된 워드 라인은 전압 발생 회로(140)로부터의 워드 라인 전압으로 구동될 것이다. 전압 발생 회로(140)는 제어 회로(150)에 의해서 제어되며, 메모리 셀 어레이(110)에 공급될 워드 라인 전압(예를 들면, 읽기 전압, 프로그램 전압, 패스 전압, 로컬 전압, 검증 전압, 등)을 발생하도록 구성될 것이다.
패스 페일 체커(160)는 프로그램 동작시 페이지 버퍼 회로(120)로부터 독출된 결과를 제어 회로(150)에 전송한다. 입출력 데이터 버퍼 회로(180)는 페이지 버퍼 회로(120)로부터 독출된 결과를 입력받아 외부로 전송하고, 외부로부터 전송된 데이터를 페이지 버퍼 회로(120)에 전달한다. 제어 회로(150)는 메모리 장치(100)의 전반적인 동작을 제어하도록 구성될 것이다.
랜덤 데이터 인터페이스부(170)는 입출력 데이터 버퍼 회로(180)로부터 입력된 데이터를 랜덤화하여 페이지 버퍼 회로(120)에 전송하고, 페이지 버퍼 회로(120)로부터 독출된 데이터는 디랜덤화하여 입출력 데이터 버퍼 회로(180)에 전달한다. 본 발명의 실시예에 따른 랜덤 데이터부(170)는 도 2 및 도 3에서 상세히 설명될 것이다.
계속해서 도 1을 참조하면, 본 발명에 따른 메모리 장치(100)는 메모리 컨트롤러로부터의 요청에 응답하여 제어되도록 구성될 것이다. 비록 도면에는 도시되지 않았지만, 메모리 컨트롤러는 중앙처리장치 또는 마이크로프로세서와 같은 프로세싱 유니트, ECC, 버퍼 메모리 등을 포함하며, 이는 이 분야에 잘 알려져 있다.
도 2는 도 1에 도시된 랜덤 데이터 인터페이스부를 상세히 도시한 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 랜덤 데이터 인터페이스부(170)는 어드레스 버퍼(171), 어드레스 카운터(172), 어드레스 멀티플렉서(173), 랜덤 시퀀스 생성부(174), 제1 및 제2 익스클루시브 오아 게이트(175a-b), 입력 멀티플렉서(176), 제1 및 제2 이븐/오드 래치(177a-b) 및 출력 멀티플렉서(178)을 포함한다.
어드레스 버퍼(171)는 어드레스 신호를 입력 받아 어드레스 카운터(172) 및 어드레스 멀티플렉서(173)에 전송한다. 어드레스 카운터(172)는 어드레스 버퍼(171)로부터 입력된 어드레스 신호를 카운트한다. 본 발명의 실시예에 따른 어드레스 카운터(172)는 어드레스 신호를 증가시킨다. 어드레스 멀티플렉서(173)는 캐쉬-리드(Cache_rd) 신호의 제어에 따라 어드레스 버퍼(171)에 입력된 어드레스 신호 또는 어드레스 카운터(172)의 출력 중 어느 하나를 출력한다.
일반적인 독출 명령어는 어드레스 신호와 같이 입력된다. 그러나, 캐쉬-리드 명령어는 초기 어드레스가 입력되고, 초기 어드레스에 대응하는 페이지 데이터를 순차적으로 출력하는 명령어이다. 즉, 캐쉬-리드 명령어는 초기 어드레스만이 입력 되므로, 랜덤 시퀀스 생성부(174)는 동일한 시드(Seed)가 입력될 것이다.
따라서, 본 발명의 실시예에 따른 랜덤 데이터 인터페이스(170)는 캐쉬-리드 명령어가 입력되는 경우 초기 어드레스는 어드레스 버퍼(171)에 입력된다. 어드레스 버퍼(171)는 어드레스 멀티플렉서(173)을 통하여 초기 어드레스를 랜덤 시퀀스 생성부(174)에 전송한다.
어드레스 카운터(172)는 어드레스 버퍼(171)로부터 입력된 초기 어드레스를 증가하여 어드레스 멀티플렉서(173)에 전송한다.
본 발명의 실시예에 따른 어드레스 버퍼(171)는 페이지 버퍼에 입력되는 엑스- 어드레스(X-address)(즉, 페이지 어드레스)를 예시한다. 또한, 본 발명의 실시예에 따른 어드레스 버퍼(171)에는 디코더(130)에 입력되는 와이-어드레스(Y-address) 또는 엑스-어드레스(X-address) 및 와이-어드레스(Y-address)의 조합(Combination)이 입력될 수 있다.
랜덤 시퀀스 생성부(174)는 랜덤 데이터를 생성한다. 본 발명의 실시예에 따른 랜덤 시퀀스 생성부(174)는 선형 피드백 시그내쳐 레지스터(LFSR: Linear Feedback Signature Register)로 구성된다. 랜덤 시퀀스 생성부(174)는 어드레스 멀티플렉서(173)로부터 입력된 어드레스 신호를 시드(Seed)로 사용하여 랜덤 데이터를 발생한다. 랜덤 시퀀스 생성부(174)는 도 3을 통하여 상세히 설명된다.
제1 익스클루시브 오아 게이트(175a)는 랜덤 시퀀스 생성부(174)로부터 생성된 랜덤 데이터와 입력 버퍼(181)로부터 전송된 데이터를 익스클루시브 오아(Exclusive-OR)하여 랜덤화된 데이터를 출력한다.
입력 멀티플렉서(176)는 랜덤 신호(random)의 제어에 따라 제1 익스클루시브 오아 게이트(175a)로부터 전송된 랜덤화된 데이터와 입력 버퍼(181)로부터 전송된 데이터 중 어느 하나를 출력한다. 제1 이븐/오드 래치(177a)는 입력 멀티플렉서(176)로부터 전송된 데이터를 페이지 버퍼 회로(120)에 전송한다. 랜덤 신호가 활성화된 경우 메모리 셀 어레이(110)는 페이지 버퍼 회로(120)로부터 전송된 랜덤화된 데이터를 저장할 것이다.
랜덤화된 데이터의 독출 동작에서 메모리 셀 어레이(110)는 랜덤화된 데이터를 페이지 버퍼 회로(120)에 독출한다. 제2 이븐/오드 래치(177b)는 페이지 버퍼 회로(120)부터 전송된 랜덤화된 데이터를 제2 익스클루시브 오아 게이트(175b)에 전송한다.
제2 익스클루시브 오아 게이트(175b)는 랜덤 시퀀스 생성부(174)로부터 생성된 랜덤 키와 입력 버퍼(181)로부터 전송된 데이터를 익스클루시브 오아(Exclusive-OR)하여 디랜덤(Derandom)화된 데이터를 출력한다.
출력 멀티플렉서(178)는 랜덤 신호(random)의 제어에 따라 제2 익스클루시브 오아 게이트(175b)로부터 전송된 랜덤화된 데이터와 제2 이븐/오드 래치(177b)로부터 전송된 데이터 중 어느 하나를 출력한다. 출력 버퍼(182)는 출력 멀티플렉서(178)로부터 전송된 데이터를 출력한다.
기입 및 독출 동작에 따른 데이터의 랜덤화 변화 과정은 도 4를 통하여 상세히 설명된다. 또한, 기입 및 독출 동작에 따른 데이터의 비랜덤화 변화 과정은 도 5를 통하여 상세히 설명된다.
본 발명의 실시예에 따른 램덤화된 데이터의 기입 동작은 도 6의 순서도를 통하여 상세히 설명된다. 또한, 본 발명의 실시예에 따른 램덤화된 데이터의 독출 동작은 도 7를 통하여 상세히 설명된다.
도 3는 도 2에 도시된 랜덤 시퀀스 생성기를 상세히 도시한 블록도이다.
도 3을 참조하면, 랜덤 시퀀스 생성부(174)는 제1 내지 제10 플립플럽(FF:Flip-Flop)과 익스클루시브 오아 게이트(XOR: Exclusive-OR Gate)를 포함한다.
본 발명의 실시예에 따른 램덤 시퀀스 생성기(174)는 선형 피드백 시그내쳐 레지스터(LFSR: Linear Feedback Signature Register)로 구성된다. 일반적으로 선형 피드백 시그내쳐 레지스터(LFSR)는 랜덤한 데이터를 발생하는 장치로 사용된다. 랜덤 시퀀스 생성부(174)는 시드(Seed)와 클록(CLK) 신호를 입력받고 랜덤한 데이터를 제1 및 제2 익스클루시브 오아 게이트(175a-b)에 전송한다.
도 4은 본 발명의 실시예에 따른 랜덤 동작을 도시한 블록도이다.
도 4를 참조하면, 기입 동작은 다음과 같다. 데이터 입력 버퍼(41)는 소오스 데이터(1100)을 입력받는다. 데이터 랜덤부(42)는 데이터 입력 버퍼(41)로부터 입력된 소오스 데이터(1100)를 랜덤화된 데이터(1010)로 변환한다. 데이터 랜덤부(42)는 데이터 레지스터(43)를 통하여 메모리 셀(44)에 랜덤화된 데이터(1010)를 저장한다.
독출 동작은 다음과 같다. 메모리 셀(44)는 랜덤화된 데이터(1010)를 데이터 레지스터(43)를 통하여 데이터 디랜덤부(45)에 독출한다. 데이터 디랜덤부(45)는 랜덤화된 데이터(1010)를 디랜덤화된 데이터(1100)로 변환한다. 데이터 출력 버퍼(46)는 디랜덤화된 데이터(1100)를 출력한다.
도 5은 본 발명의 실시예에 따른 비랜덤 동작을 도시한 블록도이다.
도 5를 참조하면, 비랜덤 기입 동작은 다음과 같다. 데이터 입력 버퍼(51)는 소오스 데이터(1100)을 입력받는다. 비랜덤 기입 동작에서 데이터 랜덤부(52)는 동작하지 않는다. 데이터 레지스터(53)는 소오스 데이터(1100)를 전송받아 메모리 셀(54)에 소오스 데이터(1100)를 저장한다.
비랜덤 독출 동작은 다음과 같다. 메모리 셀(54)는 소오스 데이터(1100)를 데이터 레지스터(53)를 통하여 데이터 출력 버퍼(55)에 전송한다. 데이터 출력 버퍼(55)는 소오스 데이터(1100)를 출력한다.
도 6는 본 발명의 실시예에 따른 랜덤화된 데이터를 기입하는 동작을 도시한 순서도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 기입 동작은 S11-S15 단계를 포함한다. S11 단계에서 데이터를 입력받는다. S12 단계에서 입력된 데이터를 랜덤화할 것인가를 판단한다. 랜덤화하는 경우 S13 단계를 수행한다. S13 단계에서 입력된 데이터를 랜덤화한다. S14 단계에서 랜덤화된 데이터를 기입한다. 그리고 랜덤화하지 않은 경우 S15 단계에서 입력된 데이터를 기입한다.
도 7는 본 발명의 실시예에 따른 랜덤화된 데이터를 독출하는 동작을 도시한 블록도이다.
도 1, 도 2 및 도 7을 참조하면, 어드레스 버퍼(171)은 제N 페이지 어드레 스(N)를 입력받는다. 어드레스 카운터(172)는 입력된 페이지 어드레스를 증가시킨다. 어드레스 멀티플레서(173)은 캐쉬-리드 신호(Cache_rd)에 응답하여 어드레스 카운터(172)의 출력을 랜덤 시퀀스 생성부(174)에 전송한다.
어드레스 카운터(172)가 제N+1 페이지 어드레스(N+1)을 생성하면, 페이지 버퍼 회로(120)는 제N+1 페이지를 센싱한다(71). 동시에 페이지 버퍼 회로(120)는 이전 싸이클에 센싱한 제N 페이지 데이터를 제2 이븐/오드 래치(177b)에 출력한다(72).
어드레스 카운터(172)가 제N+2 페이지 어드레스(N+2)을 생성하면, 페이지 버퍼 회로(120)는 제N+2 페이지를 센싱한다(73). 동시에 페이지 버퍼 회로(120)는 이전 싸이클에 센싱한 제N+1 페이지 데이터를 제2 이븐/오드 래치(177b)에 출력한다(74).
페이지 버퍼 회로(120)가 제N+1 페이지를 센싱하는 동작 동안 제N+1 페이지 데이터를 저장하기 위한 추가적인 래치 회로를 더 포함한다.
본 발명은 인접한 메모리 셀들간의 간섭을 최소화하기 위하여 입력된 데이터를 랜덤화하여 저장하고, 디랜덤화하여 독출한다. 또한, 본 발명은 초기 어드레스를 증가시키는 어드레스 카운터를 구비하여 캐쉬-리드 명령어에 있어서도 랜덤화된 데이터를 디랜덤화하여 출력한다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이 터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템이 도 8에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(10)은 버스(17)에 전기적으로 연결된 중앙처리장치(13), 사용자 인터페이스(14), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(16), 메모리 제어기(12), 그리고 플래시 메모리 장치(11)를 포함한다. 메모리 제어기(12)는 플래시 메모리 장치(11)를 제어한다. 플래시 메모리 장치(11)에는 중앙처리장치(13)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(12)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(15)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램(Mobile DRAM), 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기(12)와 플래시 메모리 장치(11)는, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 예시적인 SSD가 미국특허공개번호 제2006-0152981호에 게재되어 있으며, 이 분야의 레퍼런스로 포함된다. 또는, 메모리 제어기(12)와 플래시 메모리 장치(11)는 데이터를 저장하는 데 불휘발성 메모리를 메모리 카드를 구성할 수 있다.
도 9는 본 발명의 다른 예시적인 실시예들에 따른 메모리 기반 저장 장치를 보여주는 블록도이다. 도 15에 도시된 메모리 기반 저장 장치(20)는 메모리(22)와 메모리 제어기(23)가 카드(21)를 구성하도록 구현된다. 예를 들면, 카드(21)는 플래시 메모리 카드와 같은 메모리 카드일 수 있다. 즉, 카드(21)는 디지털, 카메라, 개인 컴퓨터 등과 같은 전자 장치를 사용하기 위한 어떤 산업 표준을 만족하는 카드일 수 있다. 메모리 제어기(23)가 카드(21)에 의해 또는 호스트(24)으로부터 수신된 제어 신호들에 기초하여 메모리(22)를 제어할 수 있다는 것이 이해될 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치을 도시한 블록도이다.
도 2는 도 1에 도시된 랜덤 데이터 인터페이스부를 상세히 도시한 블록도이다.
도 3는 도 2에 도시된 랜덤 시퀀스 생성기를 상세히 도시한 블록도이다.
도 4은 본 발명의 실시예에 따른 랜덤 동작을 도시한 블록도이다.
도 5은 본 발명의 실시예에 따른 비랜덤 동작을 도시한 블록도이다.
도 6는 본 발명의 실시예에 따른 랜덤화된 데이터를 기입하는 동작을 도시한 순서도이다.
도 7는 본 발명의 실시예에 따른 랜덤화된 데이터를 독출하는 동작을 도시한 블록도이다.
도 8는 본 발명에 따른 메모리 장치를 포함한 컴퓨팅 시스템의 블록도.
도 9는 본 발명의 다른 예시적인 실시예들에 따른 메모리 기반 저장 장치를 보여주는 블록도.
* 도면의 주요 부분에 대한 부호 설명 *
100; 메모리 장치 110; 메모리 셀 어레이
120; 페이지 버퍼 회로 130; 디코더
140; 전압 발생기 150; 제어 회로
160; 패스 페일 체커 170; 랜덤 데이터 인터페이스부
180; 입출력 데이터 버퍼 회로

Claims (10)

  1. 불휘발성 메모리 장치의 동작 방법에 있어서:
    데이터를 랜덤화하고 랜덤화된 데이터를 저장하는 단계;
    어드레스를 이용하여 시드(seed)를 생성하는 단계;
    상기 시드를 사용하여 랜덤 키를 생성하는 단계; 및
    상기 랜덤 키를 사용하여 상기 랜덤화된 데이터를 디랜덤화하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 어드레스는 캐시-리드 동작 동안에 입력되는 동작 방법.
  3. 제 2 항에 있어서,
    상기 시드는 입력된 어드레스를 증가함으로 생성되는 동작 방법.
  4. 제 3 항에 있어서,
    상기 디랜덤화 단계는 상기 랜덤화된 데이터 및 상기 랜덤 키를 XOR 연산하는 단계를 포함하는 동작 방법.
  5. 데이터를 저장하는 메모리 셀 어레이;
    비트 라인을 통해 상기 메모리 셀 어레이와 연결되는 페이지 버퍼 회로; 및
    상기 데이터는 랜덤화된 경우 캐시-리드(Cache-Read) 동작시 입력된 어드레스를 증가시키고, 상기 증가된 어드레스를 시드(Seed)로 사용하여 상기 페이지 버퍼-회로를 통하여 독출된 데이터를 디랜덤화(Derandomize)하여 출력하는 랜덤 데이터 인터페이스부를 포함하는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    외부로부터 입력된 데이터를 상기 랜덤 데이터 인터페이스부에 전송하고, 상기 랜덤 데이터 인터페이스부로부터 디랜덤화된 데이터를 전송받는 입출력 데이터 버퍼 회로를 더 포함하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 랜덤 데이터 인터페이스부는,
    상기 입력된 어드레스를 상기 시드로 사용하여 랜덤 데이터를 생성하는 랜덤 시퀀스 생성부;
    상기 입출력 데이터 버퍼 회로로부터 전송된 데이터와 상기 랜덤 데이터를 익스클루시브 오아(Exclusive-OR)하여 랜덤화된 데이터를 생성하는 제1 XOR 게이트; 및
    상기 랜덤 데이터와 상기 랜덤화된 데이터를 익스클루시브 오아(Exclusive-OR)하여 상기 디랜덤화된 데이터를 생성하는 제2 XOR 게이트를 포함하는 불휘발성 메모리 장치.
  8. 제 5 항에 있어서,
    상기 어드레스 신호는 엑스-어드레스(X-address), 와이-어드레스(Y-address) 및 상기 엑스-어드레스와 상기 와이-어드레스의 조합(Combination) 중 어느 하나를 포함하는 불휘발성 메모리 장치.
  9. 제 5 항에 있어서,
    상기 페이지 버퍼 회로는 제N 페이지를 센싱하는 동안 제N-1 페이지를 센싱한 데이터를 저장하는 데이터 래치를 포함하는 불휘발성 메모리 장치.
  10. 제 5 항에 있어서,
    상기 데이터 래치는 상기 페이지 버퍼 회로가 제N 페이지를 센싱하는 동안 제N-1 페이지를 출력하는 불휘발성 메모리 장치.
KR1020090018568A 2009-03-04 2009-03-04 불휘발성 메모리 장치 및 그 동작 방법 KR20100099961A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090018568A KR20100099961A (ko) 2009-03-04 2009-03-04 불휘발성 메모리 장치 및 그 동작 방법
US12/711,720 US20100229007A1 (en) 2009-03-04 2010-02-24 Nonvolatile Memory Device and Operating Method Thereof
CN201010129614.1A CN101853701B (zh) 2009-03-04 2010-03-04 非易失性存储器件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090018568A KR20100099961A (ko) 2009-03-04 2009-03-04 불휘발성 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20100099961A true KR20100099961A (ko) 2010-09-15

Family

ID=42679293

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090018568A KR20100099961A (ko) 2009-03-04 2009-03-04 불휘발성 메모리 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US20100229007A1 (ko)
KR (1) KR20100099961A (ko)
CN (1) CN101853701B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8984036B2 (en) 2011-07-15 2015-03-17 Samsung Electronics Co., Ltd. Methods for operating controllers using seed tables
US8990481B2 (en) 2011-11-14 2015-03-24 Samsung Electronics Co., Ltd. Method of operating nonvolatile memory devices storing randomized data generated by copyback operation

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI455136B (zh) * 2010-07-01 2014-10-01 Silicon Motion Inc 用來進行資料整形之方法以及相關之記憶裝置及其控制器
KR101139133B1 (ko) * 2010-07-09 2012-04-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20120005826A (ko) * 2010-07-09 2012-01-17 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
CN102455948B (zh) * 2010-10-15 2014-09-10 慧荣科技股份有限公司 用来进行数据整形的方法以及相关的记忆装置及其控制器
CN102543182B (zh) * 2010-12-14 2014-12-31 炬力集成电路设计有限公司 随机化电路、存储器控制单元、存储器、通信系统及方法
KR101719299B1 (ko) * 2010-12-17 2017-03-23 에스케이하이닉스 주식회사 비휘발성 메모리
DE102011056141A1 (de) 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet
KR101736337B1 (ko) * 2011-02-28 2017-05-30 삼성전자주식회사 비휘발성 메모리 장치, 상기 메모리 장치를 제어하는 컨트롤러, 및 상기 컨트롤러 동작 방법
US9257181B2 (en) 2011-03-23 2016-02-09 Samsung Electronics Co., Ltd. Sense amplification circuits, output circuits, nonvolatile memory devices, memory systems, memory cards having the same, and data outputting methods thereof
JP2012226822A (ja) 2011-04-15 2012-11-15 Samsung Electronics Co Ltd 不揮発性メモリ装置
KR101818671B1 (ko) * 2011-04-19 2018-02-28 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 시스템 및 그것의 랜덤 데이터 읽기 방법
KR101678919B1 (ko) 2011-05-02 2016-11-24 삼성전자주식회사 메모리 시스템 및 에러 정정 방법
KR20130053247A (ko) * 2011-11-15 2013-05-23 삼성전자주식회사 불휘발성 메모리 장치에 데이터를 프로그램하는 프로그램 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템
KR101811298B1 (ko) * 2011-12-28 2017-12-27 삼성전자주식회사 랜덤마이져로 씨드를 제공하는 씨드 컨트롤러 및 그것을 포함한 메모리 컨트롤러
KR102215359B1 (ko) 2014-08-01 2021-02-15 삼성전자주식회사 비휘발성 메모리 장치와 그 센싱 방법
CN105679365B (zh) * 2015-10-20 2020-04-10 中国科学院微电子研究所 半导体存储器操作方法
KR102511459B1 (ko) * 2016-03-17 2023-03-17 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
DE102016120558A1 (de) * 2016-10-27 2018-05-03 Infineon Technologies Ag Datenverarbeitungsvorrichtung und -verfahren für kryptographische verarbeitung von daten
KR20180077872A (ko) * 2016-12-29 2018-07-09 에스케이하이닉스 주식회사 불휘발성 메모리 장치의 동작 방법 및 그것을 포함하는 데이터 저장 장치의 동작 방법
TWI630540B (zh) 2017-07-13 2018-07-21 慧榮科技股份有限公司 資料儲存裝置及非揮發式記憶體操作方法
CN107908980B (zh) * 2017-10-10 2021-11-23 芯海科技（深圳）股份有限公司 一种存储器数据加密保护的实现方法
JP2019215945A (ja) * 2018-06-14 2019-12-19 富士通株式会社 メモリ制御装置、情報処理装置、及びメモリ制御方法
KR20200136183A (ko) * 2019-05-27 2020-12-07 에스케이하이닉스 주식회사 스토리지 장치 및 그것의 동작 방법
KR20210157793A (ko) * 2020-06-22 2021-12-29 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596939B1 (ko) * 1997-10-23 2006-07-07 시게이트 테크놀로지 엘엘씨 짝수/홀수 데이터 트랙에 대한 교대적 랜덤화
US6324599B1 (en) * 1999-01-11 2001-11-27 Oak Technology Computer system and method for tracking DMA transferred data within a read-ahead local buffer without interrupting the host processor
KR100301932B1 (ko) * 1999-04-27 2001-10-29 윤종용 불 휘발성 반도체 메모리 장치
DE10043397B4 (de) * 1999-09-06 2007-02-08 Samsung Electronics Co., Ltd., Suwon Flash-Speicherbauelement mit Programmierungszustandsfeststellungsschaltung und das Verfahren dafür
WO2001080249A1 (fr) * 2000-04-19 2001-10-25 Fujitsu Limited Procede de commande d'ecriture/de lecture de donnees, et dispositif de stockage
US6941412B2 (en) * 2002-08-29 2005-09-06 Sandisk Corporation Symbol frequency leveling in a storage system
KR100621631B1 (ko) * 2005-01-11 2006-09-13 삼성전자주식회사 반도체 디스크 제어 장치
US20060230107A1 (en) * 2005-03-15 2006-10-12 1000 Oaks Hu Lian Technology Development Co., Ltd. Method and computer-readable medium for multimedia playback and recording in a peer-to-peer network
US7734861B2 (en) * 2006-09-08 2010-06-08 Sandisk Corporation Pseudo random and command driven bit compensation for the cycling effects in flash memory
US7606966B2 (en) * 2006-09-08 2009-10-20 Sandisk Corporation Methods in a pseudo random and command driven bit compensation for the cycling effects in flash memory
US7885112B2 (en) * 2007-09-07 2011-02-08 Sandisk Corporation Nonvolatile memory and method for on-chip pseudo-randomization of data within a page and between pages
EP2070090B1 (en) * 2006-09-08 2014-01-08 SanDisk Technologies Inc. Pseudo random and command driven bit compensation for the cycling effects in flash memory and methods therefor
US20080170685A1 (en) * 2007-01-16 2008-07-17 Broadcom Corporation, A California Corporation Data scrambling circuit
JP5028577B2 (ja) * 2007-02-19 2012-09-19 株式会社メガチップス メモリ制御方法およびメモリシステム
EP2060053B1 (en) * 2007-09-14 2017-03-29 Security First Corp. Systems and methods for managing cryptographic keys
US8301912B2 (en) * 2007-12-31 2012-10-30 Sandisk Technologies Inc. System, method and memory device providing data scrambling compatible with on-chip copy operation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8984036B2 (en) 2011-07-15 2015-03-17 Samsung Electronics Co., Ltd. Methods for operating controllers using seed tables
US8990481B2 (en) 2011-11-14 2015-03-24 Samsung Electronics Co., Ltd. Method of operating nonvolatile memory devices storing randomized data generated by copyback operation

Also Published As

Publication number Publication date
CN101853701B (zh) 2015-08-26
CN101853701A (zh) 2010-10-06
US20100229007A1 (en) 2010-09-09

Similar Documents

Publication Publication Date Title
KR20100099961A (ko) 불휘발성 메모리 장치 및 그 동작 방법
KR101504338B1 (ko) 불휘발성 메모리 장치의 동작 방법
US8451658B2 (en) Method for page- and block based scrambling in non-volatile memory
US9292428B2 (en) Memory system
JP5785330B2 (ja) メモリエンデュランスのために動作させる装置および方法
US8719491B2 (en) Encoding flash memory data with a randomizer using different seeds for different sectors
US9459955B2 (en) System and method to scramble data based on a scramble key
US20130219247A1 (en) Method for Accessing Flash Memory and Associated Flash Memory Controller
US10417122B2 (en) Data randomization using memory block access counts
CN111352765B (zh) 控制器及存储器系统
US20130318420A1 (en) Code modulation encoder and decoder, memory controller including them, and flash memory system
US9251900B2 (en) Data scrambling based on transition characteristic of the data
US11294589B2 (en) Method for performing access control in a memory device, associated memory device and controller thereof
CN113064547B (zh) 有局部顺序信息的校验矩阵的保护的数据存取方法及设备
KR20220022478A (ko) 메모리 기반의 물리적 복제방지 기능들을 제공하기 위한 방법 및 장치
CN111338565A (zh) 基于存储器单元的噪声特性生成随机值
US9672105B2 (en) Device and method for processing data using logical information and physical information
CN113535075B (zh) 具有增强的物理安全性的数据加扰器
CN103218177A (zh) 具有数据均衡处理功能的NAND Flash存储系统
TWI776351B (zh) 利用借助於進階加密標準處理電路之資料保護的資料存取方法、應用於記憶體裝置之記憶體控制器以及應用於記憶體裝置之記憶體控制器的進階加密標準處理電路
US11264098B2 (en) Memory controller
CN115878048B (zh) 一种用于NAND Flash随机化的随机序列种子生成方法及其系统
TWI804439B (zh) 資料加密的錯誤偵測裝置及方法
KR20240074701A (ko) 메모리 시스템 제어기, 메모리 및 그 동작 방법, 및 전자 디바이스
TW202328927A (zh) 借助侵害位元資訊來進行記憶體裝置的存取控制的方法、記憶體裝置以及記憶體裝置的控制器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application