CN101853701B - 非易失性存储器件及其操作方法 - Google Patents

Abstract

一种非易失性存储器件的操作方法，包括：将源数据随机化以形成随机化源数据；存储随机化源数据；基于地址产生种子；基于种子产生随机数据序列；以及利用随机数据序列将随机化数据去随机化。也公开了相关非易失性存储器件以及读取在非易失性存储器件中所存储的数据的方法。

Description

非易失性存储器件及其操作方法

本发明申请要求在2009年3月4日提交的韩国专利申请No.10-2009-0018568的优先权，其全部内容通过引用而合并于此。

技术领域

本发明涉及非易失性存储器件，更具体地，本发明涉及被配置为使数据随机化并且存储随机化数据的非易失性存储器件。

背景技术

非易失性存储器件可以包括快闪存储器件、阻抗可变存储器件等。一般来说，快闪存储器件包括NAND快闪存储器件和NOR快闪存储器件。NOR快闪存储器件的结构是存储单元与每条位线并联连接。这意味着可以单独地访问NOR快闪存储器件中的存储单元。NAND快闪存储器件的结构是存储单元与每条位线串联连接。与一条位线串联连接的存储单元可以形成利用一次接触可访问的单元串。这意味着NAND快闪存储器件对高集成度更具有优势。

近年来，人们已经对在一个存储单元中存储多个数据位以便增加快闪存储器件的集成度的技术进行了研究。能够存储多位数据的存储单元被称为多层单元(MLC)。与MLC相对，仅能够存储一位数据的存储单元被成为单层单元(SLC)。

发明内容

根据一些实施例的非易失性存储器件的操作方法包括：使源数据随机化以产生随机化源数据；将随机化源数据存储到非易失性存储器件中；基于存储地址产生种子；响应于种子产生随机数据序列；以及利用随机数据序列将随机化源数据去随机化(de-randomize)。

根据一些实施例的非易失性存储器件包括：存储单元阵列，被配置为存储数据；页面缓冲电路，连接到存储单元阵列；以及随机数据接口电路，被配置为递增与高速缓存读操作相关联地输入的地址，并且利用所增加的地址作为种子，将通过页面缓冲电路所读取的存储数据去随机化。

根据一些实施例的读取存储在非易失性存储器件中的数据的方法包括：接收第一读命令和初始地址；响应于初始地址从存储单元阵列中读取第一数据；利用响应于初始地址所产生的第一随机数据序列将第一数据去随机化；接收第二读命令；基于初始地址产生内部地址，响应于内部地址从存储单元阵列中读取第二数据；利用响应于内部地址所产生的第二随机数据序列将第二数据去随机化。

附图说明

通过参考附图的以下描述，本发明的以上及其它目标和特点将变得明显，在图中，除非有特殊规定，否则相同的附图标记表示相同的部件，其中：

图1是示意性说明根据一些实施例的存储器件的框图。

图2是示意性说明图1中的随机数据接口电路的框图。

图3是示意性说明图2中的随机序列产生器的框图。

图4是描述根据一些实施例的存储器件的随机化操作的图形。

图5是描述根据一些实施例的存储器件的操作的图形。

图6是说明根据一些实施例的存储器件的写操作的流程图。

图7是说明根据一些实施例的存储器件的读操作的流程图。

图8是示意性说明包含根据一些实施例的存储器件的计算系统的框图。

图9是示意性说明包含根据一些实施例的存储器件的基于存储器的存储设备的框图。

具体实施方式

下面参考附图更加全面地描述本发明构思，附图中给出了本发明构思的实施例。然而，本发明构思可以被实现为不同的形式，而不应当被理解为仅限于这里所提出的实施例。更确切地说，提供这些实施例以便使本公开将是彻底和完全的，并且将本发明构思完全地传递给本领域技术人员。为了清晰起见，图中的层和区域的尺寸和相对尺寸可以被夸大。全文中相同的附图标记表示相同的元件。

应当理解，虽然术语第一、第二、第三等这里可以被用于描述各种元件、组件、区域、层、和/或区段，但是这些元件、组件、区域、层和/或区段不应当被这些术语所限制。这些术语仅仅被用于区别不同的元件、组件、区域、层或区段。因此，在不脱离本发明构思的教导的情况下，下面所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。

空间相对位置术语，例如，“在...之下”、“在...下面”、“低于”、“在...下方”、“在...之上”、“在...上边”等，这里为了便于描述可以被用于描述一个元件或特征与另一个元件或特征的关系，如图中所示。应当理解，除了图中所描述的方位外，空间相对位置术语旨在包含在使用或操作中设备的不同方位。例如，如果图中的设备被翻转，于是被描述为在其它元件或特征之下的元件被调整为在其它元件或特征之上。因此，示例术语“在...之下”和“在...下面”能够包含上面和下面两个方位。设备可以被调整为其它方位(旋转90度或其它方位)，并且这里所使用的空间相对位置描述被相应地解释。另外，也应当理解，当一层被称为在两层之间时，它可以是两层之间的唯一一层，或者可以有一个或多个插入层。

这里所使用的术语仅仅是为了描述特定的实施例，而不意欲限制本发明构思。如这里所用的单数形式“一个”和“这一个”也试图包含复数形式，除非上下文明确地说明是单数。进一步应当理解，术语“包括”和/或“包含”，当在此说明书中使用时，规定所述特征、整数、步骤、操作、元件和/或部件的存在，而并不排除一个或多个其它特征、整数、步骤、操作、元件、部件、和/或组件的存在和增加。如这里所使用的，术语“和/或”包含一个或多个相关列表项的任何和所有组合。

应当理解，当一个元件或层被称为“在...之上”、“连接到”、“耦接到”或“相邻于”另一个元件或层时，它可以被直接地连接到、耦接到、或相邻于其它元件或层，或者可以有中间元件或层。相反，当一个元件被称为“直接在”、“直接连接到”、“直接耦接到”或者“紧接着相邻于”另一个元件或层时，不存在中间元件或层。

除非另外定义，这里所使用的所有术语(包括技术和科学术语)的含义与本发明所属领域的技术人员一般理解的含义相同。进一步应当理解，例如在一般公用词典里所定义的术语应当被解释为具有与相关领域的背景和/或本说明书中的含义相一致的含义，而不应当以理想化或过分格式化的意义来解释，除非这里有明确的表达。

存储器集成度的增加会引起存储单元之间干扰的增加。就是说，特定存储单元中所遭受的干扰会根据相邻存储单元的状态(即，所存储的数据值)增加或减小。通过使被编程写入存储单元的数据随机化可以减小这种干扰。我们将在快闪存储器件的环境中描述本发明构思的实施例。然而，本发明构思可以被应用于减小其它类型的存储器件中由于集成度高而引发的存储单元之间的干扰。因此，本发明构思并不被限定于快闪存储器件。一般来说，快闪存储器件的存储单元可能遭受编程电压干扰、通过(pass)电压干扰、F-poly耦合等。

图1是示意性说明根据一些实施例的存储器件的框图。

参考图1，存储器件100在一些实施例中可以是快闪存储器件。然而，存储器件100可以包括由于集成度增加(即，更密集的集成，其中存储单元更紧密地被封装在一起)而在存储单元之间出现干扰的任何存储器件。

存储器件100可以包括存储单元阵列110，存储M位数据信息(M是整数)。存储单元阵列110可以被分为多个区域，例如，包括用于存储用户数据的数据区域和空闲区域。存储单元阵列110的每个区域可以由多个存储块组成。在题目为“FLASH MEMORY DEVICE INCLUDING CIRCUITRY FORSELECTIGN A MEMORY BLOCK(包含存储块选择电路的快闪存储器件)”的美国专利No.6,236,594中公开了一种存储块结构的实例，其通过引用而被合并于此。

存储器件100可以进一步包括：页面缓冲电路120；译码器电路130；电压产生器电路140；控制逻辑150，包含通过/失败检查电路160；随机数据接口电路170；以及输入/输出缓冲电路180。在一些实施例中，通过/失败检测电路160可以被配置为独立于控制逻辑150。

页面缓冲电路120可以由控制逻辑150来控制，并且可以被配置为从存储单元阵列110读取数据以及将数据编程写入存储单元阵列110。译码器电路130可以由控制逻辑150来控制，并且可以被配置为在存储单元阵列110中选择存储块，以及在所选择存储块中选择字线。所选择字线可以由来自于电压产生器电路140的字线电压来驱动。电压产生器电路140可以由控制逻辑150来控制，并且可以被配置为产生提供给存储单元阵列110的字线电压，例如，读电压、编程电压、通过电压、局部电压、验证电压等。控制逻辑150可以被配置为控制存储器件100的整个操作。

通过/失败检查电路160可以被配置为基于在编程操作时由页面缓冲电路120所读取的数据来检查编程通过/失败。判断结果可以被发送给控制逻辑150。控制逻辑150可以被配置为基于通过/失败检查电路160的判断结果来控制编程顺序。通过/失败检查电路160可以被配置为以布线或(wired-OR)的方式或列扫描的方式来检查编程通过/失败。在题目为“FLASH MEMORYDEVICE WITH PROGRAM STATUS DETECTION CIRCUITRY AND THEEMTHOD THEREOF(具有编程状态检测电路的快闪存储器件及其方法)”的美国专利No.6,282,121中公开了编程通过/失败检查电路的实例，其通过引用而被合并于此。

输入/输出缓冲电路180可以被配置为在读操作期间将数据通过随机数据接口电路170从页面缓冲电路120发送给外部设备。输入/输出缓冲电路180可以被配置为在编程操作期间将数据通过随机数据接口电路170从外部设备发送给页面缓冲电路120。输入/输出缓冲电路180可以包括：输入缓冲器181，被配置为从外部设备接收数据，以及输出缓冲器182，被配置为将数据输出到外部设备。

随机数据接口电路170可以被配置为随机化从输入/输出缓冲电路180所接收的数据，并且将随机化数据传送给页面缓冲电路120。随机数据接口电路170可以被配置为将从页面缓冲电路120所接收的数据去随机化，并且将去随机化数据传送给输入/输出缓冲电路180。随机数据接口电路170可以被配置为在控制逻辑150的控制下选择性地执行数据随机化操作。在高速缓存读操作期间，随机数据接口电路170可以被配置为基于在存储器件内部自动产生的种子值将从存储单元阵列110读出的数据去随机化。下面将对此进行更全面的描述。

存储器件100可以响应于来自存储控制器的请求来操作。虽然在图1中没有示出，但是存储控制器可以包括处理单元、ECC、缓冲存储器等。

图2是更详细地示意性说明图1的随机数据接口电路170的框图。

参考图2，随机数据接口电路170可以包括地址缓冲器171、地址计数器172、第一复用器173、随机序列产生器174、第一和第二异或(XOR)门175a和175b、第二复用器176、第一和第二奇/偶锁存器177a和177b、以及第三复用器178。

地址缓冲器171可以接收外部施加的地址，并且将所接收的地址发送给地址计数器172和第一复用器173。地址计数器172可以被配置为对来自地址缓冲器171的地址计数。地址计数器172可以被配置为将地址加一。第一复用器173可以被配置为从地址缓冲器171中选择一个地址，并且响应于高速缓存读信号Cache_rd从地址计数器172中选择一个地址。

高速缓存读命令可以被用于在没有外部地址输入的情况下顺序地读取多个页面的数据。另一方面，正常读命令可以被用于根据外部地址的输入读取一个页面的数据。通过首先将带有初始地址的正常读命令提供给存储器件，然后将没有地址的高速缓存读命令提供给存储器件，可以执行高速缓存读操作。当接收到高速缓存读命令时，可以激活高速缓存读信号Cache_rd。如果接收到正常读命令，则可以不激活高速缓存读信号Cache_rd。因此，当高速缓存读信号Cache_rd不被激活时，复用器173可以将地址从地址缓冲器171传送给随机序列产生器174。另一方面，当高速缓存读信号Cache_rd被激活时，复用器173可以将地址从地址计数器172传送给随机序列产生器174。

在一些实施例中，可以调整将高速缓存读命令提供给存储器件的时间点。

当接收到正常读命令时，可以将初始地址(例如，页面地址，即，存储单元阵列110中的页面数据的起始地址)提供给地址缓冲器171。同时，可以将地址缓冲器171中的初始地址传送给地址计数器172。地址计数器172可以将初始地址增加一个给定的值，以便当接收到高速缓存读命令时或者当当前页面的读出结束时选择下一个页面。因此，当接收到高速缓存读命令时，可以经由复用器173将用于选择下一个页面的地址作为种子从地址计数器172提供给随机序列产生器174。

在一些实施例中，可以将行地址(例如，页面地址)提供给地址缓冲器171。或者，可以将列地址或者行地址和列地址的组合提供给地址缓冲器171。

随机序列产生器174可以被配置为产生随机数据。例如，随机序列产生器174可以包括线性反馈签名寄存器(LFSR)。随机序列产生器174可以被配置为基于第一复用器173的输出(即，被提供作为种子值的地址)产生随机数据。

第一XOR门175a可以对图1中来自随机序列产生器174的随机数据和来自输入缓冲器181的数据进行异或操作。第一XOR门175a可以响应于来自输入缓冲器181的数据和来自随机序列产生器174的随机数据产生随机化数据作为组合结果。第二复用器176可以响应于随机选择信号R_SEL，选择第一XOR门175a的输出(即，随机化数据)或者来自输入缓冲器181的数据。当数据随机化被建立时，可以激活随机选择信号R_SEL。这意味着被编程的数据被随机化。当数据随机化没有被建立时，可以不激活随机选择信号R_SEL。这意味着被编程的数据不被随机化。

在一些实施例中，可以根据加电时控制逻辑150的控制来建立数据随机化。这可以通过存储在存储单元阵列110或非易失性寄存器(例如，熔丝电路)或者从外部设备提供的调整(trim)信息来实现。

第一奇/偶锁存器177a可以被配置为将从第二复用器176输出的数据传送给页面缓冲电路120。当随机选择信号R_SEL被激活时，可以将随机化数据传送给页面缓冲电路120。当随机选择信号R_SEL没有被激活时，可以将非随机化数据(即，直接来自于输入缓冲器181的原始数据)传送给页面缓冲电路120。

当请求读操作时，页面缓冲电路120可以从存储单元阵列110中读出数据。可以将从页面缓冲电路120所读取的数据通过第二奇/偶锁存器177b提供给第二XOR门175b和第三复用器178。第二XOR门175b可以对从随机序列产生器174接收的随机数据以及从奇/偶锁存器177b接收的数据(例如，随机化数据)执行异或操作，并且可以相应地输出去随机化数据。第三复用器178可以响应于随机选择信号R_SEL，选择来自奇/偶锁存器177b的数据或者来自XOR门175b的数据(即，去随机化数据)。可以将所选择信号通过图1中的输出缓冲器182提供给外部设备。

根据一些实施例，不论所接收的读命令是什么类型，都可以将地址计数器182中的地址提供给随机序列产生器174。例如，当接收到正常的读命令时，可以经由地址缓冲器将初始地址提供给地址计数器172。在地址计数器172中的初始地址可以被提供给随机序列产生器174。当接收到高速缓存读命令时，地址计数器172可以将先前接收的地址加一。可以将这样产生的地址提供给随机序列产生器174。

图3是更详细地示意性描述根据一些实施例的随机序列产生器的框图。

参考图3，根据一些实施例的随机序列产生器174可以包括多个例如10个触发器FF1～FF10，以及XOR门G1。在一些实施例中，随机序列产生器174可以包括线性反馈签名寄存器LFSR。然而，应当理解，随机序列产生器能够以许多不同的方式来实现。一般来说，LFSR可以被用作产生随机数据序列的器件。随机序列产生器174可以响应于种子和时钟信号来产生随机数据序列，并且可以将随机数据提供给图2中的第一和第二XOR门175a和175b。

图4是说明根据一些实施例的存储器件的随机化和去随机化操作的图形。

在数据随机化被激活的假设下描述写操作。数据输入缓冲器41可以从例如外部设备接收源数据‘1100’。数据随机化器42可以将源数据‘1100’随机化并且相应地将随机化数据‘1010’输出给可以对应于图1的页面缓冲120的数据寄存器43。因此，随机化源数据序列‘1010’可以被存储在存储单元阵列44中。

在数据随机化被激活的假设下描述读操作。存储在存储单元阵列43中的数据可以被数据寄存器43读取。被数据寄存器43所读取的已存储随机化数据‘1010’可以被数据去随机化器45去随机化，以产生去随机化的数据序列‘1100’。可以通过数据输出缓冲器46将去随机化的数据提供给外部设备。

在一些实施例中，数据随机化器42和数据去随机化器45可以对应于图2中所示的随机数据接口电路170。在一些实施例中，参考图2和4，数据随机化器42和数据去随机化器45可以被配置为共享某些元件，例如地址缓冲器171、地址计数器172、第一复用器173、以及随机序列产生器174。数据随机化器42可以进一步包括XOR门175a、第二复用器176和奇/偶锁存器177a。数据去随机化器45可以进一步包括奇/偶锁存器177b、XOR门175b和第三复用器178。

图5是说明根据一些实施例的存储器件的操作的图形。

在图5所示的操作中，假定数据随机化没有被激活。这样，参考图5描述非随机化写操作。源数据‘1100’可以通过数据输入缓冲器51被提供给数据寄存器53，而不通过数据随机化器52。就是说，可以不执行随机化操作。源数据‘1100’可以由数据寄存器53存储在存储单元阵列54中。

现在在数据随机化没有被激活的假设下参考图5来描述非随机化读操作。数据寄存器53可以从存储单元阵列54中读取源数据‘1100’。所读取的源数据‘1100’可以通过数据输出缓冲器55被提供给外部设备，而不经历去随机化过程。

图6是说明根据一些实施例的存储器件的写操作的流程图。

写操作可以包括：接收数据(S11)；确定是否随机化所接收数据(S12)；响应于需要数据随机化的决定来随机化所接收的数据(S13)；以及将随机化数据写入存储单元阵列110(S14)。写操作可以进一步包括：将所接收的数据写入存储单元阵列中而不进行数据随机化(S15)。

图7是说明根据一些实施例的存储器件的读操作的流程图。

参考图1、2和7，地址缓冲器171可以接收第n个页面地址。地址计数器172可以将所接收的页面地址增加到第(n+1)个页面地址。响应于高速缓存读信号Cache_rd，复用器173可以将地址计数器172的输出传送给随机序列产生器174。

响应于地址计数器172产生第(n+1)个页面地址，页面缓冲电路120可以读出存储器的第(n+1)个页面(71)。同时，页面缓冲电路120可以将在前一个周期所读出的第n个页面数据输出给第二奇/偶锁存器177b(72)。

然后，地址计数器172可以将所存储的地址加一以产生第(n+2)个页面地址，并且页面缓冲电路120可以读出第(n+2)个页面(73)。同时，页面缓冲电路120可以将在前一个周期所读出的第(n+1)个页面数据输出给第二奇/偶锁存器177b(74)。页面缓冲电路120可以进一步包括锁存器电路，用于在读出第(n+1)个页面时的同时存储第(n+1)个数据。

从上面描述可以理解，当接收到正常(即，非高速缓存)读命令时，随机序列产生器174可以利用从外部设备所提供的地址作为种子来产生随机数据。当接收到高速缓存读命令时，随机序列产生器174可以基于由随机数据接口170内的地址计数器172所产生的地址来产生随机数据。因此，在一些实施例中，能够利用在存储器件内部所产生的地址(即，种子)将响应于高速缓存读命令读取的数据去随机化。

根据一些实施例的存储器件可以被配置为将正被编程入存储器的数据随机化，并且将从存储器读取的数据(即，从存储单元阵列中读取的随机化数据)去随机化。这意味着可以减小相邻存储单元之间的干扰。进一步，即使当接收到高速缓存读命令时，存储器件也可以将随机化数据去随机化。这可以利用地址计数器172来实现，该地址计数器172增加初始地址以产生能够被用作使数据去随机化的种子的地址。

快闪存储器件是非易失性存储器，它能够在即使存储器没有供电的情况下保持存储在其中的数据。随着移动设备，例如，蜂窝电话机、个人数字助手、数码相机、便携式游戏终端、MP3播放器、全球定位系统(GPS)设备等使用的快速增长，快闪存储器件正在被广泛应用于代码存储以及数据存储。快闪存储器件也可以被应用于家电设备中，例如，高清电视机、数字可视化盘(DVD)、路由器、以及其它设备。

图8是示意性说明包含根据一些实施例的存储器件的计算系统的框图。

参考图8，计算系统10包括快闪存储器件11、存储控制器12、处理单元13(例如微处理器或中央处理单元)、用户接口14、以及调制解调器16(例如基带芯片组)。快闪存储器件11可以基本上如图1所示配置。在快闪存储器件11中，通过存储控制器12存储要由处理单元13处理的N位数据(其中，N是正整数)。如果如图8中所示的计算系统是移动装置，则它可以进一步包括用于供电的电池15。

虽然图8中未示出，但是所述计算系统可以进一步装备有其它元件，例如应用芯片、照相机图像处理器(例如，CMOS图像传感器；CIS)、移动DRAM等。例如，存储控制器12和快闪存储器件11可以构成使用非易失性存储器存储数据的固态驱动器(SSD)。在美国专利公开No.2006/0152981中公开了一个示例SSD，其通过引用而被合并于此。类似地，快闪存储器件11和存储控制器12可以构成使用非易失性存储器存储数据的存储卡。

图9是示意性说明包含根据一些实施例的存储器件的基于存储器的存储设备的框图。

如图9中所示，基于存储器的存储设备20可以包括卡21，包含存储器22和存储控制器23。例如，卡21可以是例如快闪存储卡的存储卡。就是说，卡21可以是满足诸如数码相机、个人计算机等的电子设备中所使用的任何工业标准的卡。应当理解，存储控制器23通过卡21或者基于从主机24接收的控制信号来控制存储器22。

在附图和说明书中已经公开了本发明的典型实施例，虽然使用了特定的术语，然而它们仅仅被用于一般描述性含义，并不是限定的目的。下面的权利要求书阐明了本发明的范围。

Claims (5)

1.一种非易失性存储器件，包括：

存储单元阵列，被配置为存储数据；

页面缓冲电路，连接到该存储单元阵列并且被配置为读取数据；以及

随机数据接口电路，被配置为基于响应于高速缓存读取信号自动生成的种子值来将由页面缓冲电路所读取的数据去随机化，

其中，高速缓存读取信号在接收到高速缓存读取命令时被激活；

其中，随机数据接口电路还被配置为通过正常读取命令从外部接收初始地址，并且响应于激活的高速缓存读取信号，将该初始地址增加给定值以生成用于选择下一页面的地址，作为种子值。

2.如权利要求1所述的非易失性存储器件，进一步包括输入/输出缓冲电路，被配置为将从外部设备接收的源数据传送给随机数据接口电路，并且被配置为从随机数据接口电路接收去随机化数据，并将去随机化数据传送给外部设备。

3.如权利要求2所述的非易失性存储器件，其中，该随机数据接口电路包括：

随机序列产生器，被配置为响应于递增的初始地址产生随机数据序列；

第一XOR门，被配置为利用随机数据序列将从输入/输出缓冲电路接收的数据随机化；以及

第二XOR门，被配置为利用随机数据序列将随机化数据去随机化。

4.如权利要求1所述的非易失性存储器件，其中，该页面缓冲电路包括数据锁存器，被配置为在页面缓冲电路将第n页数据输出给随机数据接口电路的同时，存储从存储单元阵列中所存储的第n-1页数据所读出的数据。

5.如权利要求4所述的非易失性存储器件，其中，该数据锁存器被配置为在从存储单元阵列读出第n页所存储的数据的同时，将从第n-1页所存储的数据中读出的数据输出给随机数据接口电路。