CN113129975A - 存储器冗余修复 - Google Patents

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Abstract

本申请案涉及存储器冗余修复。存储器及其操作可包含：多个内容可寻址存储器CAM单元，其各自用于存储相应数据值；匹配信号产生器，其经配置以产生所述多个CAM单元中的每一CAM单元是否指示其相应数据值与相应接收信号值之间的匹配的指示；及多个存储元件，其各自用于存储相应数据值，其中所述多个存储元件中的每一存储元件以一对一关系对应于所述多个CAM单元中的相应CAM单元，且其中所述多个存储元件中的每一存储元件响应于所述匹配信号产生器的所述指示以在指示其对应CAM单元的匹配时产生指示所述存储元件的所述相应数据值的数据信号。

Description

存储器冗余修复
相关申请案
本申请案主张2019年12月30日申请的第62/954,797号美国临时申请案的权益，其全部内容特此以引用的方式并入本文中。
技术领域
本发明大体上涉及集成电路，且特定来说，在一或多个实施例中，本发明涉及用于存储器的冗余修复的电路系统及方法。
背景技术
集成电路装置遍历各种电子装置。一种特定类型包含存储器装置，通常简称为存储器。存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及闪存。
闪存已发展成为各种电子应用的非易失性存储器的普遍来源。闪存通常使用允许高存储器密度、高可靠性及低功耗的单晶体管存储器单元。通过对电荷存储结构(例如浮动栅极或电荷陷阱)进行编程(其通常称为写入)或其它物理现象(例如，相变或极化)，存储器单元的阈值电压(Vt)的改变确定每一存储器单元的数据状态(例如数据值)。闪存及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、器械、交通工具、无线装置、移动电话及可移除存储器模块，且非易失性存储器的用途不断扩大。
NAND闪存是闪存装置的常见类型，因此被称为其中布置基本存储器单元配置的逻辑形式。通常，NAND闪存的存储器单元阵列经布置使得阵列的一行的每一存储器单元的控制栅极经连接在一起以形成例如字线的存取线。阵列的列包含一起串联连接于一对选择门(例如源极选择晶体管及漏极选择晶体管)之间的存储器单元串(通常称为NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到例如列位线的数据线。已知在存储器单元串与源极之间及/或存储器单元串与数据线之间使用一个以上选择门的变化。
尽管制造技术不断改进，但制造期间的缺陷通常是不可避免的。此外，随着存储器大小不断增大及特征大小不断减小，此类制造缺陷的数目可能趋于增加。为面对此类缺陷维持生产良率，通常在存储器的制造中实施冗余。
冗余是一种并入可用于替换缺陷存储器元件的备用或冗余存储器元件的方法。作为实例，存储器可具有存储器单元的冗余列。如果确定存储器单元有缺陷，那么可通过将含有缺陷存储器单元的列的地址重定向到冗余列来将含有缺陷存储器单元的存储器单元列替换为冗余存储器单元列。此过程对存储器的最终用户通常是透明的。
发明内容
本发明的一个方面涉及一种存储器，其包括：多个内容可寻址存储器(CAM)单元，其中所述多个CAM单元中的每一CAM单元经配置以存储相应数据值；匹配信号产生器，其经配置以产生所述多个CAM单元中的每一CAM单元是否指示其相应数据值与相应接收信号值之间的匹配的指示；及多个存储元件，其中所述多个存储元件中的每一存储元件以一对一关系对应于所述多个CAM单元中的相应CAM单元，其中所述多个存储元件中的每一存储元件经配置以存储相应数据值，且其中所述多个存储元件中的每一存储元件响应于所述匹配信号产生器的所述指示而选择性产生指示所述存储元件的所述相应数据值的数据信号。
本发明的另一方面涉及一种存储器，其包括：内容寻址存储器(CAM)单元阵列，其包括多个分组的CAM单元，其中所述CAM单元阵列中的每一CAM单元经配置以存储相应数据值；多个信号节点，其中所述多个信号节点中的每一信号节点与所述多个分组的CAM单元中的每一分组的CAM单元的相应CAM单元通信；多个匹配信号产生器，其中所述多个匹配信号产生器中的每一匹配信号产生器对应于所述多个分组的CAM单元中的相应分组的CAM单元，且其中所述多个匹配信号产生器中的每一匹配信号产生器经配置以产生其相应分组的CAM单元是否指示其相应数据值与从所述多个信号节点中的其相应信号节点接收的信号值之间的匹配的指示；多个分组的存储元件，其中所述多个分组的存储元件中的每一分组的存储元件对应于所述多个分组的CAM单元中的相应分组的CAM单元及所述相应分组的CAM单元的所述相应匹配信号产生器；及多路复用器，其具有与所述多个信号节点中的每一信号节点通信的第一多个输入，具有与所述多个分组的存储元件中的每一存储元件的输出通信的第二多个输入，且具有多个输出；其中所述多个分组的存储元件中的每一存储元件以一对一关系对应于其相应分组的CAM单元中的相应CAM单元，其中所述多个分组的存储元件中的每一存储元件经配置以存储相应数据值，且其中所述多个分组的存储元件中的每一存储元件响应于其匹配信号产生器的所述指示而在所述存储元件的所述相应匹配信号产生器的所述指示指示匹配时在所述存储元件的输出上产生指示所述存储元件的所述相应数据值的数据信号及在所述存储元件的所述相应匹配信号产生器的所述指示指示不匹配时向所述存储元件的所述输出呈现高阻抗；且其中所述多路复用器经配置以在所述多个匹配信号产生器中无匹配信号产生器指示匹配时将其多个输出连接到所述第一多个输入及在所述多个匹配信号产生器中的任何匹配信号产生器指示匹配时将其多个输出连接到所述第二多个输入。
本发明的另一方面涉及一种操作存储器的方法，其包括：比较接收地址部分与存储地址部分；产生是否在所述接收地址部分与所述存储地址部分之间检测到匹配的指示；在所述接收地址部分与所述存储地址部分之间检测到匹配时响应于所述指示而激活多个存储元件；及响应于所述激活多个存储元件的输出而存取冗余存储器元件。
附图说明
图1是根据实施例的与作为电子系统的部分的处理器通信的存储器的简化框图。
图2A到2B是可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3A到3B是相关技术的修复逻辑及控制电路系统的框示意图。
图4A到4D是根据实施例的修复逻辑及控制电路系统的框示意图。
图5是根据实施例的用于与匹配信号产生器通信的内容可寻址存储器单元及相关联存储元件的示意图。
图6A到6D是根据实施例的存储元件及对应逻辑的示意图。
图7是根据实施例的操作存储器的方法的流程图。
具体实施方式
在以下详细描述中，参考形成其一部分的附图，且附图中通过说明的方式展示特定实施例。在图式中，相同参考数字描述所有若干视图中的大体上类似组件。可在不脱离本发明的范围的情况下利用其它实施例且进行结构、逻辑及电改变。因此，以下详细描述不应被视为意在限制。
本文使用的术语“半导体”可指例如材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂及未掺杂半导体、由基底半导体结构支撑的硅的外延层及所属领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，先前过程步骤可能已用于在基底半导体结构中形成区/结，且术语“半导体”可包含含有此类区/结的下伏层。
除非从上下文显而易见，否则本文所使用的术语“导电”及其各种相关形式(例如传导、导电地、传导的、导电、导电性等)是指电传导的。类似地，除非从上下文显而易见，否则本文所使用的术语“连接(connecting)”及其各种相关形式(例如连接(connect)、经连接、连接(connection)等)是指电连接。
图1是根据实施例的与第二设备(呈作为第三设备(呈电子系统的形式)的部分的处理器130的形式)通信的第一设备(呈存储器(例如存储器装置)100的形式)的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、器械、交通工具、无线装置、移动电话及类似者。处理器130(例如存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置100包含逻辑上布置成行及列的存储器单元阵列104。逻辑行的存储器单元通常连接到同一存取线(通常称为字线)，而逻辑列的存储器单元通常选择性连接到同一数据线(通常称为位线)。单个存取线可与存储器单元的一个以上逻辑行相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程为至少两个目标数据状态中的一者。
提供行解码电路系统108及列解码电路系统110以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路系统112以管理命令、地址及数据输入到存储器装置100及从存储器装置100输出数据及状态信息。地址寄存器114与I/O控制电路系统112及行解码电路系统108及列解码电路系统110通信以在解码之前锁存地址信号。根据实施例，地址寄存器114可进一步与修复逻辑及控制电路系统128通信。尽管修复逻辑及控制电路系统128被描绘为与列解码电路系统110通信用于存储器单元的缺陷列的冗余修复，但本文描述的概念同样可应用于存储器单元的缺陷行的冗余修复。命令寄存器124与I/O控制电路系统112及控制逻辑116通信以锁存传入命令。
控制器(例如存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，且产生用于外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如感测操作[其可包含读取操作及验证操作]、编程操作及/或擦除操作)。控制逻辑116与行解码电路系统108及列解码电路系统110通信以响应于地址而控制行解码电路系统108及列解码电路系统110。控制逻辑116可包含指令寄存器128，其可表示用于存储计算机可读指令的计算机可用存储器。针对一些实施例，指令寄存器128可表示固件。替代地，指令寄存器128可表示存储器单元阵列104中的一组存储器单元，例如存储器单元的保留块。
控制逻辑116还与高速缓存寄存器118通信。高速缓存寄存器118如控制逻辑116指示那样锁存传入或传出的数据以在存储器单元阵列104分别忙于写入或读取其它数据时暂时存储数据。在编程操作(例如写入操作)期间，数据可从高速缓存寄存器118传递到数据寄存器120用于转移到存储器单元阵列104；接着，新数据可从I/O控制电路系统112锁存于高速缓存寄存器118中。在读取操作期间，数据可从高速缓存寄存器118传递到I/O控制电路系统112用于输出到外部处理器130；接着，新数据可从数据寄存器120传递到高速缓存寄存器118。高速缓存寄存器118及/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成存储器装置100的页缓冲器的一部分)。页缓冲器可进一步包含感测装置(图1中未展示)以例如通过感测连接到存储器单元阵列104中的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与I/O控制电路系统112及控制逻辑116通信以锁存状态信息用于输出到处理器130。
存储器装置100通过控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可包含芯片启用CE#、命令锁存器启用CLE、地址锁存器启用ALE、写入启用WE#、读取启用RE#及写入保护WP#。取决于存储器装置100的性质，可通过控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100通过多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)及通过I/O总线134将数据输出到处理器130。
举例来说，命令可通过I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收，且接着可写入到命令寄存器124中。地址可通过I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收，且接着可写入到地址寄存器114中。数据可通过I/O控制电路系统112处用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收，且接着可写入到高速缓存寄存器118中。随后，可将数据写入到数据寄存器120中用于对存储器单元阵列104进行编程。针对另一实施例，可省略高速缓存寄存器118，且可将数据直接写入到数据寄存器120中。数据还可通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出。尽管可参考I/O引脚，但其可包含通过外部装置(例如处理器130)提供到存储器装置100的电连接的任何导电节点，例如常用的导电垫或导电凸块。
所属领域的技术人员将了解，可提供额外电路系统及信号，且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可能不一定分离到集成电路装置的相异组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的一个以上块组件的功能性。替代地，集成电路装置的一或多个组件或组件部分可经组合以执行图1单个块组件的功能性。
另外，尽管根据用于接收及输出各种信号的通用约定描述特定I/O引脚，但应注意，I/O引脚(或其它I/O节点结构)的其它组合或数目可用于各种实施例中。
图2A是可用于参考图1描述的类型的存储器中的例如NAND存储器阵列的存储器单元阵列200A(例如作为存储器单元阵列104的一部分)的一部分的示意图。存储器阵列200A包含例如字线2020到202N的存取线及例如位线2040到204M的数据线。字线202可以多对一关系连接到全局存取线(例如全局字线)(图2A中未展示)。针对一些实施例，存储器阵列200A可形成于半导体上方，所述半导体例如可经导电掺杂以具有导电性类型，例如p型导电性以例如形成p阱或n型导电性以例如形成n阱。
存储器阵列200A可布置成行(各自对应于字线202)及列(各自对应于位线204)。每一列可包含一串串联连接的存储器单元(例如非易失性存储器单元)，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性连接)到共源极(SRC)216，且可包含存储器单元2080到208N。存储器单元208可表示用于数据存储的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接于选择门210(例如场效应晶体管)(例如选择门2100到210M中的一者(例如，其可为源极选择晶体管，通常称为选择门源极))与选择门212(例如场效应晶体管)(例如选择门2120到212M中的一者(例如，其可为漏极选择晶体管，通常称为选择门漏极))之间。选择门2100到210M可共同连接到选择线214(例如源极选择线(SGS))，且选择门2120到212M可共同连接到选择线215(例如漏极选择线(SGD))。尽管被描绘为传统场效应晶体管，但选择门210及212可利用类似于(例如，相同于)存储器单元208的结构。选择门210及212可表示串联连接的多个选择门，其中每一选择门经串联配置以接收相同或独立控制信号。
每一选择门210的源极可连接到共源极216。每一选择门210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择门2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择门210可经配置以将对应NAND串206选择性连接到共源极216。每一选择门210的控制栅极可连接到选择线214。
每一选择门212的漏极可连接到对应NAND串206的位线204。举例来说，选择门2120的漏极可连接到对应NAND串2060的位线2040。每一选择门212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择门2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择门212可经配置以将对应NAND串206选择性连接到对应位线204。每一选择门212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为准二维存储器阵列，且可具有通常呈平面结构，例如，其中共源极216、NAND串206及位线204在大体上平行平面中延伸。替代地，图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可大体上垂直于含有共源极216的平面及含有位线204的平面延伸，位线204可大体上平行于含有共源极216的平面。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的变化)的数据存储结构234(例如浮动栅极、电荷陷阱或经配置以存储电荷的其它结构)及控制栅极236，如图2A中所展示。数据存储结构234可包含导电及电介质两种结构，而控制栅极236通常由一或多种导电材料形成。在一些情况中，存储器单元208可进一步具有界定源极/漏极(例如源极)230及界定源极/漏极(例如漏极)232。存储器单元208使其控制栅极236连接到(且在一些情况中形成)字线202。
存储器单元208的列可为选择性连接到给定位线204的NAND串206或多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可(但非必需)包含共同连接到给定字线202的所有存储器单元208。存储器单元208的行通常可分为存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202N且选择性连接到偶数位线204(例如位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如偶数存储器单元)的一个物理页，而共同连接到字线202N且选择性连接到奇数位线204(例如位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如奇数存储器单元)的另一物理页。尽管图2A中未明确描绘位线2043到2045，但从图显而易见，存储器单元阵列200A的位线204可从位线2040连续编号到位线204M。共同连接到给定字线202的存储器单元208的其它分组也可界定存储器单元208的物理页。针对某些存储器装置，共同连接到给定字线的所有存储器单元可被视为存储器单元的物理页。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元的物理页的部分(在一些实施例中，其仍可为整行)(例如存储器单元的上或下页)可被视为存储器单元的逻辑页。存储器单元的块可包含经配置以一起被擦除的存储器单元，例如连接到字线2020到202N的所有存储器单元(例如共享共同字线202的所有NAND串206)。除非明确区分，否则本文参考的存储器单元的页是指存储器单元的逻辑页的存储器单元。
尽管已结合NAND闪存论述图2A的实例，但本文描述的实施例及概念不受限于特定阵列架构或结构，而是可包含其它结构(例如SONOS或经配置以存储电荷的其它数据存储结构)及其它架构(例如AND阵列、NOR阵列等)。
图2B是可用于参考图1描述的类型的存储器中的存储器单元阵列200B(例如，作为存储器单元阵列104的一部分)的一部分的另一示意图。图2B中的相同编号元件对应于关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入可包含半导体柱的垂直结构，其中柱的一部分可用作NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择门漏极)选择性连接到位线2040到204M，且通过选择晶体管210(例如，其可为源极选择晶体管，通常称为选择门源极)选择性连接到共源极216。多个NAND串206可选择性连接到同一位线204。NAND串206的子集可通过加偏压于选择线2150到215K以选择性激活各自在NAND串206与位线204之间的特定选择晶体管212来连接到其相应位线204。可通过加偏压于选择线214来激活选择晶体管210。每一字线202可连接到存储器阵列200B的存储器单元的多个行。通过特定字线202共同彼此连接的存储器单元的行可统称为层面。
三维NAND存储器阵列200B可形成于外围电路系统226上方。外围电路系统226可表示用于存取存储器阵列200B的各种电路系统。外围电路系统226可包含互补电路元件。举例来说，外围电路系统226可包含形成于同一半导体衬底上的n沟道及p沟道晶体管，通常被称为CMOS或互补金属氧化物半导体的工艺。尽管由于集成电路制造及设计进步，CMOS通常不再利用严格金属氧化物半导体构造，但为方便起见，仍保留CMOS名称。修复逻辑及控制电路系统可表示外围电路系统226的一部分。
随着存储器单元阵列的存储器密度提高(例如，集成电路裸片的给定区域的存储器单元数目增加)，对外围电路系统226内的区域的需求也可能增加。修复逻辑及控制电路系统通常占用存储器的外围电路系统的很大一部分。各种实施例试图促进修复逻辑及控制电路系统的大小减小，同时提供用于存储器的冗余修复的类似功能性。
图3A到3B是相关技术的修复逻辑及控制电路系统的框示意图。图3A描绘作为相关技术的修复逻辑及控制电路系统的一部分的内容可寻址存储器(CAM)单元阵列300。CAM单元阵列300可具有数个行340，例如行3400到340j，其中j是任何自然数，即，非负整数值。CAM单元阵列300的每一行340可包含数个CAM单元342，例如CAM单元3420到342i，其中i是任何自然数。一般来说，i的值可经选择使得i+1等于待存储到CAM单元阵列300的地址部分的数字的数目。举例来说，针对列冗余，地址部分可对应于待存取的存储器单元的列地址。
CAM单元342通常可各自经配置以存储例如对应于地址信号的数字的数据值且提供具有表示接收信号值是否匹配存储数据值的逻辑电平的输出信号。举例来说，每一CAM单元342可包含寄存器344，例如寄存器3440到344i，其分别与例如比较逻辑3460到346i的对应比较逻辑346通信(例如，连接到所述对应比较逻辑)。每一比较逻辑346可经连接以分别从对应信号节点354(例如信号节点3540到354i)接收信号值。举例来说，可被称为信号节点354[i:0]的信号节点354可各自经连接以例如从图1的地址寄存器114接收地址信号的对应数字。每一比较逻辑346可经配置以分别在其输出348(例如输出3480到348i)处产生信号，所述信号在存储于其寄存器344中的数据值(例如逻辑电平)被视为相同于(例如，等于)从其对应信号节点354接收的信号值(例如逻辑电平)(称为匹配)时具有第一逻辑电平及在存储于其寄存器344中的数据值被视为不同于从其对应信号节点354接收的信号值(称为不匹配)时具有不同于(例如，相反于)其第一逻辑电平的第二逻辑电平。举例来说，每一比较逻辑346可表示XOR门或XNOR门。
对一或多个行340的寄存器344进行编程可包含存取(例如，读取)存储对应于缺陷存储器元件的地址部分的存储器单元阵列104的特定部分。一般来说，存储器的测试可用于确定哪些存储器元件被视为可用及哪些被视为有缺陷。当存储器元件被视为有缺陷时，对应于所述存储器元件的地址部分可存储到存储器的非易失性存储位置，例如存储器单元阵列104。接着，可在存储器通电期间存取这些地址部分以相应地对寄存器344进行编程。
CAM单元阵列300的行340的每一CAM单元342的输出348可连接到对应于所述行340的匹配信号产生器350。以相同于行3400中描述的方式，每一行3400到340j可具有对应匹配信号产生器350，例如，相应匹配信号产生器3500到350j。每一匹配信号产生器350可经配置以分别在其输出352(例如输出3520到352j)处产生信号，所述信号在其对应CAM单元342的输出348中的每一者指示匹配时具有第一逻辑电平及在其对应CAM单元342的输出348中的任一者指示不匹配时具有不同于(例如，相反于)其第一逻辑电平的第二逻辑电平。应注意，匹配信号产生器350的输出352的第一逻辑电平可相同或不同于CAM单元342的输出348的第一逻辑电平。CAM单元阵列300的每一行340可以相同于关于行3400描绘的方式配置，其中每一比较逻辑3460到346i分别连接到其对应信号节点3540到354i。
实际上，对应缺陷存储器元件(例如含有识别为有缺陷的一或多个存储器单元的存储器单元列)的地址部分可存储于CAM单元阵列300的行340的CAM单元342中。CAM单元阵列300的每一行340可存储各自对应于不同缺陷存储器元件的不同地址部分。应注意，当经识别缺陷存储器元件的数目小于CAM单元阵列300的行340的数目时，行340中的一或多者可不存储任何地址部分，而是可存储不对应于任何可存取地址的值。举例来说，所有逻辑低电平或所有逻辑高电平的值可不对应于在信号节点354上接收的任何地址。以此方式，不对应于缺陷存储器元件的CAM单元阵列300的行340可经配置以响应于在信号节点354上接收的地址而总是指示不匹配。
存储地址部分的每一行340可进一步对应于相应冗余存储器元件，且每一冗余存储器元件可在例如存储器单元阵列104的地址空间外部具有可在信号节点354上接收的对应地址部分。举例来说，假设i＝7，从信号节点354接收的有效地址可对应于含于00000000到01111111中的地址空间，而用于冗余存储器元件的地址可对应于以10000000开始的地址空间。当每一行340存储不同地址部分或未存储任何有效地址部分时，可预期不多于一个输出352将指示其存储地址部分与从信号节点354接收的地址部分之间的匹配。以此方式，指示匹配的输出352可用于指示应存取对应于产生所述输出352的行340的冗余存储器元件，而非对应于在信号节点354上接收的地址部分的缺陷存储器元件。
先前修复逻辑及控制电路系统可响应于输出352而利用编码器来产生对应于行340的冗余存储器元件的地址部分以指示其输出352上的匹配。用于此用途的编码器通常已由复杂组合逻辑电路形成以从具有特定逻辑电平(例如逻辑低电平)的j个数字及具有不同逻辑电平(例如逻辑高电平)的1个数字的输入产生界定地址空间内的i+1个数字的j+1种唯一组合的输出。此类电路可利用存储器的外围电路系统的重要区域。
图3B描绘用于在匹配由图3A的匹配信号产生器350中的一者指示时产生冗余存储器元件的地址部分及在指示匹配时选择冗余存储器元件的地址部分或在指示不匹配时选择在信号节点354上接收的地址部分的编码器356及多路复用器(MUX)360。编码器356响应于输出3520到352j(其可称为输出352[j:0])而在输出358[i:0]处产生对应于对应于具有指示匹配的输出352的行340的冗余存储器元件的地址部分的i+1个地址信号。多路复用器360经连接以从输出358[i:0]接收i+1个地址信号且从信号节点354[i:0]接收i+1个地址信号。多路复用器360响应于来自控制信号节点364的控制信号而在指示不匹配时从信号节点354[i:0]选择地址信号用于输出及在指示匹配时从编码器356的输出358[i:0]选择地址信号。接着，在输出362[i:0]处提供选定地址信号例如用于输入到列解码电路系统110。
举例来说，在控制信号节点364处接收的信号可对应于接收输出3520到352j作为输入的OR门(未展示)的输出。以此方式，来自OR门的逻辑低电平可指示不匹配以从信号节点354[i:0]选择地址信号，而来自OR门的逻辑高电平可指示匹配以从编码器356选择地址信号。替代地，当由输出358[i:0]表示的地址部分的特定数字(例如来自输出358[i:0]的第i数字)在指示匹配时具有特定值及在指示不匹配时具有不同值时，地址部分的此数字可用作控制信号节点364处的控制信号。
图4A到4D是根据实施例的修复逻辑及控制电路系统的框示意图。图4A描绘根据实施例的作为修复逻辑及控制电路系统的一部分的内容可寻址存储器(CAM)单元阵列400。CAM单元阵列400可具有数个行440，例如行4400到440j，其中j是任何自然数，即，非负整数值。CAM单元阵列400的每一行440可包含数个CAM单元442，例如CAM单元4420到442i，其中i是任何自然数。CAM单元阵列400的每一行440可被称为CAM单元442的分组。一般来说，i的值可经选择使得i+1等于存储到CAM单元阵列400的地址部分的数字的数目。举例来说，针对列冗余，地址部分可对应于经寻址用于存取的存储器单元的列地址。在此实例中，CAM单元阵列400的每一行440可对应于不同列地址。
CAM单元442通常可各自经配置以存储例如对应于地址信号的数字的数据值且提供具有表示接收信号值是否匹配存储数据值的逻辑电平的输出信号。举例来说，每一CAM单元442可包含寄存器444，例如寄存器4440到444i，其分别与例如比较逻辑4460到446i的对应比较逻辑446通信(例如，连接到所述对应比较逻辑)。每一比较逻辑446可经连接以分别从对应信号节点454(例如信号节点4540到454i)接收信号值。举例来说，可被称为信号节点454[i:0]的信号节点454可各自经连接以例如从图1的地址寄存器114接收地址信号的对应数字。每一比较逻辑446可经配置以分别在其输出448(例如输出4480到448i)处产生信号，所述信号在存储于其寄存器444中的数据值(例如逻辑电平)被视为相同于(例如，等于)从其对应信号节点454接收的信号值(例如逻辑电平)(称为匹配)时具有第一逻辑电平及在存储于其寄存器444中的数据值被视为不同于从其对应信号节点454接收的信号值(称为不匹配)时具有不同于(例如，相反于)其第一逻辑电平的第二逻辑电平。举例来说，每一比较逻辑446可表示XOR门或XNOR门。
对一或多个行440的寄存器444进行编程可包含存取(例如，读取)存储对应于缺陷存储器元件的地址部分的存储器单元阵列104的特定部分。一般来说，存储器的测试可用于确定哪些存储器元件被视为可用及哪些被视为有缺陷。当存储器元件被视为有缺陷时，对应于所述存储器元件的地址部分可存储到存储器的非易失性存储位置，例如存储器单元阵列104。接着，可在存储器通电期间存取这些地址部分以相应地对寄存器444进行编程。
CAM单元阵列400的行440的每一CAM单元442的输出448可连接到对应于所述行440的匹配信号产生器450。以相同于行4400中描绘的方式，每一行4400到440j可具有对应匹配信号产生器450，例如相应匹配信号产生器4500到450j。每一匹配信号产生器450可经配置以分别在其输出474(例如输出4740到474j)处产生指示从信号节点4540到454i接收的信号与存储于对应行440的寄存器4440及444i中的值之间是否指示匹配的指示。
作为一个实例，指示可为信号，其在其对应CAM单元442的输出448中的每一者指示匹配时具有第一逻辑电平及在其对应CAM单元442的输出448中的任一者指示不匹配时具有不同于(例如，相反于)其第一逻辑电平的第二逻辑电平。举例来说，如果其CAM单元442指示与逻辑高电平匹配，那么匹配信号产生器450可表示AND门或NAND门。相反地，如果其CAM单元指示与逻辑低电平匹配，那么匹配信号产生器450可表示OR门或NOR门。应注意，匹配信号产生器450的输出474的第一逻辑电平可相同或不同于CAM单元442的输出448的第一逻辑电平。CAM单元阵列400的每一行440可以相同于关于行4400描绘的方式配置，其中每一比较逻辑4460到446i分别连接到其对应信号节点4540到454i。
替代地，匹配信号产生器450的指示可包含一对互补信号，其中如果其对应CAM单元442的输出448中的每一者指示匹配，那么互补信号对的第一信号具有第一逻辑电平，且互补信号对的第二信号具有第二逻辑电平，且其中如果其对应CAM单元442的输出448中的任一者指示不匹配，那么互补信号对的第一信号具有第二逻辑电平，且互补信号对的第二信号具有第一逻辑电平。
实际上，对应缺陷存储器元件(例如含有识别为有缺陷的一或多个存储器单元的存储器单元列)的地址部分可存储于CAM单元阵列400的行440的CAM单元442中。CAM单元阵列400的每一行440可存储各自对应于不同缺陷存储器元件的不同地址部分。应注意，当经识别缺陷存储器元件的数目小于CAM单元阵列400的行440的数目时，行440中的一或多者可不存储任何地址部分，而是可存储不对应于任何可存取地址的值。举例来说，所有逻辑低电平或所有逻辑高电平的值可不对应于在信号节点454上接收的任何地址。以此方式，不对应于缺陷存储器元件的CAM单元阵列400的行440可经配置以响应于在信号节点454上接收的地址而总是指示不匹配。
存储地址部分的每一行440可对应于相应冗余存储器元件，且每一冗余存储器元件可在例如存储器单元阵列104的地址空间外部具有可在信号节点454上接收的对应地址部分。举例来说，假设i＝7，从信号节点454接收的有效地址可对应于含于00000000到01111111中的地址空间，而冗余存储器元件的地址可对应于以10000000开始的地址空间。当每一行440存储不同地址部分或未存储任何有效地址部分时，可预期不多于一个输出474将指示其存储地址部分与从信号节点454接收的地址部分之间的匹配。以此方式，指示匹配的输出474可用于指示应存取对应于产生所述输出474的行440的冗余存储器元件，而非对应于在信号节点454上接收到的地址部分的缺陷存储器元件。
代替利用编码器来产生冗余存储器元件的地址，各种实施例包含对应于每一行440的选择性激活的存储元件470，例如存储元件4700到470i。特定行440的存储元件470各自可经配置以存储所述行440的冗余存储器元件的地址部分的相应数字的值。存储元件470可响应其对应匹配信号产生器450的输出474上的指示。举例来说，存储元件470(例如存储元件4700到470i)各自可经配置以分别在其相应输出472(例如输出4720到472i)上产生信号(其在其对应输出474上的指示指示所述行440的匹配时对应于所述行440的对应冗余存储器元件的地址部分的其相应数字)及在其对应输出474上的指示指示所述行440的不匹配时呈现高阻抗(例如高Z)。一行440的每一输出4720到472i可分别共同连接到每一剩余行440的对应输出4720到472i。
尽管存储元件470被描绘为物理上紧密接近其对应CAM单元442，但存储元件470可远离其对应CAM单元442定位，前提是其与对应匹配信号产生器450通信，且无需到CAM单元442自身的任何连接。
对一或多个行440的存储元件470进行编程可包含存取(例如，读取)存储对应于冗余存储器元件的地址部分的存储器单元阵列104的特定部分。如先前所述，存储器的测试可用于确定哪些存储器元件被视为可用及哪些被视为有缺陷。当存储器元件被视为有缺陷时，对应于所述存储器元件的地址部分可存储到存储器的非易失性存储位置，例如存储器单元阵列104。类似地，冗余存储器元件可被指派用于替换缺陷存储器元件。冗余存储器元件的地址部分可在确定缺陷存储器元件的地址之前或之后被指派。接着，可在存储器通电期间存取这些地址部分以相应地对存储元件470进行编程。替代地，冗余存储器元件的地址部分可经硬编码到电路系统中，如参考图6A到6C论述。
图4B描绘用于在图4A的匹配信号产生器450中的一者指示匹配时选择冗余存储器元件的地址部分或在指示不匹配时选择在信号节点454上接收的地址部分的多路复用器(MUX)460。多路复用器460经连接以从输出472[i:0]接收i+1个地址信号及从信号节点454[i:0]接收i+1个地址信号。多路复用器460响应于来自控制信号节点464的控制信号而在指示不匹配时从信号节点454[i:0]选择地址信号用于输出及在指示匹配时从输出472[i:0]选择地址信号。接着，在输出462[i:0]处提供选定地址信号例如用于输入到列解码电路系统110。
举例来说，在控制信号节点464处接收的信号可对应于接收输出4720到472j作为输入的OR门(未展示)的输出。以此方式，来自OR门的逻辑低电平可指示不匹配以从信号节点454[i:0]选择地址信号，而来自OR门的逻辑高电平可指示匹配以从输出472[i:0]选择地址信号。替代地，当由输出472[i:0]表示的地址部分的特定数字(例如来自输出472[i:0]的第i数字)在指示匹配时具有特定值及在指示不匹配时具有不同值时，地址部分的此数字可用作控制信号节点464处的控制信号。来自输出472[i:0]的第i数字可对应于地址部分的最高有效数字。
图4C描绘跨越多个行440的存储元件470当中的输出472[i:0]的共同连接。举例来说，图4C描绘连接到存储元件470x(z-1)、470xz及470x(z+1)的输出472x，其可分别对应于行440z-1、440z及440z+1的存储元件470x。参考图4A，x可表示从0到i的任何自然数，且z可表示从1到j-1的任何自然数。
图4D描绘例如在输出4740y及4741y上提供一对互补信号的输出474y，其中输出4741y连接到反相器475y的输出，反相器475y具有连接到匹配信号产生器450y的输入。参考图4A，y可表示从0到j的任何自然数。以此方式，输出474y0可提供第一信号，其在其对应CAM单元442的输出448中的每一者指示匹配时具有其第一逻辑电平及在其对应CAM单元442的输出448中的任一者指示不匹配时具有其第二逻辑电平。类似地，输出474y1可提供第二信号，其在其对应CAM单元442的输出448中的每一者指示匹配时具有其第二逻辑电平及在其对应CAM单元442的输出448中的任一者指示不匹配时具有其第一逻辑电平。
图5是根据实施例的用于与匹配信号产生器450y(例如行440y的匹配信号产生器450y)通信的CAM单元442x及相关联存储元件470x的示意图。举例来说，CAM单元442x可表示对应于匹配信号产生器450y的图4A的任何CAM单元4420到442i，其中匹配信号产生器450y可表示图4A的任何匹配信号产生器4500到450j。举例来说，参考图4A，x可表示从0到i的任何自然数，且y可表示从0到j的任何自然数。
CAM单元442x可包含寄存器444x及比较逻辑446x。寄存器444x可包含一对交叉耦合反相器5840及5841。存储于寄存器444x中的数据值可由其节点5860处的逻辑电平表示。比较逻辑446x可包含XOR门以在寄存器444x的数据值等于(例如，使逻辑电平相同于)在其对应信号节点454x处接收的信号值时在其输出448x处提供逻辑低电平及在寄存器444x的数据值不同于(例如，使逻辑电平不同于)在其对应信号节点454x处接收的信号值时在其输出448x处提供逻辑高电平。
图5的寄存器444x已通过不描绘用于设置及复位交叉耦合反相器5840及5841的电路系统(例如，用于将一个数据值或另一数据值存储到寄存器444x)来简化。然而，用于设置或复位一对交叉耦合反相器的电路系统在相关技术中已广为人知，且图6D中呈现用于一对不同交叉耦合反相器的合适电路系统的实例。
返回参考图5，比较逻辑446x可包含第一pFET 5760，其具有连接到电压节点5800的第一源极/漏极及连接到寄存器444x的节点5861的控制栅极。电压节点5800可经配置以接收上轨供应电压，例如供应电压Vcc。比较逻辑446x可进一步包含第二pFET 5761，其具有连接到pFET 5760的第二源极/漏极的第一源极/漏极、连接到信号节点454x的控制栅极及连接到输出448x的第二源极/漏极。
比较逻辑446x可进一步包含第一nFET 5780，其具有连接到电压节点5820的第一源极/漏极及连接到节点5860的控制栅极。电压节点5820可经配置以接收下轨供应电压，例如参考电势，例如供应电压Vss，其可为接地的或0V。比较逻辑446x可进一步包含第二nFET5781，其具有连接到nFET 5780的第二源极/漏极的第一源极/漏极、连接到信号节点454x的控制栅极及连接到输出448x的第二源极/漏极。
比较逻辑446x可进一步包含第三pFET 5762，其具有连接到电压节点5801的第一源极/漏极及连接到寄存器444x的节点5860且连接到第一nFET 5780的控制栅极的控制栅极。电压节点5801可经配置以接收上轨供应电压，例如供应电压Vcc。比较逻辑446x可进一步可包含第四pFET 5763，其具有连接到pFET 5762的第二源极/漏极的第一源极/漏极、连接到具有连接到信号节点454x的输入的反相器588的输出的控制栅极及连接到输出448x的第二源极/漏极。
比较逻辑446x可进一步包含第三nFET 5782，其具有连接到电压节点5821的第一源极/漏极及连接到节点5861且连接到第一pFET 5760的控制栅极的控制栅极。电压节点5821可经配置以接收下轨供应电压，例如参考电势，例如供应电压Vss，其可为接地的或0V。比较逻辑446x可进一步包含第四nFET 5783，其具有连接到nFET 5782的第二源极/漏极的第一源极/漏极、连接到反相器588的输出的控制栅极及连接到输出448x的第二源极/漏极。
存储元件470x可包含pFET 590，其具有连接到电压节点594的第一源极/漏极、连接到输出472x的第二源极/漏极及连接到第一控制信号节点5980的控制栅极。电压节点594可经配置以接收上轨供应电压，例如供应电压Vcc。存储元件470x可进一步包含nFET 592，其具有连接到电压节点596的第一源极/漏极、连接到输出472x的第二源极/漏极及连接到第二控制信号节点5981的控制栅极。电压节点596可经配置以接收下轨供应电压，例如参考电势，例如供应电压Vss，其可为接地的或0V。控制信号节点5980或5981中的一者可经配置以接收指示其对应匹配信号产生器450y是否指示匹配的控制信号，而另一控制信号节点5981或5980可分别经配置以接收固定控制信号，不管其对应匹配信号产生器450y是否指示匹配。将参考图6A到6D提供额外细节。
图5进一步描绘可连接到输出472x的偏压元件549。偏压元件549被描绘为下拉电阻以例如在输出472x处使逻辑高电平放电以将其静息状态转变为逻辑低电平。特定来说，电阻(例如电阻器)547具有连接到输出472x的第一端及连接到电压节点545的第二端。电压节点545可经配置以接收下轨供应电压，例如参考电势，例如供应电压Vss，其可为接地的或0V。替代地，偏压元件549可为上拉电阻以例如在输出472x处对逻辑低电平充电以将其静息状态转变为逻辑高电平。针对上拉电阻，电压节点545可代以经配置以接收上轨供应电压，例如供应电压Vcc。
可包含偏压元件549来使输出472x的逻辑状态恢复到某个已知逻辑电平，因为输出472x可在其对应存储元件470全部处于高阻抗状态时电浮动。偏压元件549可用于非所有输出472[i:0]上。举例来说，如果地址部分的数字(例如第i数字)用作到控制信号节点464的控制信号，那么对应输出472i可包含偏压元件549，而其余输出4720到472i-1可不包含偏压元件549，因为其静息逻辑状态可能无关紧要。如果地址部分的第i数字的逻辑高电平指示匹配且因此期望选择冗余存储器元件的地址部分，那么偏压元件549可为下拉电阻，使得控制信号节点464将指示期望选择接收无输出472i由其对应存储元件470i中的一者主动驱动为高的地址部分。替代地，如果地址部分的第i数字的逻辑低电平指示匹配，那么偏压元件549可为上拉电阻，使得控制信号节点464将指示期望选择接收无输出472i由其对应存储元件470i中的一者主动驱动为低的地址部分。
图5进一步描绘选择性激活的反相器551，其具有连接到输出472x的输出且具有连接到寄存器444x的节点5861的输入。反相器551可用于读取寄存器444x以例如在输出472x处提供具有相同于节点5860的逻辑电平的信号，例如表示存储到寄存器444x的数据值。反相器551可响应在控制信号节点5530y及5531y上接收的互补控制信号。举例来说，当控制信号节点5530y具有第一逻辑电平且控制信号节点5531y具有不同于第一逻辑电平的第二逻辑电平时，反相器551可在其输出处产生具有节点5860的逻辑电平的信号，及当控制信号节点5530y具有第二逻辑电平且控制信号节点5531y具有第一逻辑电平时，反相器551可处于高阻抗状态。控制信号节点5530y及5531y可由行440y的每一寄存器444x共用以因此在输出472[i:0]处提供行440y的每一CAM单元442的存储数据值。当期望读取特定行440的寄存器444或指示来自匹配信号产生器450中的一者的匹配时，控制信号节点5530y或5531y中的一者处的信号可与提供到节点464的控制信号逻辑组合以将地址信号从输出472[i:0]传递到多路复用器460的输出462[i:0]。
图6A到6D是根据实施例的用于与匹配信号产生器450y(例如行440y的匹配信号产生器450y)通信的存储元件470x及对应逻辑的示意图。参考图4A，x可表示从0到i的任何自然数，且y可表示从0到y的任何自然数。
图6A及6B的实例可将存储元件470x表示为分别存储逻辑高电平及逻辑低电平的硬接线存储元件。将冗余存储器元件指派给CAM单元阵列400的行440可在制造存储器之前发生。因而，存储元件470的电路系统可经预定及简单制造以具有在激活时呈现逻辑高电平或逻辑低电平的连接性。
在图6A的实例中，第一控制信号节点5980可与匹配信号产生器450y的输出4740y通信(例如，连接到匹配信号产生器450y的输出4740y)。针对此实施例，匹配的指示可由输出4740y上的逻辑低电平表示。第二控制信号节点5981可连接到电压节点657。电压节点657可经配置以接收下轨供应电压，例如参考电势，例如供应电压Vss，其可为接地的或0V。
通过此连接性，当输出4740y通过呈现具有逻辑低电平的信号来指示其对应匹配信号产生器450y的匹配时，可激活pFET 590同时可取消激活nFET 592以因此将输出472x连接到电压节点594。类似地，如果输出4740y呈现具有逻辑高电平的信号(例如，指示不匹配)，那么可取消激活pFET 590及nFET 592两者。
在图6B的实例中，第一控制信号节点5980可连接到电压节点655。电压节点655可经配置以接收上轨供应电压，例如供应电压Vcc。第二控制信号节点5981可与匹配信号产生器450y的输出4741y通信(例如，连接到匹配信号产生器450y的输出4741y)。针对此实施例，匹配的指示可由输出4741y上的逻辑高电平表示。
通过此连接性，当输出4741y通过呈现具有逻辑高电平的信号来指示其对应匹配信号产生器450y的匹配时，可激活nFET 592同时可取消激活pFET 590以因此将输出472x连接到电压节点596。类似地，如果输出4741y呈现具有逻辑低电平的信号(例如，指示不匹配)，那么可取消激活nFET 592及pFET 590两者。
应注意，在图6A的实例中，nFET 592、电压节点596及电压节点657可从示意图消除，同时提供在输出472x处选择性呈现逻辑高电平的类似功能性，且在图6B的实例中，pFET590、电压节点594及电压节点655可从示意图消除，同时提供在输出472x处选择性呈现逻辑低电平的类似功能性。
图6C的实例可将存储元件470x表示为只读存储元件。特定来说，第一控制信号节点5980可连接到第一可编程元件6590的输出及第二可编程元件6591的输出。第二控制信号节点5981可连接到第三可编程元件6592的输出及第四可编程元件6593的输出。
第一可编程元件6590可具有与匹配信号产生器450y的输出4740y通信(例如，连接到匹配信号产生器450y的输出4740y)的输入。针对此实施例，匹配的指示可由输出4740y上的逻辑低电平表示。第二可编程元件6591可具有连接到电压节点655的输入。电压节点655可经配置以接收上轨供应电压，例如供应电压Vcc。
第三可编程元件6592可具有与匹配信号产生器450y的输出4741y通信(例如，连接到匹配信号产生器450y的输出4741y)的输入。第四可编程元件6593可具有连接到电压节点657的输入。电压节点657可经配置以接收下轨供应电压，例如参考电势，例如供应电压Vss，其可为接地的或0V。
可编程元件6590到6593可各自为熔丝或反熔丝(F/A)元件。此类可编程元件在相关技术中已广为人知。特定来说，熔丝元件通常在其输入与输出之间呈现闭路，而反熔丝元件通常在其输入及输出之间呈现开路。通过对可编程元件施加适当电压电平，可更改(例如，永久更改)熔丝元件以在其输入与输出之间呈现开路，或可更改(例如，永久更改)反熔丝元件以在其输入与输出之间呈现闭路。
对图6C的存储元件470x进行编程以存储逻辑高电平可包含对第一可编程元件6590进行编程以呈现闭路、对第二可编程元件6591进行编程以呈现开路、对第三可编程元件6592进行编程以呈现开路及对第四可编程元件6593进行编程以呈现闭路。以此方式，当输出4740y通过呈现具有逻辑低电平的信号来指示其对应匹配信号产生器450y的匹配时，可激活pFET 590同时可取消激活nFET 592以因此将输出472x连接到电压节点594。类似地，如果输出4740y呈现具有逻辑高电平的信号(例如，指示不匹配)，那么可取消激活pFET 590及nFET592两者。
对图6C的存储元件470x进行编程以存储逻辑低电平可包含对第一可编程元件6590进行编程以呈现开路、对第二可编程元件6591进行编程以呈现闭路、对第三可编程元件6592进行编程以呈现闭路及对第四可编程元件6593进行编程以呈现开路。以此方式，当输出4741y通过呈现具有逻辑高电平的信号来指示其对应匹配信号产生器450y的匹配时，可激活nFET 592同时可取消激活pFET 590以因此将输出472x连接到电压节点596。类似地，如果输出4741y呈现具有逻辑低电平的信号(例如，指示不匹配)，那么可取消激活nFET 592及pFET590两者。
图6D的实例可将存储元件470x表示为基于寄存器的存储元件。特定来说，第一控制信号节点5980可连接到第一nFET 6610的第一源极/漏极及第一pFET 6630的第一源极/漏极。第二控制信号节点5981可连接到第二nFET 6611的第一源极/漏极及第二pFET 6631的第一源极/漏极。
第一nFET 6610可具有与匹配信号产生器450y的输出4740y通信(例如，连接到匹配信号产生器450y的输出4740y)的第二源极/漏极。针对此实施例，匹配的指示可由输出4740y上的逻辑低电平表示。第一pFET 6630可具有连接到电压节点655的第二源极/漏极。电压节点655可经配置以接收上轨供应电压，例如供应电压Vcc。
第二pFET 6631可具有与匹配信号产生器450y的输出4741y通信(例如，连接到匹配信号产生器450y的输出4741y)的第二源极/漏极。第二nFET 6611可具有连接到电压节点657的第二源极/漏极。电压节点657可经配置以接收下轨供应电压，例如参考电势，例如供应电压Vss，其可为接地的或0V。
第一nFET 6610、第二nFET 6611、第一pFET 6630及第二pFET 6631可各自使其控制栅极与寄存器669的节点665通信(例如，连接到寄存器669的节点665)。节点665可经配置以具有对应于存储到寄存器669的数据值的逻辑电平。在此实例中，寄存器669包含一对交叉耦合反相器6670及6671。反相器6671的输入及反相器6670的输出可连接到第一nFET 6710的第一源极/漏极。第一nFET 6710可具有连接到第一电压节点6730的第二源极/漏极，且可具有连接到第一控制信号节点6750的控制栅极。反相器6670的输入及反相器6671的输出可连接到第二nFET 6711的第一源极/漏极。第二nFET 6711可具有连接到第二电压节点6731的第二源极/漏极，且可具有连接到第二控制信号节点6751的控制栅极。电压节点6730及6731各自可经配置以接收下轨供应电压，例如参考电势，例如供应电压Vss，其可为接地的或0V。
对图6D的存储元件470x进行编程以存储逻辑高电平可包含将足以在节点665处发展逻辑高电平的逻辑高电平瞬时施加于控制信号节点6750，否则使控制信号节点6750及6751维持逻辑低电平。以此方式，控制信号节点5980可与输出4740y通信且与电压节点655隔离，且控制信号节点5981可连接到电压节点657且与输出4741y隔离。因而，当输出4740y通过呈现具有逻辑低电平的信号来指示其对应匹配信号产生器450y的匹配时，可激活pFET 590同时可取消激活nFET 592以因此将输出472x连接到电压节点594。类似地，如果输出4740y呈现具有逻辑高电平的信号(例如，指示不匹配)，那么可取消激活pFET 590及nFET 592两者。
对图6D的存储元件470x进行编程以存储逻辑低电平可包含将足以在节点665处发展逻辑低电平的逻辑高电平瞬时施加于控制信号节点6751，否则使控制信号节点6750及6751维持逻辑低电平。以此方式，控制信号节点5980可与输出4740y隔离且连接到电压节点655，且控制信号节点5981可与电压节点657隔离且与输出4741y通信(例如，连接到输出4741y)。因而，当输出4741y通过呈现具有逻辑高电平的信号来指示其对应匹配信号产生器450y的匹配时，可激活nFET 592同时可取消激活pFET 590以因此将输出472x连接到电压节点596。类似地，如果输出4741y呈现具有逻辑低电平的信号(例如，指示不匹配)，那么可取消激活nFET 592及pFET 590两者。
应注意，尽管图6A到6D的实例利用具有一对互补输出4740y及4741y的匹配信号产生器的指示，但可在指示仅具有一个信号值时添加反相器以将指示的逻辑电平转换为适当值以选择性激活pFET 590或nFET 592，这取决于存储数据值。
图7是根据实施例的操作存储器的方法的流程图。方法可呈计算机可读指令的形式，例如，存储到指令寄存器128。此类计算机可读指令可由控制器(例如控制逻辑116)执行以致使存储器(例如存储器的相关组件)执行方法。在701，可比较接收地址部分与存储地址部分。举例来说，待存取的存储器单元的列地址可在CAM单元阵列处接收，且与存储到CAM单元阵列的一或多个行的地址部分比较。
在703，可产生是否检测到匹配的指示。举例来说，CAM单元的每一行的输出可提供到对应匹配信号产生器，且每一匹配信号产生器可产生是否检测到匹配(例如，其对应CAM单元中的每一者是否指示所述行的存储地址部分的相应数字与接收地址部分的相应数字之间的匹配)或是否检测到不匹配(例如，其对应CAM单元中的任一者是否不指示所述行的存储地址部分的相应数字与接收地址部分的相应数字之间的匹配)的指示。
在705，当检测到匹配时，可响应于指示而激活多个存储元件。举例来说，多个存储元件中的每一存储元件可在被激活时呈现对应于存储数据值的信号，及可在被取消激活时呈现高阻抗。此激活可响应指示的逻辑电平。
在707，可响应于激活的多个存储元件的输出而存取冗余存储器元件。举例来说，激活的多个存储元件的输出可表示对应于预定用于替换被视为有缺陷的存储器元件的任何存取请求的冗余存储器元件且对应于匹配接收地址部分的地址部分。
结论
尽管本文已说明及描述特定实施例，但所属领域的一般技术人员将了解，为了实现相同目的而计算的任何布置可替换所展示的特定实施例。实施例的许多调适对所属领域的一般技术人员来说是显而易见的。因此，本申请案希望涵盖实施例的任何调适或变化。

Claims (21)

1.一种存储器，其包括：
多个内容可寻址存储器CAM单元，其中所述多个CAM单元中的每一CAM单元经配置以存储相应数据值；
匹配信号产生器，其经配置以产生所述多个CAM单元中的每一CAM单元是否指示其相应数据值与相应接收信号值之间的匹配的指示；及
多个存储元件，其中所述多个存储元件中的每一存储元件以一对一关系对应于所述多个CAM单元中的相应CAM单元，其中所述多个存储元件中的每一存储元件经配置以存储相应数据值，且其中所述多个存储元件中的每一存储元件响应于所述匹配信号产生器的所述指示而选择性产生指示所述存储元件的所述相应数据值的数据信号。
2.根据权利要求1所述的存储器，其中所述多个CAM单元中的每一CAM单元的所述相应数据值对应于缺陷存储器元件的地址部分的数字，且其中所述多个存储元件中的每一存储元件的所述相应数据值对应于冗余存储器元件的地址部分的数字。
3.根据权利要求1所述的存储器，其中针对所述多个存储元件中的至少一个存储元件，所述存储元件的所述相应数据值不同于所述多个CAM单元的其对应CAM单元的所述相应数据值。
4.根据权利要求1所述的存储器，其中所述匹配信号产生器的所述指示包括信号，所述信号在所述多个CAM单元中的每一CAM单元指示其相应数据值与其相应接收信号值之间的匹配时具有第一逻辑电平及在所述多个CAM单元中的任何CAM单元指示其相应数据值与其相应接收信号值之间的不匹配时具有不同于所述第一逻辑电平的第二逻辑电平。
5.根据权利要求4所述的存储器，其中所述指示的所述信号是第一信号，且其中所述匹配信号产生器的所述指示进一步包括第二信号，所述第二信号在所述多个CAM单元中的每一CAM单元指示其相应数据值与其相应接收信号值之间的匹配时具有所述第二逻辑电平及在所述多个CAM单元中的任何CAM单元指示其相应数据值与其相应接收信号值之间的不匹配时具有所述第一逻辑电平。
6.根据权利要求5所述的存储器，其中其相应数据值具有特定逻辑电平的所述多个存储元件中的每一存储元件响应于所述第一信号的所述逻辑电平而不考虑所述第二信号的所述逻辑电平，且其中其相应数据值具有不同于所述特定逻辑电平的不同逻辑电平的所述多个存储元件中的每一存储元件响应于所述第二信号的所述逻辑电平而不考虑所述第一信号的所述逻辑电平。
7.根据权利要求6所述的存储器，其中所述特定逻辑电平及所述第二逻辑电平是相同逻辑电平，且其中所述不同逻辑电平及所述第一逻辑电平是相同逻辑电平。
8.根据权利要求1所述的存储器，其中所述多个存储元件的特定存储元件包括第一场效应晶体管FET，所述第一FET具有连接到第一电压节点的第一源极/漏极及连接到第二FET的第一源极/漏极的第二源极/漏极，其中所述第二FET具有连接到第二电压节点的第二源极/漏极，其中所述第一电压节点经配置以接收第一电压电平，其中所述第二电压节点经配置以接收低于所述第一电压电平的第二电压电平，其中所述第一FET经配置以在所述特定存储元件存储具有第一逻辑电平的数据值时响应于所述指示而被选择性激活及在所述特定存储元件存储具有不同于所述第一逻辑电平的第二逻辑电平的所述数据值时不管所述指示为何而被取消激活，且其中所述第二FET经配置以在所述特定存储元件存储具有第二逻辑电平的所述数据值时响应于所述指示而被选择性激活及在所述特定存储元件存储具有所述第一逻辑电平的所述数据值时不管所述指示为何而被取消激活。
9.根据权利要求8所述的存储器，其中所述特定存储元件是选自由硬接线存储元件、只读存储元件及基于寄存器的存储元件组成的群组的类型。
10.一种存储器，其包括：
内容寻址存储器CAM单元阵列，其包括多个分组的CAM单元，其中所述CAM单元阵列中的每一CAM单元经配置以存储相应数据值；
多个信号节点，其中所述多个信号节点中的每一信号节点与所述多个分组的CAM单元中的每一分组的CAM单元的相应CAM单元通信；
多个匹配信号产生器，其中所述多个匹配信号产生器中的每一匹配信号产生器对应于所述多个分组的CAM单元中的相应分组的CAM单元，且其中所述多个匹配信号产生器中的每一匹配信号产生器经配置以产生其相应分组的CAM单元是否指示其相应数据值与从所述多个信号节点中的其相应信号节点接收的信号值之间的匹配的指示；
多个分组的存储元件，其中所述多个分组的存储元件中的每一分组的存储元件对应于所述多个分组的CAM单元中的相应分组的CAM单元及所述相应分组的CAM单元的所述相应匹配信号产生器；及
多路复用器，其具有与所述多个信号节点中的每一信号节点通信的第一多个输入，具有与所述多个分组的存储元件中的每一存储元件的输出通信的第二多个输入，且具有多个输出；
其中所述多个分组的存储元件中的每一存储元件以一对一关系对应于其相应分组的CAM单元中的相应CAM单元，其中所述多个分组的存储元件中的每一存储元件经配置以存储相应数据值，且其中所述多个分组的存储元件中的每一存储元件响应于其匹配信号产生器的所述指示而在所述存储元件的所述相应匹配信号产生器的所述指示指示匹配时在所述存储元件的输出上产生指示所述存储元件的所述相应数据值的数据信号及在所述存储元件的所述相应匹配信号产生器的所述指示指示不匹配时向所述存储元件的所述输出呈现高阻抗；且
其中所述多路复用器经配置以在所述多个匹配信号产生器中无匹配信号产生器指示匹配时将其多个输出连接到所述第一多个输入及在所述多个匹配信号产生器中的任何匹配信号产生器指示匹配时将其多个输出连接到所述第二多个输入。
11.根据权利要求10所述的存储器，其中所述多路复用器响应于所述第二多个输入中的输入的逻辑电平而确定所述多个匹配信号产生器中的匹配信号产生器是否指示匹配。
12.根据权利要求10所述的存储器，其中针对所述多个分组的存储元件中的特定分组的存储元件中的每一存储元件，所述存储元件的所述输出共同连接到所述多个分组的存储元件中的每一剩余分组的存储元件中的相应存储元件。
13.根据权利要求10所述的存储器，其中针对所述多个匹配信号产生器中的每一匹配信号产生器，所述匹配信号产生器的所述指示包括一对互补信号。
14.根据权利要求13所述的存储器，其中针对所述多个存储元件中的每一存储元件，所述存储元件在所述存储元件存储第一数据值时响应于所述对互补信号的第一信号及在所述存储元件存储不同于所述第一数据值的第二数据值时响应于所述对互补信号的第二信号。
15.一种操作存储器的方法，其包括：
比较接收地址部分与存储地址部分；
产生是否在所述接收地址部分与所述存储地址部分之间检测到匹配的指示；
在所述接收地址部分与所述存储地址部分之间检测到匹配时响应于所述指示而激活多个存储元件；及
响应于所述激活多个存储元件的输出而存取冗余存储器元件。
16.根据权利要求15所述的方法，其中比较所述接收地址部分与所述存储地址部分包括比较对应于待存取的所述存储器的存储器元件的接收地址部分与对应于被视为有缺陷的所述存储器的存储器元件的存储地址部分。
17.根据权利要求15所述的方法，其中激活所述多个存储元件包括激活共同存储对应于所述冗余存储器元件的地址部分的多个存储元件。
18.根据权利要求15所述的方法，其中所述存储地址部分是第一存储地址部分，其中所述指示是第一指示，其中所述多个存储元件是第一多个存储元件，且其中所述冗余存储器元件是第一冗余存储器元件，所述方法进一步包括：
比较所述接收地址部分与第二存储地址部分；
产生是否在所述接收地址部分与所述第二存储地址部分之间检测到匹配的第二指示；
在所述接收地址部分与所述第一存储地址部分之间检测到不匹配时响应于所述第一指示而取消激活所述第一多个存储元件；
在所述接收地址部分与所述第二存储地址部分之间检测到匹配时响应于所述第二指示而激活第二多个存储元件；
在所述接收地址部分与所述第一存储地址部分之间检测到不匹配时响应于所述第一指示而取消激活所述第二多个存储元件；及
响应于所述激活第二多个存储元件的输出而存取第二冗余存储器元件。
19.根据权利要求18所述的方法，其中针对所述第一多个存储元件中的每一存储元件，所述存储元件的所述输出连接到所述第二多个存储元件中的对应存储元件的所述输出。
20.根据权利要求15所述的方法，其进一步包括：
在所述接收地址部分与所述存储地址部分之间检测到不匹配时响应于所述指示而取消激活所述多个存储元件。
21.根据权利要求20所述的方法，其中取消激活所述多个存储元件包括针对所述多个存储元件中的每一存储元件向所述存储元件的所述输出呈现高阻抗。
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