CN109684239B - 防止系统芯片的非易失性存储器被复制的方法 - Google Patents

防止系统芯片的非易失性存储器被复制的方法 Download PDF

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Abstract

本发明公开了一种防止系统芯片的非易失性存储器被复制的方法，包括：(a)输入一写入地址信号至一写入地址判断逻辑；(b)判断该写入地址信号为特定地址范围的下界或上界，以产生一选择码信号；(c)将该选择码信号输入至一复用器；(d)输入一随机数产生器所产生的随机数信号至复用器；以及(f)输入随机数信号至非易失性存储器，以写入该非易失性存储器的特定地址范围。

Description

防止系统芯片的非易失性存储器被复制的方法
技术领域
本发明关于一种系统芯片的技术，特别涉及一种防止系统芯片的非易失性存储器被复制的方法。
背景技术
整合在系统单芯片(System on Chip；SoC)中的非易失性存储器可以储存程式或资料，在断电后该程式或资料仍能保存于非易失性存储器中，重新启动电源后该系统单芯片仍能依照保存于非易失性存储器中的内容执行相同的功能。
使用者可以使用相同型号的系统单芯片，依照不同需求开发储存于非易失性存储器内的程式或资料。如果储存于非易失性存储器内的程式或资料被他人取得，则他人可用相同的程式或资料复制相同功能的系统单芯片，这是使用者不愿意发生的事。
目前现有许多保护、防止刺探或读出储存于非易失性存储器内的程式或资料的方法，仅止于对系统单芯片本身的物理防护；如果从程式或资料的原始来源窃取，则所有现有的物理防护都是无效的。其它方法，例如在芯片中加入实体不可复制功能(PhysicallyUnclonable Function:PUF)的加密保护设计(例如专利公告号I488477)，则需要特殊制程(例如专利公告号I571906)、或特殊设计(例如专利公开号201734879)。
鉴于上述习知技术的缺点，本发明提供一种崭新的防止系统芯片的非易失性存储器被复制的方法以克服上述缺点。
发明内容
有鉴于此，本发明的主要目的在于提供一种防止系统芯片的非易失性存储器被复制的方法。
本发明提出在系统单芯片中的非易失性存储器的特定地址范围，强迫限制写入且只能写入随机数的方法。因此，不同系统单芯片会因为该特定地址范围的资料不同，而有物理本质上的差异，形成无法完全被复制的绝对性的物理性障碍。
上述非易失性存储器的写入方法是由本发明的非易失性存储器控制器来完成，该控制器可由芯片中的逻辑电路来实现，且必须被设计为完全无法被程式控制。该控制器可以自动侦测写入地址是否在特定地址范围，若是落在范围内，则自动选用随机数产生器的输出作为写入资料，若是落在范围外，则可与一般的非易失性存储器控制器相同，选用系统母线的写入资料信号作为写入资料。
在本发明之中，可以设计相对较大的非易失性存储器的特定地址范围，并且选择所产生的随机数来源特性相对较好的随机数产生器，则特定地址范围内资料重复的机率可以降至可以忽略的水准。
为达到上述目的，本发明的技术方案是这样实现的：
一种防止系统芯片的非易失性存储器被复制的方法，包括(a)输入一写入地址信号至一写入地址判断逻辑；(b)于该写入地址判断逻辑之中判断该写入地址信号为特定地址范围的下界或上界，以产生一选择码信号；(c)将该选择码信号输入至一切换装置，以控制该切换装置的一选择端；(d)输入一随机数产生器所产生的随机数写入资料信号至该切换装置的该选择端；以及(f)输入该随机数写入资料信号至该非易失性存储器，以写入该非易失性存储器的特定地址范围。
根据本发明的另一观点，其中该系统芯片包含一处理单元、随机数产生器、一非易失性存储器控制模块、非易失性存储器以及一母线控制器。
根据本发明的一观点，上述非易失性存储器控制模块耦接非易失性存储器以及随机数产生器。
在另一观点之中，非易失性存储器控制模块包含切换装置、写入地址判断逻辑以及一非易失性存储器控制器。其中该切换装置包含至少一复用器，而复用器包含一输入端、一输出端以及2个选择端。
根据本发明的另一观点，其中非易失性存储器控制模块在特定地址范围内的写入资料无法被程式所控制。
非易失性存储器包含快闪存储器、可抹除编程只读存储器(EPROM)、电子抹除式可编程只读存储器(EEPROM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、或其它具有非挥发特性且可整合于硅芯片的存储器。快闪存储器包含单层记忆单元NAND/NOR型快闪存储器、或多层记忆单元NAND/NOR型快闪存储器。
此些优点及其它优点从以下较佳实施例的叙述及权利要求将使读者得以清楚了解本发明。
附图说明
如下所述的对本发明的详细描述与实施例的示意图，应使本发明更被充分地理解；然而，应可理解此仅限于作为理解本发明应用的参考，而非限制本发明于一特定实施例之中。
图1显示根据本发明的一实施例的非易失性存储器装置的功能方块示意图；
图2显示根据本发明的一实施例的非易失性存储器控制器的一示意图；
图3显示根据本发明的另一实施例的非易失性存储器控制器的功能方块示意图。
主要部件附图标记：
10 非易失性存储器装置
100 处理单元
102 随机数产生器
104 非易失性存储器控制模块
106 非易失性存储器
108 母线控制器
110 母线
120 非易失性存储器控制器
130 写入地址判断逻辑
140 切换装置
具体实施方式
此处本发明将针对发明具体实施例及其观点加以详细描述，此类描述为解释本发明的结构或步骤流程，其是供以说明之用而非用以限制本发明的权利要求。因此，除说明书中的具体实施例与较佳实施例外，本发明也可广泛施行于其它不同的实施例中。以下通过特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可通过本说明书所揭示的内容轻易地了解本发明的功效性与其优点。且本发明也可通过其它具体实施例加以运用及实施，本说明书所阐述的各项细节也可基于不同需求而应用，且在不悖离本发明的精神下进行各种不同的修饰或变更。
图1显示根据本发明的一非易失性存储器装置的示意图。在本实施例之中，非易失性存储器装置10为一系统芯片，包括一处理单元100、一随机数产生器102、一非易失性存储器控制模块104、非易失性存储器106以及一母线控制器108。非易失性存储器控制模块104耦接非易失性存储器106以及随机数产生器102。非易失性存储器控制模块104可以用硬体型式或韧体型式来实现。举例而言，非易失性存储器控制模块104为一逻辑电路，包括多个逻辑闸。非易失性存储器控制模块104可以根据一主机或处理单元100所下达的指令，在非易失性存储器106之中进行资料的写入、读取、抹除、重整及/或其他运作。处理单元100、随机数产生器102、非易失性存储器控制模块104是通过母线110而结合成为可以进行各种信号处理的非易失性存储器装置10。
处理单元100用以控制非易失性存储器控制模块104的整体运作。举例而言，处理单元100可以控制非易失性存储器控制模块104以执行本实施例的操作方法，以对非易失性存储器106进行重整，或者将资料写入非易失性存储器106之中。举一实施例而言，非易失性存储器控制模块104会维护一或多个逻辑转实体位址(logical to physical address)的信息表或位址映射表，以记录资料在非易失性存储器106中的实体位址的映射关系。藉此，当非易失性存储器106欲存取某一逻辑位址时，处理单元100便可根据所述信息表取得对应的实体位址，并于非易失性存储器106中的所述实体位址上存取资料。
举一实施例而言，非易失性存储器106包括一或多个非易失性存储器模块，其中非易失性存储器模块的数量端视应用而定。举例而言，非易失性存储器模块具有至少一实体块以储存主机或处理单元100所写入的资料。每一实体块具有至少一页面，其中属于同一个实体块的不同页面可被独立地写入，且属于同一个实体块的所有页面可以被同时地抹除。举例而言，每一实体块可由64、128、256个或其他任意个页面所组成。非易失性存储器种类繁多，举例而言包含快闪存储器、EPROM、EEPROM、MRAM、FRAM、及其它具有非挥发特性且可整合于硅芯片的存储器。快闪存储器例如为单层记忆单元(Single Level Cell:SLC)NAND型快闪存储器、多层记忆单元(MultiLevel Cell:MLC)NAND型快闪存储器、三层记忆单元(Triple Level Cell:TLC)NAND型快闪存储器或其他类型快闪存储器。其中，SLC NAND型快闪存储器的每个记忆单元可储存1个位元的资料，MLC NAND型快闪存储器的每个记忆单元可储存2个位元的资料，而TLC NAND型快闪存储器的每个记忆单元可储存3个位元的资料。SLC NAND型快闪存储器具有较低的功耗及较佳的续航力，而MLC NAND型快闪存储器则具有较高的功耗及较低的续航力。
对于多层记忆单元及三层记忆单元NAND型快闪存储器而言，其具有成对页面(Pair Page)与多页面于同一个记忆单元的特性，也即一个记忆单元中具有对应的两个页面或三个页面的位元资料。另外，对于同一实体块(block)而言，这些成对页面可能是连续或是不连续，其端视不同的设计而定。
随机数产生器102，可用以产生随机数或乱数。随机数产生器102耦接非易失性存储器控制模块104，使得上述非易失性存储器106的系统芯片的操作被实施。也即，于非易失性存储器控制模块104执行：在对非易失性存储器106进行存取的每一次，依据随机数产生器102所产生的随机数，以决定非易失性存储器106的特定地址区域，对该些区域进行写入的程序。
非易失性存储器106的写入或读出资料都有特殊的控制信号和时序，且非易失性存储器106无法直接连接于系统母线110，需要透过相应的非易失性存储器控制模块104来控制，处理单元100才能透过系统母线110来操作非易失性存储器106。在本发明之中，非易失性存储器106的写入方法是由非易失性存储器控制模块104来完成。举一实施例而言，非易失性存储器控制模块104可以由系统芯片中的逻辑电路来实现，并且非易失性存储器控制模块104必须被设计为在特定地址范围内的写入资料完全无法被程式所控制。
非易失性存储器控制模块104可以指定非易失性存储器106的特定位址写入随机数产生器102所产生的信号。也即，基于非易失性存储器控制模块104，本发明的系统单芯片中的非易失性存储器106的特定地址范围，会强迫限制写入且只能写入随机数产生器102产生的随机数。基于不同系统单芯片会因为该特定地址范围的资料不同，而有物理本质上的差异(例如：存储器单元的开启电压的不同)，形成无法完全被复制的绝对性的物理性障碍。因此，本发明的系统芯片的非易失性存储器106可以防止被其他系统单芯片所完全复制。
在本发明之中，非易失性存储器控制模块104耦接非易失性存储器106以及随机数产生器102。非易失性存储器控制模块104连接来自随机数产生器102的输出。如图2所示，本发明的非易失性存储器控制模块104可以馈入4类输入信号，分别为来自系统母线110的地址信号ADDR_BUS、来自系统母线110的写入资料信号WDATA_BUS、来自系统母线110的写入控制信号WE_BUS、来自随机数产生器102的信号WDATA_RNG。举一实施例而言，上述地址信号ADDR_BUS、写入资料信号WDATA_BUS、写入控制信号WE_BUS、随机数信号WDATA_RNG的控制信号和时序，系通过处理单元100发出指令，并通过母线控制器108来控制安排。由于非易失性存储器控制模块104连接来自随机数产生器102的输出，因此非易失性存储器控制模块104的输入信号包括来自随机数产生器102所产生的信号WDATA_RNG。也即，本发明的非易失性存储器控制模块104的输入信号除了包含来自系统母线110的地址信号ADDR_BUS、写入资料信号WDATA_BUS、写入控制信号WE_BUS之外，还包括来自随机数产生器102所产生的写入资料信号WDATA_RNG。换言之，在本实施例之中，非易失性存储器控制模块104的架构必须设计为可以接收系统母线110的地址信号ADDR_BUS、写入资料信号WDATA_BUS、写入控制信号WE_BUS，以及随机数产生器102所产生的写入资料信号WDATA_RNG。
如图2所示，在非易失性存储器控制模块104的控制信号之中，来自系统母线110的地址信号ADDR_BUS直接对映到非易失性存储器106的地址信号ADDR_NVM，来自系统母线110的写入资料信号WDATA_BUS直接对映到非易失性存储器106的写入资料信号WDATA_NVM，而来自系统母线110的写入控制信号WDATA_WE会触发非易失性存储器控制器120的内部的状态机(state machine)而产生整组非易失性存储器106的写入控制信号PROG_NVM；此外，通过处理单元100发出指令，以及非易失性存储器控制模块104的控制作用，可以选定随机数产生器102所产生的写入资料信号WDATA_RNG写入于非易失性存储器106的特定地址范围内的存储器单元之中。
如图3所示，在本实施例之中，可馈入系统母线100信号以及随机数产生器102信号的非易失性存储器控制模块104包括可馈入3类系统母线100输入信号的一般的非易失性存储器控制器120、写入地址判断逻辑130以及切换装置140。写入地址判断逻辑130可以根据来自系统母线110的输入地址信号ADDR_BUS，以判断该地址信号ADDR_BUS是特定地址范围的下界(RANGE_LOW)或上界(RANGE_HIGH)，以产生二个选择码，表示为数位信号0或1。写入地址判断逻辑130的特定地址范围的下界(RANGE_LOW)和上界(RANGE_HIGH)皆为常数。举一实施例而言，切换装置140包含多个输入埠、多个复用器140以及多个选择端，其中每个复用器140包含一输入端、一输出端以及至少一选择端。在本实施例之中，复用器140具有2个选择端，以选择写入资料信号WDATA_BUS或写入资料信号WDATA_RNG，以作为非易失性存储器控制器120的写入资料信号WDATA_BUS。在一般的非易失性存储器控制器120的输出信号之中，来自系统母线110的地址信号ADDR_BUS直接对映到非易失性存储器106的地址信号ADDR_NVM，来自系统母线110的写入资料信号WDATA_BUS直接对映到非易失性存储器106的写入资料信号WDATA_NVM，而来自系统母线110的写入控制信号WDATA_WE会触发非易失性存储器控制器120的内部的状态机(statemachine)而产生整组非易失性存储器106的写入控制信号PROG_NVM。然而，在本实施例之中，由于非易失性存储器控制模块104的架构中增加了写入地址判断逻辑130以及复用器140，并且可以馈入随机数产生器102信号，因此在非易失性存储器控制模块104之中的非易失性存储器106的写入资料信号WDATA_NVM的程序，将与在一般的非易失性存储器控制器120之中的非易失性存储器106的写入资料信号WDATA_NVM的程序有所不同。
如图3所示，于非易失性存储器控制模块104之中，系统母线110的写入资料信号WDATA_BUS的程序包含：系统母线110的写入地址信号ADDR_BUS输入至写入地址判断逻辑130；然后，写入地址判断逻辑130根据输入的写入地址信号ADDR_BUS以判断该地址信号ADDR_BUS是特定地址范围的下界RANGE_LOW或上界RANGE_HIGH，而产生了一选择码信号，表示为数位信号0或1；之后，将判断结果所产生的选择码输入至切换装置的复用器140，以控制决定复用器140选择写入资料信号，也即由复用器140的其中一选择端输入写入资料信号。举例而言，当判断结果的选择码为0，则复用器140选择写入资料信号WDATA_BUS，而当判断结果的选择码为1，则复用器140选择写入资料信号WDATA_RNG，以作为非易失性存储器控制器120的写入资料信号WDATA_BUS。
从上述可知，非易失性存储器控制器120可以自动侦测系统母线110的地址信号ADDR_BUS输入是否在特定地址范围；若是该写入地址落在范围之内，则自动选用随机数产生器102的输出写入资料信号WDATA_RNG作为写入资料，而若是该写入地址落在范围之外，则可与一般的非易失性存储器控制器120相同，选用系统母线110的写入资料信号WDATA_BUS作为写入资料。
在本发明之中，非易失性存储器106可被编程，以储存每一写入地址判断逻辑130的选择码，基于该些选择码，即可通过每一复用器140的选择端以控制每一复用器140选择实际输入至非易失性存储器控制器120的讯号，以作为非易失性存储器控制器120的写入资料信号WDATA_BUS。
在本发明之中，可以设计相对较大的非易失性存储器106的特定地址范围，并且选择所产生的随机数来源特性相对较好的随机数产生器102，则特定地址范围内资料重复的机率可以降至可以忽略的水准。
上述叙述为本发明的较佳实施例。此领域的技艺者应得以领会其用以说明本发明而非用以限定本发明所主张的专利权利范围。其专利保护范围当视前附的权利要求及其等同领域而定。凡熟悉此领域的技艺者，在不脱离本专利精神或范围内，所作的更动或润饰，均属于本发明所揭示精神下所完成的等效改变或设计，且应包含在上述的权利要求内。

Claims (10)

1.一种防止系统芯片的非易失性存储器被复制的方法，其特征在于，包括：
(a)输入一写入地址信号至一非易失性存储器控制模块的一写入地址判断逻辑；
(b)于该写入地址判断逻辑之中判断该写入地址信号为特定地址范围的下界或上界，以产生一选择码信号；
(c)将该选择码信号输入至该非易失性存储器控制模块的一切换装置，以控制所述切换装置的二选择端；
(d)输入一写入资料信号至该切换装置的该二选择端的一者，且输入一随机数产生器所产生的随机数写入资料信号至该切换装置的该二选择端的另一者；以及
(e)非易失性存储器控制器侦测该写入地址信号是否在该特定地址范围，以选用该随机数写入资料信号至该非易失性存储器的该特定地址范围内的存储器，或选用该写入资料信号写入至对应该非易失性存储器的该特定地址范围以外的地址的存储器；在该特定地址范围内的该随机数写入资料完全无法被程式所控制。
2.如权利要求1所述的防止系统芯片的非易失性存储器被复制的方法，其特征在于，所述系统芯片包含一处理单元、所述随机数产生器、所述非易失性存储器控制模块、所述非易失性存储器以及一母线控制器。
3.如权利要求2所述的防止系统芯片的非易失性存储器被复制的方法，其特征在于，所述非易失性存储器控制模块耦接所述非易失性存储器以及所述随机数产生器。
4.如权利要求3所述的防止系统芯片的非易失性存储器被复制的方法，其特征在于，所述非易失性存储器控制模块包含所述切换装置、所述写入地址判断逻辑以及所述非易失性存储器控制器。
5.如权利要求4所述的防止系统芯片的非易失性存储器被复制的方法，其特征在于，切换装置包含至少一复用器。
6.如权利要求5所述的防止系统芯片的非易失性存储器被复制的方法，其特征在于，复用器包含一输入端、一输出端以及2个选择端。
7.如权利要求1所述的防止系统芯片的非易失性存储器被复制的方法，其特征在于，所述非易失性存储器控制模块在所述特定地址范围内的写入资料无法被程式所控制。
8.如权利要求1所述的防止系统芯片的非易失性存储器被复制的方法，其特征在于，所述特定地址范围的所述下界与所述上界为常数。
9.如权利要求1所述的防止系统芯片的非易失性存储器被复制的方法，其特征在于，所述非易失性存储器包含单层记忆单元NAND/NOR型快闪存储器、或多层记忆单元NAND/NOR型快闪存储器。
10.如权利要求1所述的防止系统芯片的非易失性存储器被复制的方法，其特征在于，所述非易失性存储器包含可抹除编程只读存储器、电子抹除式可编程只读存储器、磁性随机存取存储器、铁电随机存取存储器、或其它具有非挥发特性且可整合于硅芯片的存储器。
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