KR20130046190A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 다수의 메모리 셀들을 포함하는 메모리 셀 블럭과, 페이지 어드레스 및 컬럼 어드레스를 이용하여 랜덤 값 데이터를 생성하기 위한 랜덤 값 생성 회로와, 상기 메모리 셀 블럭의 다수의 비트라인들과 연결되고,데이터 입력 동작시 외부로부터 입력된 입력 데이터와 상기 랜덤 값 데이터를 임시 저장하기 위한 페이지 버퍼부, 및 상기 페이지 버퍼부에 저장된 상기 입력 데이터와 상기 랜덤 값 데이터를 논리 연산하여 랜덤 데이터를 생성하도록 상기 페이지 버퍼부를 제어하기 위한 제어부를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operation method thereof}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로 외부로부터 입력된 데이터를 랜덤화하여 프로그램하기 위한 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치의 프로그램 동작에서, 메모리 셀 어레이에 특정한 조합의 데이터가 저장될 경우, 메모리 셀 어레이에 포함된 메모리 셀들 간의 간섭이 증가하여 데이터의 신뢰도가 저하될 수 있다. 구체적으로 설명하면, 메모리 셀 어레이에는 다수의 메모리 셀들이 포함되어 있기 때문에, 어느 특정 부분에 접속된 메모리 셀들에 동일한 데이터가 집중적으로 저장될 경우, 메모리 셀 어레이 내부적으로 전위차가 발생하면서 데이터가 바뀔 수가 있다. 따라서, 이러한 현상을 방지하기 위하여, 호스트로부터 입력된 프로그램 데이터를 랜덤화(randomizing)하여 메모리 셀 어레이에 프로그램한다.
이를 위해서는, 입출력 회로로 입력된 프로그램 데이터를 램덤화하는 동작을 수행한 후에, 랜덤화된 데이터를 페이지 버퍼에 입력한다. 이에 따라, 랜덤화되어 저장된 데이터를 이용한 프로그램 동작을 수행하면, 호스트로부터 입력받은 데이터가 메모리 셀 어레이에 랜덤하게 프로그램된다. 리드 동작은 프로그램 동작에서 수행한 랜덤화 동작을 역순으로 하여 원 데이터로 복구하는 동작을 진행한다.
도 1은 종래 기술에 따른 반도체 메모리 장치를 나타내는 구성도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 IO 버퍼(11), 랜덤 회로(12), 컬럼 디코더(13), 페이지 버퍼부(14) 및 메모리 셀 어레이(15)를 포함한다.
프로그램 동작 시 외부 호스트로부터 IO 버퍼(11)를 통해 입력된 입력 데이터는 랜덤 회로(12)에 의해 스크램블되어 랜덤 데이터로 출력된다. 랜덤 데이터는 컬럼 디코더(13)를 톨해 페이지 버퍼부(14)에 저장되고, 페이지 버퍼부(14)에 저장된 랜덤 데이터는 메모리 셀 어레이(15)에 프로그램된다.
독출 동작 시 페이지 버퍼부(14)는 메모리 셀 어레이(15)에 저장된 데이터를 센싱하여 독출 데이터로 임시 저장한다. 컬럼 디코더(13)는 페이지 버퍼부(14)에 저장된 독출 데이터를 랜덤 회로(12)로 전송하고, 랜덤 회로(12)는 상술한 스크램블 동작을 역으로 진행하여 IO 버퍼(110)를 통해 외부 호스트로 출력한다.
상술한 종래 기술은 데이터가 IO 버퍼(11)를 통해 입력될 때 랜덤 회로(12)에 의해 랜덤화되어야 하는데 최근 소자의 동작 속도가 점차 빨라짐에 따라 랜덤화하는 동작 시간에 의해 데이터 입력 동작의 마진이 감소하게 된다.
또한 메모리 셀 어레이의 하나의 페이지에 저장될 수 있는 데이터 수보다 작은 데이터가 입력되는 파티셜 데이터 입력 동작(Partial data input)시에는 하나의 페이지 중 입력된 데이터가 할당되지 않는 메모리 셀들에는 "1" 데이터가 자동적으로 할당되어 프로그램된다. 그러나 독출 동작시 입력된 데이터가 할당되지 않는 메모리 셀들의 데이터들도 원 데이터로 복구하는 동작을 수행하여 출력되는 문제점이 발생한다.
또한 카피백 동작시 호스트가 데이터를 출력하지 아니하고 일부 데이터만 수정하여 다른 메모리 블럭 또는 다른 페이지에 저장하는 동작을 수행하지 못한다. 이는 최초 랜덤 데이터 생성시 블럭 어드레스 및 페이지 어드레스가 가미된 랜덤화 동작을 수행함으로써 블럭 어드레스 및 페이지 어드레스가 변경되면 원 데이터로 복구하는 동작이 불가능해지기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 외부에서 입력된 외부 데이터와 랜덤 값 생성 회로에서 생성된 랜덤 값 데이터를 페이지 버퍼부의 각 래치에 저장한 후 이를 논리 조합하여 랜덤 데이터를 생성하고, 생성된 랜덤 데이터를 메모리 셀 블럭이 프로그램하는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 블럭과, 페이지 어드레스 및 컬럼 어드레스를 이용하여 랜덤 값 데이터를 생성하기 위한 랜덤 값 생성 회로와, 상기 메모리 셀 블럭의 다수의 비트라인들과 연결되고,데이터 입력 동작시 외부로부터 입력된 입력 데이터와 상기 랜덤 값 데이터를 임시 저장하기 위한 페이지 버퍼부, 및 상기 페이지 버퍼부에 저장된 상기 입력 데이터와 상기 랜덤 값 데이터를 논리 연산하여 랜덤 데이터를 생성하도록 상기 페이지 버퍼부를 제어하기 위한 제어부를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 블럭과, 페이지 어드레스 및 컬럼 어드레스를 이용하여 랜덤 값 데이터를 생성하기 위한 랜덤 값 생성 회로와, 상기 다수의 메모리 셀 블럭의 다수의 비트라인 그룹에 각각 대응하며, 데이터 입력 동작시 외부로부터 입력된 입력 데이터와 상기 랜덤 값 데이터를 임시 저장하기 위한 다수의 페이지 버퍼 그룹과, 상기 다수의 페이지 버퍼 그룹에 상기 입력 데이터를 전송하기 위한 컬럼 디코더부, 및 상기 페이지 버퍼부에 저장된 상기 입력 데이터와 상기 랜덤 값 데이터를 논리 연산하여 랜덤 데이터를 생성하도록 상기 페이지 버퍼 그룹들을 제어하기 위한 제어부를 포함한다.
본 발명의 일실시 예에 따른 반도체 메모리 장치의 동작 방법은 외부로부터 입력 데이터들이 입력되어 다수의 페이지 버퍼 각각에 저장되는 단계와, 랜덤 모드 시 상기 입력 데이터의 페이지 어드레스 및 컬럼 어드레스에 따라 랜덤 값 데이터가 생성되는 단계와, 상기 랜덤 값 데이터가 상기 다수의 페이지 버퍼 각각에 저장되는 단계와, 상기 다수의 페이지 버퍼 각각에 저장된 입력 데이터와 랜덤 값 데이터를 논리 연산하여 랜덤 데이터를 생성하여 각각의 페이지 버퍼에 저장하는 단계, 및 상기 랜덤 데이터를 다수의 페이지 버퍼와 연결된 메모리 셀 블럭에 프로그램하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 페이지 버퍼의 제1 래치에 프로그램 데이터를 입력하는 단계와, 상기 페이지 버퍼의 제2 래치에 상기 제1 래치에 입력된 데이터를 저장하고, 상기 제1 래치에 입력된 프로그램 데이터의 반전된 데이터를 제3 래치에 저장하는 단계와, 랜덤 값 데이터 생성 회로에서 생성된 랜덤 값 데이터를 상기 제1 래치에 저장하는 단계와, 상기 프로그램 데이터와 상기 랜덤 값 데이터를 XOR 연산하고 상기 연산 결과로 얻어진 데이터를 상기 제3 래치에 저장하는 단계, 및 상기 제3 래치에 저장된 데이터를 이용하여 프로그램 동작을 수행하는 단계를 포함한다.
본 기술에 따르면, 외부에서 입력된 외부 데이터와 랜덤 값 생성 회로에서 생성된 랜덤 값 데이터를 페이지 버퍼부의 각 래치에 저장한 후 이를 논리 조합하여 랜덤 데이터를 생성함으로써, 랜덤 데이터 생성 속도가 개선되고, 파티셜 데이터 입력 동작시 불필요한 랜덤화 동작이 개선되고 카피백 동작의 제한이 없어진다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 블럭도이다.
도 2는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 블럭도이다.
도 3은 도 2의 랜덤 값 생성 회로의 상세 회로도이다.
도 4는 페이지 버퍼 그룹 내의 하나의 페이지 버퍼를 나타내는 상세 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2를 참조하면, 반도체 메모리 장치(1000)는 IO 버퍼(100), 컬럼 디코더(200), 페이지 버퍼부(300), 랜덤 값 생성 회로(400), 메모리 블럭(500) 및 제어부를 포함한다.
IO 버퍼(100)는 데이터 입력 동작시 외부로부터 입력 데이터(input data)를 전송 받아 이를 컬럼 디코더(200)로 출력한다. IO 버퍼(100)는 데이터 독출 동작시 컬럼 디코더(200)로 부터 전송받은 독출 데이터를 외부로 출력한다.
컬럼 디코더(200)는 데이터 입력 동작시 IO 버퍼(100)로 부터 전송받은 입력 데이터들을 컬럼 어드레스들에 대응하는 다수의 데이터 라인 그룹(DL_B0_L<7:0>, DL_B0_H<7:0>, DL_B1_L<7:0>, DL_B1_H<7:0>)을 통해 페이지 버퍼부(300)로 출력한다. 컬럼 디코더(200)는 데이터 독출 동작시 페이지 버퍼부(300)로 부터 전송받은 독출 데이터를 IO 버퍼(100)로 출력한다.
페이지 버퍼부(300)는 다수의 페이지 버퍼 그룹(PB0_L, PB0_H, PB1_L, PB1_H)을 포함한다. 다수의 페이지 버퍼 그룹(PB0_L, PB0_H, PB1_L, PB1_H) 각각은 다수의 데이터 라인 그룹(DL_B0_L<7:0>, DL_B0_H<7:0>, DL_B1_L<7:0>, DL_B1_H<7:0>)에 대응된다. 또한 다수의 페이지 버퍼 그룹(PB0_L, PB0_H, PB1_L, PB1_H) 각각은 다수의 페이지 버퍼를 포함한다.
노멀 모드의 데이터 입력 동작시 다수의 페이지 버퍼 그룹(PB0_L, PB0_H, PB1_L, PB1_H) 내의 다수의 페이지 버퍼 각각은 다수의 데이터 라인 그룹(DL_B0_L<7:0>, DL_B0_H<7:0>, DL_B1_L<7:0>, DL_B1_H<7:0>)을 통해 전송된 입력 데이터를 임시 저장한 후 입력 데이터에 따라 연결된 비트라인의 전위를 변화시킨다. 또한 노멀 모드의 데이터 출력 동작시 다수의 페이지 버퍼 그룹(PB0_L, PB0_H, PB1_L, PB1_H) 내의 다수의 페이지 버퍼 각각은 연결된 비트라인의 전위를 센싱하여 이를 독출 데이터로 출력한다.
랜덤 모드의 데이터 입력 동작시 다수의 페이지 버퍼 그룹(PB0_L, PB0_H, PB1_L, PB1_H) 내의 다수의 페이지 버퍼 각각은 다수의 데이터 라인 그룹(DL_B0_L<7:0>, DL_B0_H<7:0>, DL_B1_L<7:0>, DL_B1_H<7:0>)을 통해 전송된 입력 데이터와 랜덤 값 생성 회로(400)에서 출력된 랜덤 값 데이터(RV<7:0> 중 하나)를 임시 저장하고, 입력 데이터와 저장된 랜덤 값 데이터를 논리 조합하여 랜덤 데이터를 생성한다. 랜덤 값 데이터는 '0' 또는 '1'이 랜덤(random)하게 선택되어 결정된다. 생성된 랜덤 데이터는 프로그램 데이터로 페이지 버퍼에 저장되며 프로그램 데이터에 따라 연결된 비트라인의 전위를 변화시킨다. 또한 랜덤 모드의 데이터 출력 동작시 다수의 페이지 버퍼 그룹(PB0_L, PB0_H, PB1_L, PB1_H) 내의 다수의 페이지 버퍼 각각은 연결된 비트라인의 전위를 센싱한 센싱 데이터와 랜덤 값 생성 회로(400)에서 출력된 랜덤 값 데이터(RV<7:0> 중 하나)를 임시 저장하고, 센싱 데이터와 저장된 랜덤 값 데이터는 논리 조합하여 독출 데이터를 생성한다. 이때 독출 데이터를 생성하는 논리 조합 동작은 랜덤 데이터를 생성하는 동작의 역으로 진행하는 것이 바람직하다.
데이터 입력 동작 및 데이터 출력 동작시 랜덤 값 생성 회로(400)는 페이지 어드레스(INT_AXPAGE<MSB:LSB>), 컬럼 어드레스(INT_AX<MSB:0>) 및 카운트 클럭 신호(CK4LFSR)에 응답하여 랜덤 값 데이터(RV<7:0>)를 출력한다. 또한 랜덤 값 생성 회로(400)는 카피백 동작 중 타겟 페이지의 데이터의 일부 데이터를 수정하고 다른 메모리 블럭의 페이지 또는 동일 메모리 블럭의 다른 페이지에 저장하는 동작을 수행할 때 랜덤 값 데이터를 생성하여 출력한다. 카운트 클럭 신호(CK4LFSR)는 데이터 입력 동작, 데이터 출력 동작 및 카피백 동작 중 랜덤화 동작을 수행할 때 일정한 주기를 갖도록 생성되는 클럭 신호이다.
메모리 셀 어레이(500)는 도시되진 않았지만 다수의 메모리 셀들이 비트라인에 직렬 연결된 다수의 스트링을 포함한다. 또한 메모리 셀 어레이(500)는 다수의 블럭(B0_H, B0_L, B1_H, 및 B1_L)으로 정의되며, 각 블럭은 다수의 스트링을 포함한다. 또한 다수의 블럭은 워드라인들을 공유하며, 동일한 워드라인에 연결된 메모리 셀들을 동을 페이지로 정의한다.
제어부(600)는 랜덤 모드의 데이터 입력 동작 시 페이지 버퍼부(300)에 임시 저장된 입력 데이터와 랜덤 값 데이터를 이용하여 랜덤 데이터를 생성하도록 페이지 버퍼부(300)를 제어한다. 또한 랜덤 모드의 데이터 출력 동작 시 페이지 버퍼부(300)에 임시 저장된 센싱 데이터와 랜덤 값 데이터를 이용하여 랜덤동작을 역으로 진행하여 독출 데이터를 생성하도록 페이지 버퍼부(300)를 제어한다
도 3은 도 2의 랜덤 값 생성 회로(400)의 상세 회로도이다.
도 3을 참조하면, 랜덤 값 생성 회로(400)는 초기 랜덤 신호 발생기(410), 시드 디코더(420), 및 선형 쉬프트 레지스터(Liner Feedback Shift Register)(430)를 포함한다.
초기 랜덤 신호 발생기(410)는 페이지 어드레스(INT_AXPAGE<MSB:LSB>) 및 컬럼 어드레스(INT_AX<MSB:0>)에 응답하여 초기 랜덤 값(OUTAX<7:0>)을 생성한다. 초기 랜덤 값(OUTAX<7:0>)은 페이지 어드레스(INT_AXPAGE<MSB:LSB>) 및 컬럼 어드레스(INT_AX<MSB:0>)에 응답하여 따라 생성되므로 워드라인 방향 및 비트라인 방향으로 랜덤 특성을 갖게 된다.
시드 디코더(420)는 초기 랜덤 신호 발생기(410)에서 생성된 초기 랜덤 값(OUTAX<7:0>)을 디코딩하여 시드 값(SEED<7:0>)을 생성한다.
선형 쉬프트 레지스터(430)는 시드 디코더(420)에서 생성된 시드 값(SEED)을 카운트 클럭 신호(CK4LFSR)에 응답하여 변화하는 랜덤값(RV<7:0>)을 생성한다.
도 4는 도 2의 페이지 버퍼 그룹(PB0_H) 내의 하나의 페이지 버퍼를 나타내는 상세 회로도이다.
페이지 버퍼(PB)는 프리차지 회로(310), 센싱회로(320), 제1 내지 제3 래치들(LAT1, LAT2, LAT3), 제1 내지 제3 셋/리셋 회로들(330, 340, 350), 제1 내지 제3 전송회로들(360, 370, 380)을 포함한다.
프리차지 회로(310)는 프리차지 신호(PRECH_N)에 따라 전원전압 단자(VDD)와 감지노드(SO)를 연결하여 감지노드(SO)을 프리차지하는 기능을 한다. 이를 위하여, 프리차지 회로(310)는 전원전압 단자(VDD)와 감지노드(SO) 사이에 연결되어 프리차지 신호(PRECH_N)에 따라 동작하는 PMOS 트랜지스터(311)로 구현된다.
센싱회로(320)는 센싱신호(PBSENSE)에 따라 선택된 비트라인(BL)과 감지노드(SO)를 연결한다. 이를 위하여 센싱회로(320)는 비트라인(BL)과 감지노드(SO) 사이에 연결되어 센싱신호(PBSENSE)에 따라 동작하는 NMOS 트랜지스터(321)로 구현된다.
제1 래치(LAT1)는 제1 및 제2 인버터들(I1 및 I2)로 이루어진다. 제1 인버터(I1)의 입력단자와 제2 인버터(I2)의 출력단자가 서로 연결되며, 제1 인버터(I1)의 출력단자와 제2 인버터(I2)의 입력단자가 서로 연결된다. 제1 인버터(I1)의 입력단자를 캐쉬노드(QC)라고 하며, 제1 인버터(I1)의 출력단자를 반전 캐쉬노드(QC_N)라 한다.
제2 래치(LAT2)는 제3 및 제4 인버터들(I3 및 I4)로 이루어진다. 제3 인버터(I3)의 입력단자와 제4 인버터(I4)의 출력단자가 서로 연결되며, 제3 인버터(I3)의 출력단자와 제4 인버터(I4)의 입력단자가 서로 연결된다. 제3 인버터(I3)의 입력단자를 메인노드(QM)라고 하며, 제3 인버터(I3)의 출력단자를 반전 메인노드(QM_N)라 한다.
제3 래치(LAT3)는 제5 및 제6 인버터들(I5 및 I6)로 이루어진다. 제5 인버터(I5)의 입력단자와 제6 인버터(I6)의 출력단자가 서로 연결되며, 제5 인버터(I5)의 출력단자와 제6 인버터(I6)의 입력단자가 서로 연결된다. 제5 인버터(I5)의 입력단자를 플래그노드(QF)라고 하며, 제5 인버터(I5)의 출력단자를 반전 플래그노드(QF_N)라 한다.
제1 셋/리셋 회로(330)는 제1 셋신호(SET_A) 및 제1 리셋신호(RESET_A)에 따라 제1 래치(LAT1)에 입력된 데이터를 공통노드(CON)로 전송한다. 제1 셋/리셋 회로(230)는 제1 셋신호(SET_A)에 따라 동작하여 반전 캐쉬노드(QC_N)와 공통노드(CON)를 연결하는 NMOS 트랜지스터(331), 제1 리셋신호(RESET_A)에 동작하여 캐쉬노드(QC)와 공통노드(CON)를 연결하는 NMOS 트랜지스터(332)로 이루어진다.
제2 셋/리셋 회로(340)는 제2 셋신호(SET_B) 및 제2 리셋신호(RESET_B)에 따라 제2 래치(LAT2)에 입력된 데이터를 공통노드(CON)로 전송한다. 제2 셋/리셋 회로(240)는 제2 셋신호(SET_B)에 따라 동작하여 반전 메인노드(QM_N)와 공통노드(CON)를 연결하는 NMOS 트랜지스터(341), 제2 리셋신호(RESET_B)에 동작하여 메인노드(QM)와 공통노드(CON)를 연결하는 NMOS 트랜지스터(342)로 이루어진다.
제3 셋/리셋 회로(350)는 제3 셋신호(SET_C) 및 제3 리셋신호(RESET_C)에 따라 제3 래치(LAT3)에 입력된 데이터를 공통노드(CON)로 전송한다. 제3 셋/리셋 회로(350)는 제3 셋신호(SET_C)에 따라 동작하여 반전 플래그노드(QF_N)와 공통노드(CON)를 연결하는 NMOS 트랜지스터(351), 제3 리셋신호(RESET_C)에 동작하여 플래그노드(QF)와 공통노드(CON)를 연결하는 NMOS 트랜지스터(352)로 이루어진다.
제1 전송회로(360)는 제1 래치(LAT1)에 저장된 데이터에 따라 감지노드(SO)의 전위를 유지하거나 감지노드(SO)를 디스차지하는 기능을 한다. 제1 전송회로(360)는 감지노드(SO)와 접지단자(Vss) 사이에서 서로 직렬로 연결된 제1 스위치(361) 및 제2 스위치(362)로 이루어진다. 제1 스위치(361)는 제1 전송신호(TRAN_A)에 따라 동작하며 감지노드(SO)와 제2 스위치(362)를 연결하는 NMOS 트랜지스터로 구현된다. 제2 스위치(362)는 반전 캐쉬노드(QC_N)에 입력되는 데이터에 따라 동작하며 제1 스위치(361)와 접지단자(Vss)를 연결하는 NMOS 트랜지스터로 구현된다.
제2 전송회로(370)는 제2 래치(LAT2)에 저장된 데이터에 따라 감지노드(SO)의 전위를 유지하거나 감지노드(SO)를 디스차지하는 기능을 한다. 제2 전송회로(370)는 감지노드(SO)와 접지단자(Vss) 사이에서 서로 직렬로 연결된 제3 스위치(371) 및 제4 스위치(372)로 이루어진다. 제3 스위치(371)는 제2 전송신호(TRAN_B)에 따라 동작하며 감지노드(SO)와 제4 스위치(372)를 연결하는 NMOS 트랜지스터로 구현된다. 제4 스위치(372)는 반전 메인노드(QM_N)에 입력되는 데이터에 따라 동작하며 제2 스위치(371)와 접지단자(Vss)를 연결하는 NMOS 트랜지스터로 구현된다.
제3 전송회로(280)는 제3 래치(LAT3)에 저장된 데이터에 따라 감지노드(SO)의 전위를 유지하거나 감지노드(SO)를 디스차지하는 기능을 한다. 제3 전송회로(380)는 감지노드(SO)와 접지단자(Vss) 사이에서 서로 직렬로 연결된 제5 스위치(381) 및 제6 스위치(382), 그리고 감지노드(SO)와 제3 래치(LAT3) 사이에 연결된 제7 스위치(383)로 이루어진다. 제5 스위치(381)는 제3 전송신호(TRAN_C)에 따라 동작하며 감지노드(SO)와 제6 스위치(382)를 연결하는 NMOS 트랜지스터로 구현된다. 제6 스위치(382)는 반전 플래그노드(QF_N)에 입력되는 데이터에 따라 동작하며 제3 스위치(381)와 접지단자(Vss)를 연결하는 NMOS 트랜지스터로 구현된다. 제7 스위치(383)는 제8 전송신호(PROG)에 따라 동작하며 감지노드(SO)와 플래그노드(QF)를 연결하는 NMOS 트랜지스터(383)로 구현된다.
디스차지 회로(390)는 감지노드(SO)의 전위에 따라 공통노드(CON)를 디스차지하는 기능을 한다. 디스차지 회로(390)는 감지노드(SO) 전위에 따라 동작하며, 공통노드(CON)와 데이터 라인(DL_BO_L) 사이에 연결되는 NMOS 트랜지스터(391)로 구현된다. 데이터 라인(DL_BO_L)은 선택적으로 접지 전원(Vss)과 연결될 수 있다.
랜덤 스위치(401)는 랜덤 값 생성 회로에서 출력되는 랜덤 데이터(RV<7;0>)가 입력 되는 노드와 공통 노드(CON) 사이에 연결되며 랜덤 신호(RANDEN)에 응답하여 랜덤 데이터(RV<7;0>)를 페이지 버퍼로 전송한다. 랜던 스우치(401는 NMOS 트랜지스터로 구현된다.
도 2 내지 도 4를 참조하여 본원 발명의 노멀 모드의 데이터 입력 동작 및 랜덤 모드의 데이터 입력 동작을 설명하면 다음과 같다.
1) 노멀 모드의 데이터 입력 동작
노멀 모드의 데이터 입력 동작시 IO 버퍼(100)는 외부로부터 입력되는 입력 데이터(input data)를 전송받아 이를 컬럼 디코더(200)로 출력한다. 컬럼 디코더(200)는 IO 버퍼(100)로 부터 전송받은 입력 데이터들을 컬럼 어드레스들에 대응하는 다수의 데이터 라인 그룹(DL_B0_L<7:0>, DL_B0_H<7:0>, DL_B1_L<7:0>, DL_B1_H<7:0>)을 통해 페이지 버퍼부(300)로 출력한다. 다수의 페이지 버퍼 그룹(PB0_L, PB0_H, PB1_L, PB1_H) 내의 다수의 페이지 버퍼 각각은 다수의 데이터 라인 그룹(DL_B0_L<7:0>, DL_B0_H<7:0>, DL_B1_L<7:0>, DL_B1_H<7:0>)을 통해 전송된 입력 데이터를 임시 저장한 후 입력 데이터에 따라 연결된 비트라인의 전위를 변화시킨다. 이 후, 메모리 셀 블럭(500)의 선택된 워드라인에 프로그램 전압을 인가하여 선택된 메모리 셀들을 프로그램한다.
부가적으로, 데이터 출력 동작시 메모리 셀 블럭(500)의 선택된 워드라인에 독출 전압을 인가하고, 다수의 페이지 버퍼 그룹(PB0_L, PB0_H, PB1_L, PB1_H) 각각은 대응하는 비트라인들의 전위를 센싱하여 이를 독출 데이터로 임시 저장한 후 이를 컬럼 디코더(200)로 출력한다. 컬럼 디코더(200)는 컬럼 어드레스에 따라 페이지 버퍼부(300)로 부터 전송받은 독출 데이터를 순차적으로 IO 버퍼부(100)로 출력한다.
2) 랜덤 모드의 데이터 입력 동작
랜덤 모드의 데이터 입력 동작시 IO 버퍼(100)는 외부로부터 입력되는 입력 데이터(input data)를 전송받아 이를 컬럼 디코더(200)로 출력한다. 컬럼 디코더(200)는 IO 버퍼(100)로 부터 전송받은 입력 데이터들을 컬럼 어드레스들에 대응하는 다수의 데이터 라인 그룹(DL_B0_L<7:0>, DL_B0_H<7:0>, DL_B1_L<7:0>, DL_B1_H<7:0>)을 통해 페이지 버퍼부(300)로 출력한다.
다수의 페이지 버퍼 그룹(PB0_L, PB0_H, PB1_L, PB1_H) 내의 다수의 페이지 버퍼 각각은 다수의 데이터 라인 그룹(DL_B0_L<7:0>, DL_B0_H<7:0>, DL_B1_L<7:0>, DL_B1_H<7:0>)을 통해 전송된 입력 데이터를 임시 저장한다. 좀더 상세하게는 다수의 페이지 버퍼 그룹(PB0_L, PB0_H, PB1_L, PB1_H) 내의 다수의 페이지 버퍼 각각은 프리차지 회로(310)에 의해 하이 레벨로 프리차지된 감지 노드(SO)에 응답하여 디스차지 회로(390)를 활성화시켜 데이터 라인(DL_BO_L)()과 공통 노드(CON)을 연결한다. 이 후, 제1 리셋 신호(RESET_A)가 하이 레벨로 인가되어 제1 래치(LAT1)에 데이터가 입력된다.
입력
데이터		 RV 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)
case 1 0 - 0 - -
case 2 1 - 1 - -
표 1을 참조하면, 입력 데이터가 '0'으로 입력된 경우(case 1), 캐쉬노드(QC)에 '0'을 저장한다. 또는, 입력 데이터가 '1'로 입력된 경우(case 2) 캐쉬노드(QC)에 '1'을 저장한다. 이때, 데이터가 '0'이면, 해당 노드의 전위는 'Vcc'이고, 데이터가 '1'이면, 해당 노드의 전위는 '0V'이다.
입력
데이터		 RV 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)
case 1 0 - 0 0 1
case 2 1 - 1 1 0
제1 리셋신호(RESET_A), 제2 리셋신호(RESET_B) 및 제3 셋신호(SET_C)를 활성화시켜 제1 래치(LAT1)에 저장된 데이터를 제2 래치(LAT2)에 저장하고, 제3 래치(LAT3)에는 제1 래치(LAT1)에 저장된 데이터의 반전된 데이터를 저장한다. 이에 따라, 입력 데이터가 '0'인 경우(case 1), 캐쉬노드(QC) 및 메인노드(QM)에는 '0'이 저장되고, 플래그노드((QF)에는 '1'에 저장된다. 입력 데이터가 '1'인 경우(case 2), 캐쉬노드(QC) 및 메인노드(QM)에는 '1'이 저장되고, 플래그노드(QF)에는 '0'이 저장된다.
입력
데이터		 RV 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)
case 1 0 0 1 0 1
1 0 0 1
case 2 1 0 1 1 0
1 0 1 0
표 3을 참조하면, 랜덤 값 생성 회로(400)는 '0' 또는 '1'의 랜덤 값 데이터(RV<7:0> 중 하나)를 출력한다. 랜덤 값 데이터(RV<7:0> 중 하나)가 출력될 때, 랜덤 신호(RANDEN)는 하이 레벨로 활성화되어 '0' 또는 '1'의 랜덤 값 데이터 (RV<7:0>)는 공통 노드(CON)의 전위를 제어한다. 이 후, 제1 셋신호(SET_A)를 활성화시켜 캐쉬노드(QC)에 반전된 랜덤신호(QC)를 저장한다. 입력 데이터가 '0'이고 랜덤 값 데이터(RV<7:0> 중 하나)가 '0'이면, 캐쉬노드(QC)에 '1'의 데이터가 저장된다. 입력 데이터가 '0'이고 랜덤 값 데이터(RV<7:0> 중 하나)가 '1'이면, 캐쉬노드(QC)에 '0'의 데이터가 저장된다. 입력 데이터가 '1'이고 랜덤 값 데이터(RV<7:0> 중 하나) '0'이면, 캐쉬노드(QC)에 '1'의 데이터가 저장된다. 입력 데이터가 '1'이고 랜덤 값 데이터(RV<7:0> 중 하나) '1'이면, 캐쉬노드(QC)에 '0'의 데이터가 저장된다. 이때, 메인노드(QM) 및 플래그노드(QF)에 저장된 데이터는 변하지 않는다. 이때 다수의 페이지 버퍼 그룹(PB0_L, PB0_H, PB1_L, PB1_H)에 랜덤 값 데이터(RV<7:0>)에 동시에 입력되어 랜덤 값 데이터(RV<7:0>)를 입력하는 시간을 감소시킬 수 있다.
입력
데이터		 RV 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)		 감지노드
case 1
 0
 0 1 0 1 1
1 0 0 1 0
case 2
 1
 0 1 1 0 1
1 0 1 0 0
표 4를 참조하면, 프리차지 신호(PRECH_N)를 활성화시켜 감지노드(SO)를 프리차지한 후, 프리차지 신호(PRECH_N)를 비활성화시킨다. 제1 전송신호(TRAN_A)를 활성화시켜 제1 래치(LAT1)에 저장된 데이터에 따라 감지노드(SO)의 전위를 변화시킨다. 즉, 입력 데이터가 '0'이고, 제1 래치(LAT1)의 캐쉬노드(QC)에 저장된 데이터가 '1'이면, 제2 스위치(362)가 턴 오드(turn off)되므로, 제1 전송신호(TRAN_A)가 활성화되면 감지노드(SO)는 하이 레벨을 유지한다. 입력 데이터가 '0'이고, 제1 래치(LAT1)의 캐쉬노드(QC)에 저장된 데이터가 '0'이면, 제2 스위치(362)가 턴 오드(turn off)되므로, 제1 전송신호(TRAN_A)가 활성화되면 감지노드(SO)의 전위가 로우 레벨로 변화된다. 또한, 입력 데이터가 '1'이고, 제1 래치(LAT1)의 캐쉬노드(QC)에 저장된 데이터가 '1'이면, 제2 스위치(362)가 턴 오드(turn off)되므로, 제1 전송신호(TRAN_A)가 활성화되면 감지노드(SO)는 하이 레벨을 유지하고, 입력 데이터가 '1'이고, 제1 래치(LAT1)의 캐쉬노드(QC)에 저장된 데이터가 '0'인 경우에 제2 스위치(262)가 턴 오드(turn off)되므로, 제1 전송신호(TRAN_A)가 활성화되면 감지노드(SO)의 전위는 로우 레벨로 변화된다.
입력
데이터		 RV 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)		 감지노드
case 1
 0
 0 1 0 0 1
1 0 0 1 0
case 2
 1
 0 1 1 0 1
1 0 1 0 0
데이터 라인(DL_BO_L)에 접지 전원을 연결한다. 제3 리셋신호(RESET_C)를 활성화시켜 감지노드(SO)의 전위에 따라 제3 래치(LAT3)에 저장된 데이터를 유지하거나 바꾼다. 즉, 입력 데이터가 '0'이고, 캐쉬노드(QC)의 데이터가 '1'인 경우, 감지노드(SO)의 전위는 하이 레벨이므로, 제3 리셋신호(RESET_C)가 활성화되면 디스차지된 공통노드(CON)와 플래그 노드(QF_N)가 연결되어 플래그노드(QF)의 데이터가 '1'에서 '0'으로 바뀐다. 입력 데이터가 '0'이고, 캐쉬노드(QC)의 데이터가 '0'인 경우, 감지노드(SO)의 전위는 로우 레벨이므로 제3 리셋신호(RESET_C)가 활성화되어도 플래그노드(QF)에는 이전 데이터인 '0'이 유지된다. 입력 데이터가 '1'이고, 캐쉬노드(QC)의 데이터가 '1'인 경우, 감지노드(SO)의 전위는 하이 레벨이므로 제3 리셋신호(RESET_C)가 활성화되면 플래그노드(QF)에는 '0'의 데이터가 저장된다. 입력 데이터가 '1'이고, 캐쉬노드(QC)의 데이터가 '0'인 경우, 감지노드(SO)의 전위는 로우 레벨이므로 제3 리셋신호(RESET_C)가 활성화되어도 플래그노드(QF)에는 이전 데이터인 '0'이 유지된다.
입력
데이터		 RV 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)		 감지노드
case 1
 0
 0 1 0 0 0
1 0 0 1 0
case 2
 1
 0 1 1 0 1
1 0 1 0 0
프리차지 신호(PRECH_N)를 활성화시켜 감지노드(SO)를 프리차지한 후에, 프리차지 신호(PRECH_N)를 비활성화시키고, 제1 전송신호(TRAN_A) 및 제2 전송신호(TRAN_B)를 활성화시킨다. 이에 따라, 캐쉬노드(QC) 또는 메인노드(QM)에 저장된 데이터 중, 어느 하나라도 '0'인 데이터가 있으면 감지노드(SO)가 디스차지된다. 또한, 캐쉬노드(QC) 및 메인노드(QM)에 저장된 데이터가 모두 '1'인 경우에는 감지노드(SO)의 전위는 하이 레벨을 유지한다.
입력
데이터		 RV 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)		 감지노드
case 1
 0
 0 1 0 0 0
1 0 0 1 0
case 2
 1
 0 1 1 1 1
1 0 1 0 0
제3 셋신호(SET_C)를 활성화하여, 감지노드(SO)에 따라 제3 래치(LAT3)에 저장된 데이터를 유지하거나 바꾼다. 감지노드(SO)의 전위가 로우 레벨인 경우 디스차지 회로(390)가 비활성화되므로 제3 래치(LAT3)에 저장된 데이터는 그대로 유지된다. 감지노드(SO)의 전위가 하이 레벨인 경우 디스차지 회로(390)가 활성화되므로, 접지 전원이 연결된 데이터 라인(DL_BO_L)과 공통 노드(CON)가 연결된어 공통 노드(CON)는 디스차지된다. 따라서, 제3 셋신호(SET_C)가 활성화되면, 제3 래치(LAT3)에 저장된 데이터가 '0'에서 '1'로 바뀐다.
상술한 '표 1' 내지 '표 7'까지의 동작 결과, 제3 래치(LAT3)에는 입력 데이터와 랜덤신호(RV<7:0> 중 하나)가 XOR 연산된 데이터가 입력되는 것을 알 수 있다. XOR 연산되어 얻어진 데이터를 프로그램 데이터로 하여 프로그램 동작을 수행한다.
카피백 동작은 메모리 블럭의 타겟 페이지에 프로그램된 데이터들을 페이지 버퍼로 센싱한 후 이를 외부 출력 없이 보정한 후 동일 메모리 블럭의 다른 페이지 또는 다른 메모리 블럭의 페이지에 저장하는 동작이다. 이에 본원 발명에서는 랜덤화된 데이터가 저장된 타겟 페이지의 데이터를 독출한 후 페이지 버퍼에서 XOR 연산하여 랜덤 데이터를 노멀 데이터로 생성한 후, 동일 메모리 블럭의 다른 페이지에 프로그램하기 전 재차 랜덤화하여 프로그램하거나, 다른 메모리 블럭과 연결된 페이지 버퍼로 노멀 데이터를 전송한 후 페이지 버퍼에서 랜덤화하여 프로그램할 수 있다. 이로 인하여 카피백 동작시 페이지 어드레스가 변화하여도 페이지 버퍼에서 변화된 페이지 어드레스를 이용한 랜덤 값 데이터를 이용하여 데이터를 재차 랜덤화함으로써 데이터 오류가 발생하지 않는다.
카피백 동작 및 독출 동작시에는 제2 래치(LAT2)를 이용하여 메모리 셀들을 독출하고, 제3 래치(LAT3)에는 반전된 데이터로 독출한 후, 제1 래치(LAt1)에 반전된 랜덤신호를 인가하여 상술한 동작 방법으로 랜덤화된 데이터를 독출할 수 있다.
상술한 바와 같이 본원 발명에 따르면, 페이지 버퍼에 입력 데이터를 저장한 후 랜덤 값 생성 회로에서 생성된 랜덤 값 데이터를 페이지 버퍼에 저장하고, 페이지 버퍼를 이용하여 입력 데이터와 랜덤 값 데이터를 XOR 연산하여 랜덤 데이터를 생성하고 이를 프로그램 데이터로 저장한 후 프로그램할 수 있다. 이로 인하여 입력 데이터가 입력되면 이를 랜덤화하여 페이지 버퍼에 저장하는 동작보다 랜덤 데이터 생성 속도가 개선되고, 파티셜 데이터 입력 동작시 불필요한 랜덤화 동작이 개선되고 페이지 버퍼 내에서 랜덤 동작이 이루어지므로 카피백 동작의 제한이 없어진다.
100 : IO 버퍼 200 : 컬럼 디코더
300 : 페이지 버퍼부 400 : 랜덤 값 생성 회로
500 : 메모리 셀 블럭 600 : 제어부

Claims (22)

  1. 다수의 메모리 셀들을 포함하는 메모리 셀 블럭;
    컬럼 어드레스를 이용하여 랜덤 값 데이터를 생성하기 위한 랜덤 값 생성 회로; 및
    상기 메모리 셀 블럭의 다수의 비트라인들과 연결되고,데이터 입력 동작시 외부로부터 입력된 입력 데이터와 상기 랜덤 값 데이터를 임시 저장하기 위한 페이지 버퍼부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 페이지 버퍼부에 저장된 상기 입력 데이터와 상기 랜덤 값 데이터를 논리 연산하여 랜덤 데이터를 생성하도록 상기 페이지 버퍼부를 제어하기 위한 제어부를 더 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 랜덤 값 생성 회로는 페이지 어드레스 및 상기 컬럼 어드레스에 따라 초기 랜덤 신호를 생성하기 위한 초기 랜덤 신호 발생기;
    상기 초기 랜덤 신호를 이용하여 시드 값을 생성하기 위한 시드 디코더; 및
    상기 시드 값을 카운트 클럭 신호에 응답하여 변화하는 상기 랜덤 값을 생성하기 위한 선형 쉬프트 레지스터를 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 랜덤 값 데이터는 워드라인 방향 및 비트라인 방향으로 랜덤 특성을 갖는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 페이지 버퍼부는 다수의 페이지 버퍼를 포함하는 다수의 페이지 버퍼 그룹을 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 다수의 페이지 버퍼 그룹은 상기 랜덤 값 데이터를 동시에 입력받는 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 다수의 페이지 버퍼 각각은 상기 입력 데이터와 상기 랜덤 값 데이터 및 상기 랜덤 데이터를 저장하기 위한 다수의 래치들을 포함하는 반도체 메모리 장치.
  8. 다수의 메모리 셀들을 포함하는 메모리 셀 블럭;
    컬럼 어드레스를 이용하여 랜덤 값 데이터를 생성하기 위한 랜덤 값 생성 회로;
    상기 다수의 메모리 셀 블럭의 다수의 비트라인 그룹에 각각 대응하며, 데이터 입력 동작시 외부로부터 입력된 입력 데이터와 상기 랜덤 값 데이터를 임시 저장하기 위한 다수의 페이지 버퍼 그룹; 및
    상기 페이지 버퍼부에 저장된 상기 입력 데이터와 상기 랜덤 값 데이터를 논리 연산하여 랜덤 데이터를 생성하도록 상기 페이지 버퍼 그룹들을 제어하기 위한 제어부를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 다수의 페이지 버퍼 그룹에 상기 입력 데이터를 전송하기 위한 컬럼 디코더부를 더 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 랜덤 값 생성 회로는 페이지 어드레스 및 상기 컬럼 어드레스에 따라 초기 랜덤 신호를 생성하기 위한 초기 랜덤 신호 발생기;
    상기 초기 랜덤 신호를 이용하여 시드 값을 생성하기 위한 시드 디코더; 및
    상기 시드 값을 카운트 클럭 신호에 응답하여 변화하는 상기 랜덤 값을 생성하기 위한 선형 쉬프트 레지스터를 포함하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 랜덤 값 데이터는 워드라인 방향 및 비트라인 방향으로 랜덤 특성을 갖는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 다수의 페이지 버퍼 그룹은 다수의 페이지 버퍼를 포함하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 다수의 페이지 버퍼 그룹은 상기 랜덤 값 데이터를 동시에 입력받는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 다수의 페이지 버퍼 각각은 상기 입력 데이터와 상기 랜덤 값 데이터 및 상기 랜덤 데이터를 저장하기 위한 다수의 래치들을 포함하는 반도체 메모리 장치.
  15. 외부로부터 입력 데이터들을 입력받는 단계;
    랜덤 모드시 컬럼 어드레스에 따라 랜덤 값 데이터가 생성되는 단계;
    상기 랜덤 값 데이터와 상기 입력 데이터들을 연산하여 랜덤 데이터를 생성하는 단계; 및
    상기 랜덤 데이터를 메모리 셀 블럭에 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 외부로부터 입력된 상기 입력 데이터들은 상기 메모리 셀 블럭과 연결된 페이지 버퍼들에 각각 저장되는 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 페이지 버퍼들 각각은 상기 입력 데이터들과 상기 랜덤 값 데이터를 XOR하여 상기 랜덤 데이터가 생성되는 반도체 메모리 장치의 동작 방법.
  18. 제 15 항에 있어서,
    상기 랜덤 값 데이터는 상기 컬럼 어드레스와 상기 입력 데이터의 페이지 어드레스에 따라 생성되는 반도체 메모리 장치의 동작 방법.

  19. 페이지 버퍼의 제1 래치에 프로그램 데이터를 입력하는 단계;
    상기 페이지 버퍼의 제2 래치에 상기 제1 래치에 입력된 데이터를 저장하고, 상기 제1 래치에 입력된 프로그램 데이터의 반전된 데이터를 제3 래치에 저장하는 단계;
    랜덤 값 데이터 생성 회로에서 생성된 랜덤 값 데이터를 상기 제1 래치에 저장하는 단계;
    상기 프로그램 데이터와 상기 랜덤 값 데이터를 XOR 연산하고 상기 연산 결과로 얻어진 데이터를 상기 제3 래치에 저장하는 단계; 및
    상기 제3 래치에 저장된 데이터를 이용하여 프로그램 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서, 상기 랜덤 값 데이터는 '0' 또는 '1'이 랜덤(random)하게 선택되어 결정된 반도체 메모리 장치의 동작 방법.
  21. 제 19 항에 있어서,
    상기 제3 래치에 상기 프로그램 데이터와 상기 랜덤 값 데이터가 XOR 연산된 데이터를 저장하기 위하여,
    상기 페이지 버퍼의 감지노드를 프리차지하고, 상기 제1 래치에 저장된 데이터에 따라 상기 프리차지된 감지노드의 전위를 결정하는 단계;
    상기 제1 래치에 저장된 데이터에 따라 결정된 상기 감지노드의 전위에 따라 상기 제3 래치에 저장된 데이터를 결정하는 단계;
    상기 감지노드를 프리차지하고, 상기 제1 및 제2 래치에 저장된 데이터에 따라 상기 감지노드의 전위를 결정하는 단계; 및
    상기 제1 및 제2 래치에 저장된 데이터에 따라 결정된 상기 감지노드의 전위에 따라 상기 제3 래치에 저장된 데이터를 결정하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  22. 제 21 항에 있어서,
    상기 감지노드를 프리차지하고, 상기 제1 및 제2 래치에 저장된 데이터에 따라 상기 감지노드의 전위를 결정하는 단계는,
    상기 제1 및 제2 래치에 모두 '1'의 데이터가 저장된 경우, 상기 감지노드의 데이터가 '0'이 되고, 상기 제1 및 제2 래치에 적어도 하나의 래치에 '0'의 데이터가 저장된 경우, 상기 감지노드의 데이터는 이전 상태를 유지하는 반도체 메모리 장치의 동작 방법.
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