KR101496865B1 - 프로그램 로드 시 전력소모를 줄이기 위한 칼럼 디코더를 포함하는 메모리 - Google Patents

프로그램 로드 시 전력소모를 줄이기 위한 칼럼 디코더를 포함하는 메모리 Download PDF

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Abstract

본 발명은 메모리에서 프로그램 데이터 쓰기 드라이버의 구동 방법에 관한 것으로, 프로그램 로드 및 데이터 입력 명령에 맞추어 쓰기 드라이버를 구동하여 저전력 소모가 가능한 메모리를 구현할 수 있다.

Description

프로그램 로드 시 전력소모를 줄이기 위한 칼럼 디코더를 포함하는 메모리{Memory having power saving column decoder for program load operation}
본 발명은 메모리에서 프로그램 로드 시 전력소모를 줄이면서 안정적으로 데이터를 페이지 버퍼의 쓰기 레지스터에 기입(Write)하기 위한 칼럼 디코더 구조에 관한 것이다.
도 1은 일반적인 NAND 플래시 메모리의 내부구조를 나타낸 것이다. 메모리(101)는 입출력 패드(I/O Pads)(100), 제어 로직(200), 아날로그 블록(300), 셀 어레이(400), 주소 디코더 블록들(510, 520, 530), 멀티플렉서(610, 620, 630)들을 포함하여 구성될 수 있다.
입출력 패드(100)는 메모리(101)의 패키지에서 외부로 노출된 단자들에 연결될 수 있다. 도 1에서는 주소(address)와 데이터(data) 입출력 단자가 복수 개 제공된 구성을 예시하였으나, 한 개의 단자만을 통해 주소와 데이터를 입력받는 구성예도 가능하다. 제어 로직(200)은 입출력 패드(100)로부터 주소, 제어신호, 및 데이터 등을 입력받고, 이를 해석하여 주소 디코더 블록들(510, 520, 530), 아날로그 블록(300), 및 입출력 패드(100)를 제어할 수 있다. 아날로그 블록(300)은 셀 어레이(400) 및 주소 디코더 블록들(510, 520, 530)에 필요한 전원을 제공하기 위한 회로를 포함할 수 있으며, 제어 로직(200)에 의해 제어될 수 있다.
셀 어레이(400)는 NAND 셀 어레이로 구성될 수 있으며, 행(칼럼, column)과 열(로우, row)로 이루어진 2차원 매트릭스 구조를 가질 수 있다. 각 열은 워드-라인(word-line)으로 지칭되고, 각 행은 비트-라인(bit-line)으로 지칭될 수 있다. 또한, 셀 어레이(400)는 N개의 섹터들로 구분될 수 있다.
메모리(101)에 입력되는 주소는 셀 어레이(400)의 특정 영역을 지시할 수 있는데, 이 중 칼럼주소는 칼럼 디코더(530)에 의해 복호화될 수 있다. 메모리(101)의 입력 데이터 및 출력 데이터가 전달되는 내부 경로에는 한 개 이상의 멀티플렉서(610, 620, 630)가 개재될 수 있다.
도 2는 NAND 플래시에서 사용하는 일반적인 칼럼 디코더 방식(scheme)의 예를 나타낸 것이다. 칼럼 디코더의 설계 시 레이아웃(layout)의 면적이 최우선으로 고려되어 결정될 수 있다. 도 2에 나타낸 기호 YA<·>, YB<·>, YC<·>는 외부에서 인가되는 칼럼주소의 프리디코딩 신호(Pre-Decoding Signal)를 나타낸다. 예를 들어 외부에서 ADD<0:9>의 칼럼주소가 인가된다면 YA<0:15>는 칼럼주소 ADD<0:3>의 프리디코딩 신호이고, YB<0:7>는 칼럼주소 ADD<4:6>의 프리디코딩 신호이고, YC<0:7>는 칼럼주소 ADD<7:9>의 프리디코딩 신호이다.
NAND 플래시 메모리에 입력되는 칼럼주소가 예컨대 10비트인 경우에, 도 2에 나타낸 페이지 버퍼는 총 2^10=1024개가 제공될 수 있다. 이때, 특정 칼럼주소가 입력되면 1024개의 페이지 버퍼 중 그 주소에 대응하는 한 개의 페이지 버퍼만이 선택되도록 할 수 있다. 구체적으로 설명하면, 10 비트의 칼럼주소 중 하위 l개의 비트를 이용하여 2^l개의 상기 제1 프리디코딩 신호(YA<·>), 그 다음 하위 n개의 비트를 이용하여 2^n개의 상기 제2 프리디코딩 신호(YB<·>), 그리고 상위 m개의 비트를 이용하여 2^m개의 상기 제3 프리디코딩 신호(YC<·>)를 생성할 수 있다(단, l + n + m = 칼럼주소의 비트 수 = 10). 이때, 특정 칼럼주소에 대하여, 2^l 개의 제1 프리디코딩 신호(YA<·>) 중 1개만 '1'의 값을 가지고, 2^n 개의 제2 프리디코딩 신호(YB<·>) 증 1개만이 '1'의 값을 가지고, 및 2^m 개의 제3 프리디코딩 신호(YC<·>) 중 1개만이 '1'의 값을 갖는다.
상술한 프리디코딩 신호는 도 2에 도시한 복수 개의 스위치('YA', 'YB', 'YC')들을 제어하기 위한 신호로서 사용될 수 있다. 도 2는 10 비트 칼럼주소를 이용하여 l=4, m=3, n=3인 프리디코딩 신호를 생성한 경우를 예시한 것이다. 도 2에서는 반복되는 구조는 도시하지 않았는데, 제3 프리디코딩 신호(YC<·>)의 제어를 받는 제3 레벨 스위치는 총 8개가 존재하고, 제2 프리디코딩 신호(YB<·>)의 제어를 받는 제2 레벨 스위치는 총 8*8=64개가 존재하고, 제1 프리디코딩 신호(YA<·>)의 제어를 받는 제1 레벨 스위치는 총 8*8*16=1024개가 존재한다는 점을 쉽게 이해할 수 있다. 그리고 각 페이지 버퍼를 가리키는 참조부호를 'PB[c][b][a]'로 표시하였는데, 여기서 'c', 'b', 'a'는 각각 제1 프리디코딩 신호, 제2 프리디코딩 신호, 및 제3 프리디코딩 신호의 인덱스를 나타낸다.
도 2의 예에서는 한 개의 칼럼주소가 3가지 레벨의 프리디코딩 신호(YA<·>, YB<·>, YC<·>)로 변환되었으나, 2단계, 또는 4단계 이상의 프리디코딩 신호로 변환될 수도 있음을 이해할 수 있다.
도 3a는 도 1에 나타낸 입출력 패드, 칼럼 디코더, 및 셀 어레이의 구조를 더 자세히 나타낸 것이다.
입출력 패드(100)를 통해 동시에 복수 개, 예컨대 8개의 데이터(DATA[0] ~ DATA[7])가 입력 또는 출력될 수 있다. 그리고 셀 어레이(400)는 이 8개의 데이터를 저장하기 위한 복수 개의 서브 어레이(410~480)를 포함하여 구성될 수 있다. 이 구성에 따라, 서로 다른 입출력 패드를 통해 입력된 각각의 바이너리 데이터는 서로 다른 페이지 버퍼 블록(501~508)에 임시로 저장되었다가 서브 어레이(410~480)에 저장될 수 있다. 도 3a에 도시된 페이지 버퍼 블록(501~508)들은 도 1의 칼럼 디코더(530)에 포함된 것이다.
도 3b는 도 3a의 입출력 패드를 변형한 예를 나타낸다. 변형된 실시예에서의 입출력 패드(100')는 주소, 명령, 및 데이터를 한 개의 패드만을 통해서 입력받도록 되어 있다. 그러나 시리얼(serial) 입력된 데이터 중 연속된 N개의 데이터는 도 3a와 같이 복수 개의 경로를 통해 메모리의 다른 블록에 동시에 제공될 수 있다.
본 발명의 실시예에 따른 NAND 플래시 메모리는 도 3a 또는 도 3b에 의한 내부구조를 가질 수 있다.
NAND 플래시 메모리의 페이지 버퍼에 포함된 쓰기 레지스터는 프로그램 로드 명령이 입력되는 경우 모두 로지컬 하이(logical high)로 초기화된다. 따라서 초기화 이후에 쓰기 레지스터의 값을 로지컬 하이로 유지시키고자 하는 경우에는 별도의 오퍼레이션(operation)을 수행할 필요가 없지만, 종래 기술에서는 이 경우에도 관련된 내부신호의 값을 변경하는 오퍼레이션을 수행하고 있다. 그 결과 불필요한 전력소모가 발생하기 때문에 이를 개선할 필요가 있다.
본 발명에서는 칼럼 디코더를 구동하는 신호를 제어함으로써 칼럼 디코더에 의한 소모전력을 줄이고자 한다.
상술한 과제를 해결하기 위한, 본 발명의 일 관점에 따른 메모리는, 제1 트랜지스터 및 제2 트랜지스터를 포함하는 쓰기 레지스터를 갖는 페이지 버퍼를 포함한다. 이때, 상기 페이지 버퍼의 쓰기 레지스터는, 상기 제1 트랜지스터가 온-상태이고 상기 제2 트랜지스터가 오프-상태인 경우 상기 쓰기 레지스터에 로지컬 하이 데이터(logical high data)가 저장되고, 상기 제1 트랜지스터가 오프-상태이고 상기 제2 트랜지스터가 온-상태인 경우 상기 쓰기 레지스터에 로지컬 로우 데이터(logical low data)가 저장되도록 되어 있다.
이때, 프로그램 로드 명령에 의해 입력된 외부 프로그램 데이터가 로지컬 하이인 경우에 상기 제1 트랜지스터와 상기 제2 트랜지스터가 모두 오프-상태를 갖도록 되어 있다. 이때, 상기 프로그램 로드 명령에 의해 초기화된 이후, 상기 입력된 외부 프로그램 데이터가 로지컬 하이인 경우, 상기 쓰기 레지스터는 로지컬 하이 상태를 유지하도록 되어 있다.
이때, 상기 프로그램 로드 명령은, 한 개의 시작주소가 입력되고 복수 개의 외부 프로그램 데이터가 입력되는 경우, 상기 복수 개의 외부 프로그램 데이터가 입력될 때마다 상기 NAND 플래시 메모리의 페이지 버퍼의 주소를 상기 시작주소로부터 1단위씩 증가시키면서 상기 외부 프로그램 데이터를 상기 페이지 버퍼에 기록하도록 하는 명령일 수 있다.
상기 프로그램 로드 명령이 입력된 경우, 상기 페이지 버퍼에 포함된 쓰기 레지스터를 로지컬 하이 상태로 초기화하도록 되어 있다.
한편, 랜덤데이터 입력명령에 의해 입력된 외부 프로그램 데이터가, 로지컬 하이인 경우 상기 제1 트랜지스터와 상기 제2 트랜지스터를 각각 온-상태와 오프-상태로 전환하도록 되어 있고, 로지컬 로우(logical low)인 경우 상기 제1 트랜지스터와 상기 제2 트랜지스터를 각각 오프-상태와 온-상태로 전환하도록 되어 있다.
이때, 상기 랜덤데이터 입력명령 시 로지컬 하이 상태를 유지하고, 상기 프로그램 로드 명령 시에만 로지컬 로우 상태를 유지하도록 되어 있는 내부신호(PRDIN)를 생성하도록 되어 있고, 상기 외부 프로그램 데이터가 로지컬 하이이며, 상기 내부신호(PRDIN)가 로지컬 로우 상태일 때에는 상기 제1 트랜지스터와 상기 제2 트랜지스터가 모두 오프-상태를 갖도록 되어 있다.
또한, 상기 메모리는, 제1 트랜지스터 및 제2 트랜지스터를 포함하는 쓰기 레지스터를 갖는 페이지 버퍼; 및 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 각각 구동하는 제1 구동신호(nDI)와 제2 구동신호(DI)를 생성하는 프로그램 데이터 쓰기 드라이버를 포함한다. 상기 프로그램 데이터 쓰기 드라이버는, 프로그램 로드 명령에 의해 입력된 외부 프로그램 데이터가 로지컬 하이인 경우에, 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 모두 오프-상태를 갖도록 상기 제1 구동신호와 상기 제2 구동신호의 값을 출력하도록 되어 있다. 이때, 상기 쓰기 레지스터는, 상기 제1 트랜지스터가 온-상태이고 상기 제2 트랜지스터가 오프-상태인 경우 상기 쓰기 레지스터에 로지컬 하이 데이터가 저장되고, 상기 제1 트랜지스터가 오프-상태이고 상기 제2 트랜지스터가 온-상태인 경우 상기 쓰기 레지스터에 로지컬 로우 데이터가 저장되도록 되어 있다.
이때, 상기 프로그램 로드 명령이 입력된 경우, 상기 쓰기 레지스터를 로지컬 하이 상태로 초기화하도록 되어 있다. 이때, 상기 프로그램 로드 명령에 의해 초기화된 이후, 상기 입력된 외부 프로그램 데이터가 로지컬 하이인 경우, 상기 쓰기 레지스터는 로지컬 하이 상태를 유지하도록 되어 있다.
상술한 메모리는 바람직하게는 NAND 플래시 메모리일 수 있다.
본 발명에 따르면 메모리의 칼럼 디코더에서 프로그램 로드 및 랜덤데이터 입력 시 각각의 명령에 따라 프로그램 데이터를 안정적으로 기입할 수 있으며 특히, 프로그램 로드 오퍼레이션 시 전력소모를 최소화하여 안정적인 동작을 유도할 수 있다.
도 1은 일반적인 NAND 플래시 메모리의 내부구조를 나타낸 것이다.
도 2는 NAND 플래시에서 사용하는 일반적인 칼럼 디코더 구조의 예를 나타낸 것이다.
도 3a는 도 1에 나타낸 입출력 패드, 칼럼 디코더, 및 셀 어레이의 구조를 더 자세히 나타낸 것이다.
도 3b는 도 5a의 입출력 패드를 변형한 예를 나타낸다.
도 4는 본 발명의 NAND 플래시 메모리에서 사용되는 페이지 버퍼(page buffer), 칼럼 디코더(Y-decoder) 및 감지증폭기(sense amplifier)의 기본 구조를 나타낸 것이다.
도 5는 NAND 플래시 메모리의 프로그램 데이터 로드 오퍼레이션의 타이밍 다이어그램의 예를 나타낸 것이다.
도 6은 도 5의 DI/nDI 신호를 생성하는 프로그램 데이터 쓰기 드라이버(Program Data Write Driver)의 일 구조를 나타낸 것이다.
도 7은 NAND 플래시 메모리의 프로그램 랜덤 데이터 입력 오퍼레이션의 타이밍 다이어그램의 예를 나타낸 것이다.
도 8은 본 발명의 일 실시예에 따라 구현된 프로그램 데이터 쓰기 드라이버의 일 구조를 나타낸 것이다.
도 9는 본 발명의 일 실시예에 따른 프로그램 데이터 로드 오퍼레이션의 타이밍 다이어그램의 예를 나타낸 것이다.
도 10는 본 발명의 일 실시예에 따른 프로그램 랜덤 데이터 입력 오퍼레이션의 타이밍 다이어그램의 예를 나타낸 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 이하에서 사용되는 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
본 발명의 실시예들에 따른 메모리는 비휘발성 메모리 소자일 수 있다. 또한 비휘발성 메모리 소자는 전원이 제거되어도 데이터를 유지할 수 있는 메모리 소자를 지칭할 수 있다. 예를 들어, 이러한 비휘발성 메모리 소자는 플래시(flash) 메모리, 이이피롬(EEPROM), 상전이 메모리(PRAM), 자기 메모리(MRAM), 저항 메모리(RRAM) 등을 포함할 수 있다. 한편, 플래시 메모리는 플로팅 게이트 메모리, 전하 트랩형 메모리, 소노스(SONOS) 메모리 등으로 불릴 수도 있고, 그 명칭이 이러한 실시예들의 범위를 제한하지 않는다.
본 발명의 실시예들에서, NAND 셀 어레이(NAND cell array)는 NAND 구조를 갖는 메모리셀의 어레이를 지칭할 수 있다.
우선 본 발명의 주제인 NAND 플래시 메모리의 동작방식을 도 4 내지 도 5를 통해 설명한다.
도 4는 본 발명의 NAND 플래시 메모리에서 사용되는 페이지 버퍼(1), 칼럼 디코더(2) 및 감지증폭기(3)를 나타낸다.
도 5는 NAND 플래시 메모리의 프로그램 데이터 로드 오퍼레이션의 타이밍 다이어그램의 예를 나타낸 것이다.
도 4와 도 5를 함께 참조하여 설명하면, NAND 플래시 메모리의 외부로부터 프로그램 로드 명령(program load command)(80h)이 인가된 후, 칼럼주소(column address) 및 로우주소(low address)가 인가된다. 칼럼주소는 2 사이클에 걸쳐 입력되고, 로우주소는 3 사이클에 걸쳐 입력될 수 있다. 그 후, 데이터가 인가되면서 프로그램 데이터 로드 오퍼레이션이 시작된다. 도 5와 같이 프로그램 로드 명령(80h)이 인가되면 내부적으로 PDRSTb 신호가 로지컬 로우(logical low)로 이네이블(enable)되면서 페이지 버퍼(1)의 쓰기 레지스터(write register)(4)의 PDDATA 노드(node)를 로지컬 하이(logical high)로 초기화(initialize)시킨다. NAND 플래시 메모리에서는 삭제 오퍼레이션(erase operation)에 의해서 셀 데이터(cell data)를 로지컬 하이로 만들고, 프로그램 오퍼레이션(program operation)에 의해서 셀 데이터를 로지컬 로우로 만든다. 따라서 프로그램 데이터 로드 시 인가되는 데이터가 로지컬 하이인 경우, 셀 데이터를 있는 그대로 두는 인히비트 오퍼레이션(inhibit operation)이 수행된다. 그리고 프로그램 데이터가 로지컬 로우인 경우 셀 데이터를 로지컬 로우로 만드는 프로그램 오퍼레이션이 수행된다. 쓰기 레지스터(4)를 초기에 로지컬 하이 상태로 만드는 것은 프로그램 오퍼레이션 시 모든 셀 데이터는 인히비트 오퍼레이션을 수행하겠다는 의미를 갖게 된다. 이제 외부에서 입력되는 프로그램 데이터가 로지컬 로우인 경우에만 쓰기 레지스터(4)의 PDDATA 노드를 로지컬 로우로 만드는 오퍼레이션을 수행하게 된다.
프로그램 로드 명령, 칼럼주소, 및 로우주소가 인가되고 나면 도 5에서 같이 DLOADEN가 로지컬 하이가 되어 도 4에서 노드 A, 노드 B가 로지컬 로우 상태로 된다. 신호 YA, YB, YC, 및 MAINPATH에 의해 제어되는 스위치들은 해당되는 칼럼에 전기적인 경로(path)를 형성하고 있다. 이제 외부에서 프로그램 데이터로서 로지컬 로우가 가해지게 되면 내부적으로 DI 신호가 로지컬 하이가 되고 nDI 신호는 로지컬 로우로 있게 되어 PDDATA 노드를 로지컬 로우 상태가 되도록 한다. 만일, 외부에서 프로그램 데이터로서 로지컬 하이가 인가되면 내부적으로 DI는 로지컬 로우, nDI는 로지컬 하이 상태가 되어 초기에 초기화된 PDDATA 노드는 변화하지 않고 그 상태를 그대로 유지하게 된다. 한 개의 IO에 대해서 DI/nDI는 모든 페이지 버퍼에서 공통으로 사용된다.
도 6은 도 5의 DI/nDI 신호를 생성하는 프로그램 데이터 쓰기 드라이버(Program Data Write Driver)의 일 구조를 나타낸 것이다. 도 6에서 DATA 신호는 외부에서 입력되는 데이터를 나타내며, WEP(Write Enable Pulse) 신호는 쓰기를 위한 로지컬 하이 펄스를 나타낸다. 이때, 외부에서 프로그램 데이터(DATA)로서 로지컬 하이가 인가되는 경우, nDI 신호가 로지컬 하이로 천이되어 내부적으로는 쓰기 레지스터에 로지컬 하이 데이터를 기입하게 된다. 반대로 외부에서 프로그램 데이터(DATA)로서 로지컬 로우가 인가되는 경우, DI 신호가 로지컬 하이로 천이되어 쓰기 레지스터에 로지컬 로우 데이터를 기입하게 된다. 상기 WEP 신호가 로지컬 로우인 경우에는 DI와 nDI 는 언제나 로지컬 로우 상태를 갖는다.
그런데, 상술한 바와 같이 프로그램 로드 명령(80h)이 인가되는 동시에 쓰기 레지스터는 로지컬 하이로 초기화되므로, 외부에서 입력되는 프로그램 데이터가 로지컬 하이인 경우 불필요한 오퍼레이션을 수행하여 전력(Power)을 소모할 필요가 없다. 따라서 본 발명의 일 실시예에 따른 NAND 플래시 메모리에는, 프로그램 로드 명령(80h)이 인가된 이후에 외부에서 입력되는 프로그램 데이터가 로지컬 하이인 경우, DI/nDI의 값을 모두 로지컬 로우 상태로 유지하도록 되어 있다. 이를 위한 구체적인 구성은 후술하는 도 8 내지 도 10을 통해 설명한다.
한편, 상술한 프로그램 로드 명령(80h)에 따른 오퍼레이션을 수행하는 경우 전력 소모를 줄이기 위하여 제안된 본 발명의 구성에 의해, 다른 종류의 명령에 의한 오퍼레이션이 오동작하는 일이 발생해서는 안된다. 예컨대, 프로그램 랜덤 데이터 입력 명령(85h)이 입력된 경우에도 해당 오퍼레이션의 정상동작이 보장되어야 한다.
도 7은 본 발명의 일 실시예에 따른 NAND 플래시 메모리의 프로그램 랜덤 데이터 입력 오퍼레이션의 타이밍 다이어그램의 예를 나타낸 것이다.
도 7을 참조하여 설명하면, 도 5에 도시한 프로그램 로드 오퍼레이션과 달리, 프로그램 랜덤 데이터 입력 오퍼레이션은, 이전의 프로그램 로드 시 기입했던 데이터도 변화시킬 수 있어야 한다. 즉, 이전의 프로그램 로드 시 로지컬 로우 데이터를 기입했다 하더라도 프로그램 랜덤 데이터 입력 시 로지컬 로우 데이터도 로지컬 하이 데이터로 변화시킬 수 있어야 한다. 따라서 이전에 기입된 데이터에 관계없이 쓰기 레지스터의 데이터를 변화시킬 수 있기 위해서는 도 8에 도시한 바와 같이 랜덤 데이터 입력이 로지컬 로우인지 로지컬 하이인지에 따라서 DI 및 nDI 신호 모두 로지컬 하이로 천이할 수 있어야 한다. 이에 대해서, 이하 도 8 내지 도 10을 참고하여 더 자세히 설명한다.
도 8은 본 발명의 일 실시예에 따라 구현된 프로그램 데이터 쓰기 드라이버의 일 구조를 나타낸 것이다.
도 8을 참조하여 설명하면, 도 5에 도시한 일반적인 프로그램 데이터 쓰기 드라이버와 달리, 본 발명의 일 실시예에 다른 프로그램 데이터 쓰기 드라이버는 PRDIN 신호를 더 포함한다. PRDIN 신호는 프로그램 랜덤 데이터 입력이 발생했음을 의미하는 제어신호를 나타낸다. 이때, 외부에서 프로그램 로드 명령(80h)이 인가될 경우, PRDIN 신호가 새로운 명령이 인가되기 전까지 로지컬 로우 상태를 유지되도록 되어 있다. 또한, 외부에서 랜덤데이터 입력명령(85h)이 인가되는 경우, PRDIN 신호는 로지컬 하이 상태를 유지한다. 이에 대하여 도 9 및 도 10을 더 참고하여 자세히 설명한다.
도 9는 본 발명의 일 실시예에 따른 프로그램 데이터 로드 오퍼레이션의 타이밍 다이어그램의 예를 나타낸 것이다.
도 9에 도시한 바와 같이, 프로그램 로드 명령(80h)이 인가되는 경우, PRDIN 신호가 로지컬 로우 상태를 유지되도록 되어 있으며 입력된 데이터의 극성(Polarity)에 따라 DI 신호만 로지컬 하이로 천이시킨다. 즉, 입력된 데이터가 로지컬 로우일 경우에만 DI 신호를 로지컬 하이로 천이시켜 쓰기 오퍼레이션(Write Operation)을 수행한다. 또한, 입력된 데이터가 로지컬 하이일 경우에는 DI 및 nDI 신호를 모두 로지컬 로우로 유지하여 쓰기 레지스터에 데이터를 기입하지 않고 상기 프로그램 로드 명령(80h) 인가 시 초기화한 로지컬 하이 상태를 유지한다. 예컨대, 입력된 데이터(D0)가 로지컬 로우이고 데이터(D1)가 로지컬 하이인 경우, 데이터(D0)에 대해서만 DI 신호가 로지컬 하이로 천이되어 쓰기 오퍼레이션을 수행하게 된다. 즉, 도 5와 비교하였을 때, 프로그램 로드 명령(80h)이 인가되는 동시에 쓰기 레지스터는 이미 로지컬 하이로 초기화되어 외부에서 로지컬 하이 데이터가 인가되는 경우 쓰기 오퍼레이션이 불필요하므로, 도 9에 도시한 바와 같이, 외부에서 로지컬 하이 데이터가 인가되는 경우, nDI 신호는 로지컬 로우 상태를 그대로 유지하게 된다.
한편, 도 10는 본 발명의 일 실시예에 따른 프로그램 랜덤 데이터 입력 오퍼레이션의 타이밍 다이어그램의 예를 나타낸 것이다. 도 10에 도시한 바와 같이, 외부에서 랜덤데이터 입력명령(85h)이 인가되는 경우, PRDIN 신호가 로지컬 하이로 유지되도록 되어 있으며 입력된 데이터의 극성에 따라 DI 및 nDI 신호를 모두 로지컬 하이로 천이시켜가면서 쓰기 레지스터에 데이터를 기입 및 변화시키게 된다. 즉, 입력된 데이터가 로지컬 로우인 경우에는 DI 신호를 로지컬 하이 상태로 천이시켜 로지컬 로우 데이터를 쓰기 레지스터에 기입하고, 입력된 데이터가 로지컬 하이인 경우에는 nDI 신호를 로지컬 하이 상태로 천이시켜 로지컬 하이 데이터를 쓰기 레지스터에 기입한다. 따라서 이전의 프로그램 로드 시 로지컬 로우 데이터를 기입했다 하더라도 프로그램 랜덤데이터 입력 시 로지컬 로우 데이터도 로지컬 하이 데이터로 변화시킬 수 있다.
이상 본 발명이 양호한 실시예와 관련하여 설명되었으나, 본 발명의 기술분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다.
그러므로 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 진정한 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 트랜지스터 및 제2 트랜지스터를 포함하는 쓰기 레지스터를 갖는 페이지 버퍼를 포함하는 메모리로서,
    상기 쓰기 레지스터에는, 상기 제1 트랜지스터가 온-상태이고 상기 제2 트랜지스터가 오프-상태인 경우 상기 쓰기 레지스터에 로지컬 하이 데이터(logical high data)가 저장되고, 상기 제1 트랜지스터가 오프-상태이고 상기 제2 트랜지스터가 온-상태인 경우 상기 쓰기 레지스터에 로지컬 로우 데이터(logical low data)가 저장되도록 되어 있으며,
    프로그램 로드 명령에 의해 입력된 외부 프로그램 데이터가 로지컬 하이인 경우에 상기 제1 트랜지스터와 상기 제2 트랜지스터가 모두 오프-상태를 갖도록 되어 있는,
    메모리.
  2. 제1항에 있어서, 상기 프로그램 로드 명령에 의해 초기화된 이후, 상기 입력된 외부 프로그램 데이터가 로지컬 하이인 경우, 상기 쓰기 레지스터는 로지컬 하이 상태를 유지하도록 되어 있는, 메모리.
  3. 제1항에 있어서, 상기 프로그램 로드 명령은, 한 개의 시작주소가 입력되고 복수 개의 외부 프로그램 데이터가 입력되는 경우, 상기 복수 개의 외부 프로그램 데이터가 입력될 때마다 상기 메모리의 페이지 버퍼의 주소를 상기 시작주소로부터 1단위씩 증가시키면서 상기 외부 프로그램 데이터를 상기 페이지 버퍼에 기록하도록 하는 명령인, 메모리.
  4. 제3항에 있어서, 상기 프로그램 로드 명령이 입력된 경우, 상기 페이지 버퍼에 포함된 쓰기 레지스터를 로지컬 하이 상태로 초기화하도록 되어 있는, 메모리.
  5. 제1항에 있어서, 랜덤데이터 입력명령에 의해 입력된 외부 프로그램 데이터가, 로지컬 하이인 경우 상기 제1 트랜지스터와 상기 제2 트랜지스터를 각각 온-상태와 오프-상태로 전환하도록 되어 있고, 로지컬 로우인 경우 상기 제1 트랜지스터와 상기 제2 트랜지스터를 각각 오프-상태와 온-상태로 전환하도록 되어 있는, 메모리.
  6. 제1항에 있어서,
    랜덤데이터 입력명령 시 로지컬 하이 상태를 유지하고, 상기 프로그램 로드 명령 시에만 로지컬 로우 상태를 유지하도록 되어 있는 내부신호(PRDIN)를 생성하도록 되어 있고,
    상기 외부 프로그램 데이터가 로지컬 하이이며, 상기 내부신호(PRDIN)가 로지컬 로우 상태일 때에는 상기 제1 트랜지스터와 상기 제2 트랜지스터가 모두 오프-상태를 갖도록 되어 있는,
    메모리.
  7. 제1 트랜지스터 및 제2 트랜지스터를 포함하는 쓰기 레지스터를 갖는 페이지 버퍼; 및
    상기 제1 트랜지스터 및 상기 제2 트랜지스터를 각각 구동하는 제1 구동신호(nDI)와 제2 구동신호(DI)를 생성하는 프로그램 데이터 쓰기 드라이버
    를 포함하며,
    상기 프로그램 데이터 쓰기 드라이버는, 프로그램 로드 명령에 의해 입력된 외부 프로그램 데이터가 로지컬 하이인 경우에, 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 모두 오프-상태를 갖도록 상기 제1 구동신호와 상기 제2 구동신호의 값을 출력하도록 되어 있는,
    메모리.
  8. 제7항에 있어서, 상기 쓰기 레지스터는, 상기 제1 트랜지스터가 온-상태이고 상기 제2 트랜지스터가 오프-상태인 경우 상기 쓰기 레지스터에 로지컬 하이 데이터가 저장되고, 상기 제1 트랜지스터가 오프-상태이고 상기 제2 트랜지스터가 온-상태인 경우 상기 쓰기 레지스터에 로지컬 로우 데이터가 저장되도록 되어 있는, 메모리.
  9. 제8항에 있어서, 상기 프로그램 로드 명령이 입력된 경우, 상기 쓰기 레지스터를 로지컬 하이 상태로 초기화하도록 되어 있는, 메모리.
  10. 제9항에 있어서, 상기 프로그램 로드 명령에 의해 초기화된 이후, 상기 입력된 외부 프로그램 데이터가 로지컬 하이인 경우, 상기 쓰기 레지스터는 로지컬 하이 상태를 유지하도록 되어 있는, 메모리.
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JPH06309878A (ja) * 1993-04-23 1994-11-04 Nec Ic Microcomput Syst Ltd 半導体記憶回路
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