KR20100089504A

KR20100089504A - 불휘발성 메모리 장치 및 그 동작 방법

Info

Publication number: KR20100089504A
Application number: KR1020090008792A
Authority: KR
Inventors: 임규희; 박성제; 한정철
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-02-04
Filing date: 2009-02-04
Publication date: 2010-08-12
Also published as: CN101794618A; US8174896B2; JP2010182402A; CN101794618B; KR101074539B1; US20100195400A1

Abstract

본원 발명의 불휘발성 메모리 장치는 래치부의 제2 노드에 설정되는 데이터 및 상기 감지노드에 인가되는 데이터에 따라 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 1 비트 패스 판단부를 포함하는 복수의 페이지 버퍼들과, 상기 각 페이지 버퍼들의 1 비트 패스 판단부의 출력과 병렬 접속되는 제2 검증 신호 출력단과, 상기 제2 검증신호 출력단의 상태에 따라 검증 전압 이상으로 프로그램된 셀이 발생하였는지 여부를 확인하는 신호를 출력하는 제2 논리 조합부를 포함하는 것을 특징으로 한다.

1 비트 패스, 블라인드 검증, 더미 프로그램 펄스

Description

불휘발성 메모리 장치 및 그 동작 방법{Non volatile memory device and operating method thereof}

본원 발명은 불휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.

상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다. 상기 불휘발성 메모리 셀의 프로그램 동작시에는 프로그램 대상 셀이 검증 전압이상으로 프로그램되었는지 여부를 확인하는 검증동작을 수행하게 된다. 싱글 레벨 셀 프로그램 방식에서는 서로 다른 두 상태의 셀들만이 존재하므로 상기 검증 전압은 하나이지만, 멀티 레벨 셀 프로그램 방식에서는 여러 상태의 셀들이 하나의 페이지에 존재하게 되므로, 상기 검증 전압도 복수가 된다. 예를 들어 2비트 멀티 레벨 셀 프로그램 방식에서 상위 비트(MSB) 프로그램 동작을 수행하는 경우에는 세 가지 검증 전압을 기준으로 검증동작을 수 행하게 된다.

ISPP(Incremental step pulse program) 프로그램 방식에 따르면, 한 번의 펄스가 인가된 후 세 번의 검증 동작을 수행하게 될 필요가 있다. 이때, 각 검증동작 을 동시에 수행하지 않고 셀의 프로그램 속도를 고려하여 일부 검증동작만을 수행하는 블라인드 검증방법이 알려져 있다. 다만, 불휘발성 메모리 장치의 프로그램/소거 횟수가 증가하는 경우 프로그램 속도가 증가하는 경향이 있어, 이를 고려한 프로그램 방법이 필요한 상황이다.

전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 불휘발성 메모리 장치의 프로그램 시간 중 검증 동작에 소요되는 시간을 최소화시킬 수 있는 프로그램 방법을 제공하는 것이다. 또한 상기 최적화된 프로그램 방법의 수행을 위하여 개선된 구조의 페이지 버퍼 및 불휘발성 메모리 장치를 제공하고자 한다.

전술한 과제를 해결하기 위한 본원 발명의 페이지 버퍼는 프로그램 대상 데이터 또는 소거 대상 데이터가 저장되는 래치부와, 상기 래치부의 제2 노드에 설정되는 데이터 및 감지노드에 인가되는 데이터에 따라 제2 검증신호 출력단을 접지 또는 플로팅 시켜 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 1 비트 패스 판단부를 포함한다.

또한 본원 발명의 불휘발성 메모리 장치는 래치부의 제2 노드에 설정되는 데이터 및 상기 감지노드에 인가되는 데이터에 따라 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 1 비트 패스 판단부를 포함하는 복수의 페이지 버퍼들과, 상기 각 페이지 버퍼들의 1 비트 패스 판단부의 출력과 병렬 접속되는 제2 검증 신호 출력단과, 상기 제2 검증신호 출력단의 상태에 따라 검증 전압 이상으로 프로그램된 셀이 발생하였는지 여부를 확인하는 신호를 출력하는 제2 논리 조합부를 포함하는 것을 특징으로 한다.

또한 본원 발명의 불휘발성 메모리 장치의 동작 방법은 프로그램/소거 동작 횟수 증가에 따른 프로그램 속도 증가 특성을 보상하는 더미 프로그램 펄스 인가 방식에 있어서, 제1 페이지에 대하여 프로그램 동작을 수행하는 단계와, 검증 전압 이상으로 프로그램된 셀이 발생하기 전까지 프로그램 펄스 인가 횟수를 카운팅하며 상기 프로그램 동작 및 검증 동작을 반복 수행하는 단계와, 상기 검증 전압 이상으로 프로그램된 셀이 발생하면 블라인드 검증 방법에 따라 프로그램 및 검증 동작을 수행하여 상기 제1 페이지에 대한 프로그램 동작을 완료하는 단계와, 상기 검증 전압 이상으로 프로그램된 셀이 발생된 시점까지의 프로그램 펄스 인가 횟수에 따라 제2 페이지에 대한 프로그램 시작전압을 설정하는 단계와, 상기 설정된 프로그램 시작전압에 따라 제2 페이지에 대하여 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.

또한, 본원 발명의 불휘발성 메모리 장치는 단일 페이지에 포함된 프로그램 대상 셀 중 기준전압 이상으로 프로그램된 셀이 발생하는 경우 1 비트 패스 신호를 출력하는 페이지 버퍼부와, 프로그램 펄스 인가 횟수를 카운팅하는 카운터와, 제1 페이지에 대한 프로그램 동작 중 상기 1 비트 패스 신호 전달시까지 인가된 프로그램 펄스의 개수를 저장하는 프로그램 펄스 인가횟수 저장부와, 상기 프로그램 펄스 인가횟수를 기초로 하여 제2 페이지에 대한 프로그램 시작전압을 설정하는 프로그램 시작 전압 설정부를 포함한다.

전술한 본원 발명의 과제 해결 수단에 따라 더미 프로그램 펄스 인가 방식의 프로그램 방법과 블라인드 검증 방법을 적용하는 프로그램 방법에 있어서 검증 동작에 소요되는 시간을 최소화할 수 있는 효과가 있다. 즉 제1 페이지에 대한 프로그램 결과를 기초로 제2 페이지에 대한 프로그램 동작시 최적의 프로그램 시작전압을 설정할 수 있다. 또한 새롭게 개선된 구조의 불휘발성 메모리 장치에 따라 상기 프로그램 방법을 더욱 효율적으로 적용할 수 있다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1은 통상적인 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법을 설명하기 위한 도면이다.

하위비트 프로그램(LSB PGM) 동작에서는 프로그램 동작에 의하여 서로 다른 두 개의 셀 분포가 나타난다. 즉, 검증전압(LPV1)이상으로 프로그램된 셀의 분포를 제2 상태라 하고, 그렇지 않은 셀의 분포를 제1 상태라 한다.

이렇게 하위비트 프로그램 동작을 수행한 상태에서 상위 비트 프로그램(MSB PGM)동작을 수행하게 된다. 상위 비트 프로그램 동작에서 의하여 서로 다른 문턱전압을 갖는 네 개의 셀 분포(제3 내지 제6 상태)가 나타난다. 이때, 각 분포별로 검증 전압이 상이한바, 낮은 순서부터 정렬하면, 제1 검증전압(MPV1), 제2 검증전압(MPV2), 제3 검증전압(MPV3)을 들 수 있다. 즉, 제3 검증전압(MPV3)이상으로 프로그램된 상태를 제6 상태, 제3 검증전압보다 낮으나 제2 검증전압(MPV2)이상으로 프로그램된 상태를 제5 상태, 제2 검증전압보다 낮으나 제1 검증전압(MPV1)이상으로 프로그램된 상태를 제4 상태, 제1 검증전압보다 낮게 프로그램된 상태를 제3 상태라 한다. 또한, 상기 제4 상태로 프로그램하고자 하는 셀들을 제1 검증 대상 셀, 제5 상태로 프로그램하고자 하는 셀들을 제2 검증 대상 셀, 제6 상태로 프로그램하고자 하는 셀들을 제3 검증 대상 셀로 정의한다.

이와 같이 상위비트 프로그램 동작에서는 하위비트 프로그램 동작에 비하여 더 많은 검증전압을 기준으로 검증동작을 수행하여야 한다.

도 2는 통상적인 불휘발성 메모리 장치의 ISPP 프로그램 방법의 개념을 설명하기 위한 도면이다.

ISPP(Incremental step pulse program) 프로그램 방법에 따르면, 프로그램 펄스를 반복하여 인가하되, 매 반복 시마다 검증동작을 수행하고, 프로그램 펄스를 스텝 전압(Vstep) 만큼 증가시켜 인가한다.

도시된 바와 같이, 최초에는 프로그램 시작 전압(Vstart)을 인가하고, 다음 프로그램 펄스 인가시에는 스텝 전압(Vstep) 만큼 증가된 프로그램 펄스를 인가한 다. 그리고 매 프로그램 펄스의 인가시마다 검증 동작을 수행한다. 따라서 한번의 프로그램 펄스에 인가에 소요되는 시간은 프로그램 펄스 인가시간(tPULSE)과 검증시간(tVFY)의 합과 같다.

한편, 소거 상태의 셀들에 대하여 프로그램 시작전압(Vstart)을 최초로 인가할 경우 셀들의 분포를 고유 분포(△Vthi)라 정의한다. 도면에서는 고유 분포가 대략 4V인 경우가 도시되어 있다. 프로그램 시작전압(Vstart), 스텝 전압(Vstep), 제1 검증전압(PV1)을 기준으로 프로그램 동작을 수행하면, 각 문턱전압이 제1 검증전압(PV1) 이상이고 고유 분포(△Vthi)의 최대값보다 낮은 셀들의 분포가 형성된다. 이때 프로그램이 완료된 셀들의 분포는 스텝 전압(Vstep)의 크기와 같다.

이론적으로는, 프로그램 동작의 완료에 필요한 펄스 인가횟수(Npgm)는 고유분포(△Vthi)와 스텝 전압(Vstep)의 비에 의하여 결정된다. 예를 들어, 고유 분포(△Vthi)가 4V이고, 스텝 전압(Vstep)이 1V 이면 총 4회의 펄스가 인가되어야 한다.

전체 프로그램 동작에 소요되는 시간(tPROG)은 상기 펄스 인가횟수(Npgm)와 한번의 프로그램 펄스에 인가에 소요되는 시간(tPULSE+tVFY)의 곱과 같다.

이와 같은 ISPP 프로그램 특성에 따르면, 스텝전압(Vstep)을 증가시킬수록 펄스 인가횟수(Npgm)가 감소하므로, 전체 프로그램 동작에 소요되는 시간(tPROG)은 감소된다. 그러나 프로그램이 완료된 셀들의 분포는 스텝전압(Vstep)과 같으므로, 전체 분포가 넓어지게 되는 문제가 발생한다.

도 3은 통상적인 ISPP 프로그램 방법에서 프로그램 펄스인가에 따른 문턱전압의 이동을 도시한 도면이다.

프로그램 시작전압(Vstar)이 16V이고 스텝전압(Vstep)이 1V, 고유 분포(△Vthi)가 4V라고 가정한다. 프로그램하고자 하는 목표전압은 1V~2V이며, 검증전압은 1V 이다.

최초 프로그램 펄스인가시의 프로그램 전압(Vpgm)은 16V가 된다. 최초 프로그램 펄스 인가시에는 상기 고유 분포(△Vthi)에 따라 각 셀들의 문턱전압이 결정된다. 상기 최초 프로그램 펄스 인가이후 1V 이상으로 프로그램 된 셀들은 페이지 버퍼에 저장된 데이터가 변경되어, 이후 프로그램 펄스가 더 이상 인가되지 않는다.

두 번째 프로그램 펄스 인가시에, 1V 보다 문턱전압이 낮은 셀들은 프로그램 펄스 인가로 인해 문턱전압이 더욱 상승한다. 바람직하게는 1V 보다 문턱전압이 낮은 셀들이 1V씩 문턱전압이 상승하게 된다. 최초 프로그램 펄스 인가시의 셀들의 분포가 전체적으로 1V 만큼 상승했음을 알 수 있다. 다만 앞서 언급한바와 같이 최초 프로그램 펄스 시 1V이상으로 프로그램 된 셀들에 대해서는 프로그램 펄스가 더 인가되지 않으므로 문턱전압의 변화가 없다.

세 번째, 네 번째 프로그램 펄스 인가시에도 상기와 마찬가지로 1V 씩 문턱전압이 상승하는 것을 알 수 있다. 그리고 프로그램이 완료된 상태의 문턱전압의 분포는 스텝전압의 크기와 같게 된다.

도 4는 통상적인 ISPP 프로그램 방법에서 프로그램 시작전압의 설정에 따른 분포 변화를 도시한 도면이다.

프로그램 시작전압(Vstatr)이 16V 인 경우와 17V 인 경우(고유 분포(△Vthi)는 4V, 스텝 전압(Vstep)은 1V) 프로그램 동작이 완료되었을 때 문턱전압의 분포 상태가 상이해 짐을 알 수 있다. 즉, 프로그램 시작전압이 커지면, 최대 문턱 전압 값이 더욱 커지게 된다. 프로그램 시작전압(Vstatr)이 16V 인 경우의 최대 문턱 전압 값은 2V 이지만, 프로그램 시작전압(Vstatr)이 17V 인 경우의 최대 문턱 전압 값은 3V 가 된다. 이때, 프로그램이 종료된 상태에서의 최대 문턱 전압 값은 상이하지만, 문턱전압의 분포 자체는 1V로 동일함을 알 수 있다. 앞서 언급한 바와 같이 문턱전압의 분포는 스텝 전압(Vstep)에 의해 결정되기 때문이다.

이와 같이 프로그램 시작 전압의 변화에 따라 프로그램이 종료된 상태는 달라지게된다. 이때, 프로그램 펄스 인가횟수 및 프로그램 동작에 소요되는 시간은 동일하다. 이러한 특성에 비추어볼때, 여러 가지 문턱전압 분포 상태를 필요로 하는 MLC 프로그램 동작에서는 하나의 프로그램 시작 전압을 기준으로 프로그램 동작을 수행할 필요가 있다. 즉, 목표로하는 문턱전압이 가장 낮은 셀을 기준으로 프로그램 시작 전압을 설정하여야 오버 프로그램을 방지할 수 있다.

예를 들어, 목표로 하는 문턱전압이 1V~2V인 경우, 17V를 프로그램 시작전압으로 설정하게 되면, 도시된 바와 같이 한번의 프로그램 펄스 인가로 2V~3V의 문턱 전압을 갖는 셀이 발생하는바, 이러한 셀들은 오버 프로그램 된 것으로 본다. 따라서 16V를 프로그램 시작전압으로 설정하여 프로그램 동작을 수행한다.

도 5는 프로그램 소거 동작횟수에 따른 불휘발성 메모리 장치의 프로그램 속도 변화의 개념을 도시한 도면이다.

불휘발성 메모리 장치를 사용하게 되면, 프로그램 동작과 소거 동작을 수회 반복하게 된다. 이때 프로그램 동작은 페이지 단위로, 소거 동작은 블록 단위로 진행된다. 프로그램/소거 동작 횟수가 증가할수록 불휘발성 메모리 장치의 프로그램 속도가 빨라지는 경향이 있다. 즉, 프로그램/소거 동작 횟수의 증가에 따라 불휘발성 메모리 셀의 플로팅 게이트에 트랩되는 차지의 양이 증가하므로, 일반 셀들에 비하여 프로그램 속도가 증가한다. 이 때 프로그램 속도는 한 번의 프로그램 펄스 인가에 따른 문턱 전압의 변화량으로 정의될 수 있다.

따라서 ISPP의 프로그램 펄스 인가 횟수(Npgm)를 결정하는 요소인 고유분포(△Vthi)에 프로그램/소거 횟수 증가에 따른 변화량을 추가하여 고려해야 한다. 이때 상기 변화량은 프로그램/소거 횟수가 증가할수록 커지게 된다.

이러한 특성을 고려하여 프로그램 시작전압을 설정한다면, 프로그램/소거 횟수가 최소일 경우에 비하여 프로그램 시작전압을 낮게 설정하여야 한다. 즉, 불휘발성 메모리 장치의 최초 동작시부터 프로그램/소거 횟수 증가에 따른 프로그램 속도를 고려하여 프로그램 시작전압을 낮게 인가하는 것이다. 이러한 구성에 따른다면, 최초 동작시부터 특정 프로그램/소거 횟수 도달전까지는 실질적으로 더 미(dummy) 프로그램 펄스를 인가하게 되는 효과가 발생하므로, 전체적으로 프로그램 동작에 소요되는 시간이 증가하게 되는 문제점이 발생한다.

도 6은 통상적인 불휘발성 메모리 장치의 검증 방법 중 블라인드 검증 방법의 개념을 설명하기 위한 도면이다.

상기 검증 방법은 MLC 프로그램 방법에 적용된다. 도시된 검증 방법은 2비트 멀티 레벨 셀 프로그램시의 검증 방법이다. 총 세 개의 검증 전압(PV1, PV2, PV3)을 기준으로 검증 동작을 수행한다. 상기 세 개의 검증 전압을 기준으로 각각 검증 동작을 수행하므로, 원칙적으로는 한번의 프로그램 펄스 인가 후 세 번의 검증 동작을 수행하여야 한다.

그러나 앞서 언급한 바와 같이 프로그램 시작전압은 문턱전압이 제일 낮은 상태를 기준으로 설정되므로, 최초 프로그램 펄스 인가시에는 제2 검증 전압(PV2)및 제3 검증 전압(PV3)이상으로 프로그램되는 셀은 발생하지 않게 된다. 즉, 프로그램 펄스가 어느 정도 인가된 후에야 제2 검증 전압, 제3 검증 전압 이상으로 프로그램 되는 셀들이 발생하게 된다. 따라서 검증 동작에서 소요되는 시간을 단축시키기 위해, 최초 몇 구간 동안은 프로그램 펄스 후 제1 검증 전압을 기준으로 한 검증 동작만을 수행한다. 이와 같이 일부 검증 동작을 생략한다 하여 블라인드(blind) 검증 방법이라 한다. 다만, 이와 같은 블라인드 검증 방법의 개념에 더하여, 앞서 설명한 프로그램/소거 검증 횟수에 따른 프로그램 속도 변화를 고려한 프로그램 펄스 인가방법을 적용할 경우 다음과 같은 문제점이 발생한다.

도 7은 통상적인 불휘발성 메모리 장치의 상위 비트 프로그램에 대한 프로그램/검증방법을 설명하기 위한 도면이다.

제1 프로그램/검증방법에 따르면, 앞서 설명한 블라인드 검증 방법에 따라 최초 프로그램 전압인가 후에 제1 검증전압(MPV1)을 기준으로 하는 검증동작만을 실시한다. 원칙적으로는 제2 검증전압, 제3 검증전압등을 기준으로 하는 검증동작도 같이 실시하여야 하나, 앞서 설명한 블라인드 검증 방법에 따라 제1 검증전압을 기준으로 하는 검증동작만 실시한다.

프로그램 펄스 인가 및 제1 검증전압을 기준으로 하는 검증동작만을 3회 정도 실시한 후에, 제1 검증전압뿐만 아니라 제2 검증전압을 기준으로 하는 검증동작도 실시한다. 또한, 제1 및 제2 검증전압을 기준으로 하는 검증동작을 3 회 정도 실시한 후에 제3 검증전압을 기준으로 한 검증동작을 실시한다. 한편, 제1 검증전압만을 기준으로 하는 검증동작이 실시되는 횟수, 제1 및 제2 검증전압만을 기준으로 하는 검증동작이 실시되는 횟수는 미리 설정되어 있다.

다음으로 제2 프로그램/검증방법에 대하여 살펴보자. 상기 제2 프로그램/검증 방법은 프로그램/소거 횟수의 증가에 따라 프로그램 속도가 증가하는 경향을 보상하기 위하여 프로그램 시작 펄스를 낮춰서 인가한다. 즉, 도시된 바와 같이 제1 프로그램/검증 방법에 비하여 프로그램 시작 펄스를 낮춰서 인가하게 된다. 다만, 이는 프로그램/소거 횟수에 따라 문제점을 나타낼 수 있다.

즉, 프로그램/소거 횟수가 높은 경우에는 프로그램 속도가 빠르기 때문에 낮은 프로그램 펄스의 인가에도 문턱전압의 변화량이 크다. 따라서 낮은 프로그램 전압의 인가시에도 검증동작을 수행할 필요가 있다. 또한, 문턱전압이 일부 상승한 시점이후(A 이후)에는 제1 및 제2 검증전압을 기준으로 한 검증동작을 실시할 필요가 있다.

그러나 프로그램/소거 횟수가 작은 경우에는 프로그램 속도가 늦기 때문에 낮은 프로그램 펄스의 인가에 대한 문턱전압의 변화량이 작은 편이다. 따라서 낮은 프로그램 전압의 인가시에 검증동작을 수행해야할 필요는 적어진다. 또한, 문턱전압의 상승 폭이 작기 때문에, 프로그램 펄스가 어느 정도 인가된 이후(A 이후)에도 제1 검증전압을 기준으로 한 검증동작 이외에 제2 검증전압을 기준으로 한 검증동작까지 실시해야할 필요는 적어진다.

도 8은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램/검증방법을 설명하기 위한 도면이다.

본원 발명에서는 프로그램/소거 횟수 증가에 따른 프로그램 속도의 상승 경향을 반영하여 최초 프로그램 시작전압을 낮게 인가한다. 다만, 이러한 상태에서 앞서 설명한 블라인드(blind) 검증 방법을 단편적으로 적용할 경우, 프로그램/소거 횟수가 낮은 초기 동작에서는 제1 검증전압을 기준으로 하는 검증 동작외에 불필요하게 제2 검증전압을 기준으로 하는 검증 동작을 실시하게 되는 경우가 존재 한다.

이를 방지하기 위하여 본원 발명에서는 제1 검증전압 이상으로 프로그램된 셀이 검출된 경우에 한하여 블라인드 검증방법을 적용한다.

즉, 도시된 바와 같이 제1 검증전압 이상으로 프로그램된 셀이 검출되기 전까지는 제1 검증전압을 기준으로 하는 제1 검증동작과, ISPP 프로그램 동작을 번갈아서 수행한다. 그리고 제1 검증전압 이상으로 프로그램된 셀이 검출된 직후에는 상기 설명한 블라인드 검증방법을 수행한다.

도 9는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 도시한 순서도이다.

먼저 프로그램 시작 전압에 따라 프로그램 동작을 수행한다(단계 910). 이때, 상기 프로그램 시작 전압은 통상적으로 인가되는 프로그램 시작전압보다 낮게 설정한다. 즉, 프로그램/소거 횟수 증가에 따른 프로그램 속도의 증가 경향을 반영하여 미리 낮게 설정된 프로그램 시작전압을 인가한다.

다음으로, 제1 검증대상 셀이 제1 검증 전압이상으로 프로그램되었는지 확인하는 제1 검증동작을 수행한다(단계 920). 앞서 설명한 바와 같이 제1 검증 대상 셀은 도 1의 제 4 상태, 즉 제2 검증전압보다 낮고 제1 검증전압보다 크게 프로그램할 셀들을 의미한다.

다음으로, 상기 제1 검증동작 결과 제1 검증전압 이상으로 프로그램된 셀이 있는지를 확인한다(단계 922). 통상적인 불휘발성 메모리 장치의 페이지 버퍼 구조에 따른 검증동작을 살펴보기로 한다. 특정 셀이 제1 검증전압 이상으로 프로그램되면, 해당 셀이 턴온되어 해당 셀이 포함된 셀 스트링의 전류 경로가 차단된다. 따라서 하이레벨로 프리차지되었던 비트라인의 전압레벨이 그대로 유지되고, 이는 그대로 감지노드로 전달된다. 상기 감지노드의 전압 레벨이 하이레벨 상태이므로, 이에 따라 레지스터에 저장된 데이터가 변환된다. 전체 페이지 버퍼에서, 이렇게 데이터 변환이 발생하는 셀이 하나라도 발생한 경우 제1 검증전압 이상으로 프로그램된 셀로 판단한다. 이렇게 제1 검증 전압이상으로 그램된 셀이 하나 이상 있는 경우를 1 비트 패스라 하고, 본원 발명에서는 1 비트 패스 여부를 판단하기 위한 회로를 추가적으로 구성하고자 한다. 상세 회로에 대해서는 추후 설명하기로 한다(도 14, 15).

한편, 상기 단계의 결과에 따라 블라인드 검증방법을 수행할지 여부를 판단하게 된다. 즉, 상기 검증결과 제1 검증전압 이상으로 프로그램된 셀이 있는 경우에는 블라인드 검증방법을 시작하고, 그렇지 않은 경우에는 프로그램 전압을 스텝 전압만큼 증가시켜, 상기 프로그램 동작(단계 910)과 제1 검증동작(단계 920)을 반복 수행한다. 또한 프로그램 펄스 인가횟수를 1 만큼 증가시킨다(단계 924). 상기 증가된 프로그램 펄스 인가횟수는 이후 설명될 프로그램 방법의 실시에 적용된다(도 12).

상기 제1 검증결과 제1 검증전압 이상으로 프로그램된 셀이 발생한 경우에는 직전 프로그램 동작시 인가되던 프로그램 전압을 스텝전압만큼 증가시켜 프로그램 동작을 반복 수행한다(단계 932). 이때, 상기 동작의 수행 전에, 제1 검증 동작 실행 횟수(i) 및 제2 검증 동작 실행 횟수(j)를 각각 0으로 초기화 한다(단계 930).

다음으로, 모든 검증 동작이 완료되었는지 여부를 확인한다(단계 940). 즉, 제1 검증 동작 내지 제3 검증동작에 따라 모든 검증 대상 셀들이 목적한 대로 프로그램되었는지 여부를 확인한다. 통상적인 불휘발성 메모리 장치에서는 각 검증동작이 수행된 뒤에는 페이지 버퍼의 각 레지스터에 저장된 데이터에 따라 해당 검증전압이상으로 프로그램되었다는 정보를 나타내는 패스 신호, 또는 해당 검증전압이 상으로 프로그램되지 않은 셀이 있다는 정보를 나타내는 페일 신호가 생성된다. 이러한 패스/페일 신호를 근거로 제1 내지 제3 검증 동작이 모두 완료되었는지 여부를 확인한다.

상기 검증 동작이 모두 완료된 경우에는 각 검증 대상 셀이 각 검증전압 이상으로 프로그램되었음을 의미하므로, 더 이상 프로그램 동작을 수행하지 않고 프로그램 동작을 종료한다. 실시예에 따라서는, 상기 프로그램 동작의 반복 횟수를 특정 횟수로 제한하는 경우도 있다. 그러한 경우에는 해당 횟수 내에 검증 동작이 완료되지 못하면, 메모리 셀의 특성이 불량한 것으로 보고 배드 블록(bad block) 처리동작을 수행하게 된다.

다음으로, 상기 검증 동작이 완료되지 않은 것으로 판단된 경우에는, 순차적으로 제1 내지 제3 검증동작을 실시한다.

먼저, 프로그램 동작 및 제1 검증동작만을 제1 임계값 횟수만큼 실시한다(단계 950, 952, 954, 932). 이는 블라인드 검증방법을 수행하는 것으로, 프로그램 전압의 인가횟수가 낮은 초기에는 제1 임계값만큼 제1 검증동작만을 수행한다. 이때, 제1 검증동작의 수행 후 에는 제1 검증동작 실행횟수가 제1 임계값보다 큰지 여부를 판단하며(단계 952), 판단 결과 제1 검증동작 실행횟수가 제1 임계값보다 작거 나 같은 경우에는 프로그램 전압을 스텝전압만큼 증가시켜 프로그램 동작을 반복하게 된다. 이때 제1 검증동작 실행횟수가 1 만큼 증가된다(단계 954).

즉 도 8에서와 같이 프로그램 동작과 제1 검증동작을 제1 임계값만큼 반복하게 된다. 상기 제1 임계값은 셀의 특성등에 따라 실시자가 최적의 값을 선택한다. 바람직하게 상기 제1 임계값은 3회인 것으로 한다. 한편, 상기 제1 검증동작 중에는 페이지 버퍼의 레지스터에 저장된 데이터에 따라 패스/페일 여부를 확인하게 되며, 그 결과는 다음 프로그램 동작수행 후 모든 검증동작이 완료되었는지 여부를 확인하는 동작(단계 940)에 사용된다.

다음으로, 상기 제1 검증동작이 제1 임계값만큼 수행된 경우에는, 프로그램 동작, 제1 검증동작 수행 후에 제2 검증대상 셀이 제2 검증 전압이상으로 프로그램 되었는지 확인하는 제2 검증동작을 수행한다(단계 960).

그리고 제1 검증동작 및 제2 검증동작을 제2 임계값 횟수만큼 실시한다(단계 960, 962, 964). 역시 블라인드 검증방법을 수행한다. 이때, 제2 검증동작의 수행 후 에는 제2 검증동작 실행횟수가 제2 임계값보다 큰지 여부를 판단하며(단계 962), 판단 결과 제2 검증동작 실행횟수가 제2 임계값보다 작거나 같은 경우에는 프로그램 전압을 스텝전압만큼 증가시켜 프로그램 동작을 반복하게 된다. 즉 도 8에서와 같이 프로그램 동작과 제1 검증동작, 제2 검증동작을 제2 임계값만큼 반복하게 된다. 상기 제2 임계값은 셀의 특성등에 따라 실시자가 최적의 값을 선택한다. 바람직하게 상기 제1 임계값은 3회인 것으로 한다.

한편, 상기 제2 검증동작 중에는 페이지 버퍼의 레지스터에 저장된 데이터에 따라 패스/페일 여부를 확인하게 되며, 그 결과는 다음 프로그램 동작수행 후 모든 검증동작이 완료되었는지 여부를 확인하는 동작(단계 940)에 사용된다.

다음으로, 상기 제2 검증동작이 제2 임계값만큼 수행된 경우에는, 프로그램 동작, 제1 검증동작, 제2 검증동작 수행후에 제3 검증대상 셀이 제3 검증 전압이상으로 프로그램되었는지 확인하는 제3 검증동작을 수행한다(단계 970). 상기 제3 검증동작 중에는 페이지 버퍼의 레지스터에 저장된 데이터에 따라 패스/페일 여부를 확인하게 되며, 그 결과는 다음 프로그램 동작수행 후 모든 검증동작이 완료되었는지 여부를 확인하는 동작(단계 940)에 사용된다.

제3 검증동작의 수행시에는 별도의 블라인드 검증방법을 수행할 필요가 없으므로 임계값보다 큰지 여부를 판단하지 않는다. 그리고 제3 검증동작의 수행후에는 프로그램 전압을 스텝전압만큼 증가시켜, 프로그램 동작을 수행하고(단계 932), 검증동작의 완료여부(단계 940)에 따라 프로그램 동작의 반복여부를 판단하게 된다.

한편, 실시예에 따라 제3 검증동작의 횟수가 특정 임계값보다 큰지 여부를 판단하는 단계를 추가할 수 있다. 제3 검증동작의 횟수가 해당 임계값을 초과한 경우에는 해당 셀을 배드블록 처리하는 방법으로 실시할 수 있다.

정리하면, 제1 내지 제3 검증동작을 수행함에 있어서, 한번의 프로그램 동작후 제1 내지 제3 검증동작을 모두 수행하는 것이 아니라, 블라인드 검증방법에 따라 검증동작을 수행한다. 다만, 프로그램 소거 횟수를 고려하여 프로그램 시작전압을 낮게 설정하고 있는바, 제1 검증전압 이상으로 프로그램된 셀이 발생한 시점부 터 블라인드 검증방법을 적용하도록 한다.

도 10는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 도시한 순서도이고, 도 11은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램/검증방법을 설명하기 위한 도면이다.

전체적인 방법은 도 9와 거의 동일하다. 다만, 제1 내지 제3 검증 동작의 수행중 특정 검증 동작이 완료되면 해당 검증동작은 수행하지 않는 것을 특징으로 한다. 즉, 도 11에 도시된 바와 같이 검증동작의 수행 중에 제1 검증대상 셀이 제1 검증전압이상으로 모두 프로그램되면, 즉 제1 검증동작이 완료되면 해당 검증 동작은 수행하지 않고 나머지 검증동작을 수행하는 것이다.

따라서 전체적인 구성은 거의 동일하며, 다만 각 검증동작의 수행전에 각 검증동작이 완료되었는지를 별도로 판단하는 단계를 추가하였다.

먼저 프로그램 시작 전압에 따라 프로그램 동작을 수행한다(단계 1010). 이때, 상기 프로그램 시작 전압은 통상적으로 인가되는 프로그램 시작전압보다 낮게 설정한다. 즉, 프로그램/소거 횟수 증가에 따른 프로그램 속도의 증가 경향을 반영하여 미리 낮게 설정된 프로그램 시작전압을 인가한다.

다음으로, 제1 검증대상 셀이 제1 검증 전압이상으로 프로그램되었는지 확인하는 제1 검증동작을 수행한다(단계 1020).

다음으로, 상기 제1 검증동작 결과 제1 검증전압 이상으로 프로그램된 셀이 있는지를 확인한다(단계 1022). 상기 단계의 결과에 따라 블라인드 검증방법을 수 행할지 여부를 판단하게 된다. 즉, 상기 검증결과 제1 검증전압 이상으로 프로그램된 셀이 있는 경우에는 블라인드 검증방법을 시작하고, 그렇지 않은 경우에는 프로그램 전압을 스텝 전압만큼 증가시켜, 상기 프로그램 동작(단계 1010)과 제1 검증동작(단계 1020)을 반복 수행한다. 또한 프로그램 펄스 인가횟수를 1 만큼 증가시킨다(단계 1024). 상기 증가된 프로그램 펄스 인가횟수는 이후 설명될 프로그램 방법의 실시에 적용된다(도 12).

상기 제1 검증결과 제1 검증전압 이상으로 프로그램된 셀이 발생한 경우에는, 직전 프로그램 동작시 인가되던 프로그램 전압을 스텝전압만큼 증가시켜 프로그램 동작을 반복 수행한다(단계 1032). 이때, 상기 동작의 수행 전에, 제1 검증 동작 실행 횟수(i) 및 제2 검증 동작 실행 횟수(j)를 각각 0으로 초기화 한다(단계 1030).

다음으로, 제1 검증동작의 수행전에 직전 프로그램 동작에 의하여 제1 검증동작이 완료되었는지 여부를 확인한다(단계 1040). 직전 프로그램 동작시의 제1 검증동작 수행(단계 1020, 1040) 중에는 페이지 버퍼의 레지스터에 저장된 데이터에 따라 패스/페일 여부를 확인하게 되며, 그 결과를 이용하여 제1 검증동작이 완료되었는지 여부를 확인한다.

상기 제1 검증동작이 완료된 경우에는 제2 검증동작이 완료되었는지 여부를 확인하는 단계(1060)로 이동하며, 제1 검증동작이 완료되지 않은 경우에는 제1 검증동작을 실시한다(단계 1050).

상기 제1 검증동작은 제1 임계값 횟수만큼 실시된다.(단계 1052, 1054, 1032). 이는 블라인드 검증방법을 수행하는 것으로, 상세 동작은 도 9의 실시예와 같다. 즉, 제1 검증동작의 수행 후 에는 제1 검증동작 실행횟수가 제1 임계값보다 큰지 여부를 판단하며(단계 1052), 판단 결과 제1 검증동작 실행횟수가 제1 임계값보다 작거나 같은 경우에는 프로그램 전압을 스텝전압만큼 증가시켜 프로그램 동작을 반복하게 된다. 즉 도 11에서와 같이 프로그램 동작과 제1 검증동작을 제1 임계값만큼 반복하게 된다. 상기 제1 임계값은 셀의 특성등에 따라 실시자가 최적의 값을 선택한다.

한편, 상기 제1 검증동작 중에는 페이지 버퍼의 레지스터에 저장된 데이터에 따라 패스/페일 여부를 확인하게 되며, 그 결과는 다음 프로그램 동작수행 후 제1 검증동작이 완료되었는지 여부를 확인하는 동작(단계 1040)에 사용된다.

다음으로, 상기 제1 검증동작이 제1 임계값만큼 수행된 경우, 또는 상기 제1 검증 동작이 완료된 경우에는, 제2 검증동작의 수행전에 직전 프로그램 동작에 의하여 제2 검증동작이 완료되었는지 여부를 확인한다(단계 1060). 직전 프로그램 동작시의 제2 검증동작 수행(단계 1072) 중에는 페이지 버퍼의 레지스터에 저장된 데이터에 따라 패스/페일 여부를 확인하게 되며, 그 결과를 이용하여 제2 검증동작이 완료되었는지 여부를 확인한다.

그리고 제2 검증동작을 제2 임계값 횟수만큼 실시한다(단계 1070, 1072, 1074, 1032). 역시 블라인드 검증방법을 수행한다. 이때, 제2 검증동작의 수행 후에는 제2 검증동작 실행횟수가 제2 임계값보다 큰지 여부를 판단하며(단계 1074), 판단 결과 제2 검증동작 실행횟수가 제2 임계값보다 작거나 같은 경우에는 프로그 램 전압을 스텝전압만큼 증가시켜 프로그램 동작을 반복하게 된다. 즉 도 11에서와 같이 프로그램 동작과 제1 검증동작, 제2 검증동작을 제2 임계값만큼 반복하게 된다. 상기 제2 임계값은 셀의 특성등에 따라 실시자가 최적의 값을 선택한다. 한편, 상기 제2 검증동작 중에는 페이지 버퍼의 레지스터에 저장된 데이터에 따라 패스/페일 여부를 확인하게 되며, 그 결과는 다음 프로그램 동작수행 후 제2 검증동작이 완료되었는지 여부를 확인하는 동작(단계 1060)에 사용된다.

다음으로, 상기 제2 검증동작이 제2 임계값만큼 수행된 경우, 또는 상기 제2 검증 동작이 완료된 경우에는, 제3 검증동작의 수행 전에 직전 프로그램 동작에 의하여 제3 검증동작이 완료되었는지 여부를 확인한다(단계 1080). 직전 프로그램 동작시에 제3 검증동작 수행(단계 1090) 중에는 페이지 버퍼의 레지스터에 저장된 데이터에 따라 패스/페일 여부를 확인하게 되며, 그 결과를 이용하여 제3 검증동작이 완료되었는지 여부를 확인한다. 상기 제3 검증동작이 완료된 경우는 프로그램 동작을 종료한다. 일반적으로 제3 검증전압이 제일 크므로 제3 검증동작의 완료 전에 제1 및 제2 검증동작이 완료되게 된다. 따라서 제3 검증동작이 완료되면 전체 검증동작이 완료된 것으로 보고 프로그램 동작을 종료한다.

제3 검증동작의 수행시에는 별도의 블라인드 검증방법을 수행할 필요가 없으므로 임계값보다 큰지 여부를 판단하지 않는다. 그리고 제3 검증동작의 수행후에는 프로그램 전압을 스텝전압만큼 증가시켜, 프로그램 동작을 수행하고(단계 1032), 상기 제3 검증동작의 완료여부(단계 1080)에 따라 프로그램 동작의 반복여부를 판단하게 된다. 한편, 상기 제3 검증동작 중에는 페이지 버퍼의 레지스터에 저장된 데이터에 따라 패스/페일 여부를 확인하게 되며, 그 결과는 다음 프로그램 동작수행 후 제3 검증동작이 완료되었는지 여부를 확인하는 동작(단계 1090)에 사용된다.

정리하면, 제1 내지 제3 검증동작을 수행함에 있어서, 한번의 프로그램 동작후 제1 내지 제3 검증동작을 모두 수행하는 것이 아니라, 블라인드 검증방법에 따라 검증동작을 수행한다. 다만, 프로그램 소거 횟수를 고려하여 프로그램 시작전압을 낮게 설정하고 있는바, 제1 검증전압 이상으로 프로그램된 셀이 발생한 시점부터 블라인드 검증방법을 적용하도록 한다. 그리고 각 검증동작별로 검증동작이 완료되면 다음 프로그램 동작시에는 해당 검증동작을 수행하지 않을 수 있다.

도 12는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 도시한 순서도이고, 도 13은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법의 개념을 도시한 도면이다.

본 실시예에서는 도 9 또는 도 10의 실시예에 따른 프로그램 방법을 사용하되, 각 페이지별 프로그램 시작 전압을 설정함에 있어서 특징적인 구성을 포함하고 있다.

먼저 제1 페이지에 대하여 프로그램 동작을 완료한다(단계 1210).

앞서 설명한 도 9의 프로그램 방법 또는 도 10의 프로그램 방법을 사용하여 제1 페이지에 대하여 프로그램 동작을 완료한다. 즉, 앞서 설명한 바와 같이 1비트 패스 시점을 기준으로 블라인드 검증방법을 적용하여 프로그램 동작을 완료한다.

다음으로 상기 프로그램 동작 시 제1 검증전압 이상으로 프로그램된 셀이 발생할 때까지 인가된 프로그램 펄스 횟수(A)를 산출한다(단계 1220). 즉, 1 비트 패스 패스가 발생할 때까지의 프로그램 펄스 인가 횟수(A)를 산출한다. 도 13의 경우 제1 페이지에 대한 프로그램 동작시, 1 비트 패스 발생 시점까지 총 5 개의 프로그램 펄스가 인가되었음을 알 수 있다. 상기 프로그램 펄스 인가횟수(A)는 도 9의 프로그램 방법의 단계(924) 또는 도 10의 프로그램 방법의 단계(1024)를 통하여 산출된다.

다음으로, 상기 산출된 프로그램 펄스 인가횟수에 따라 제2 페이지에 대한 프로그램 시작전압을 설정한다(단계 1230).

본원 발명에서는 상기 산출된 프로그램 펄스 인가횟수에 따라 제2 페이지에 대한 프로그램 시작전압을 설정하고자 한다. 불휘발성 메모리 장치에서는 페이지 단위로 프로그램 동작이 수행되고, 블록 단위로 소거 동작이 수행된다. 따라서 동일 블록내에 포함된 각 페이지들은 동일한 프로그램/소거 동작 횟수를 갖게 되며, 프로그램/소거 동작 횟수에 따른 프로그램 속도 특성은 대체로 같다. 따라서 제1 페이지에 대하여 설정한 프로그램 시작전압을 동일 블록에 포함된 인접한 페이지인 제2 페이지에 대해서도 인가하고자 한다.

한편, 1 비트 패스 발생시의 프로그램 펄스 인가횟수는 해당 페이지의 프로 그램 속도 특성을 의미한다. 1 비트 패스 발생시의 프로그램 펄스 인가횟수가 작다면 프로그램 속도 특성이 상대적으로 빠른 것을 의미하고, 상기 프로그램 펄스 인가횟수가 크다면 프로그램 속도 특성이 상대적으로 느리다는 것을 의미한다. 본원 발명에서와 같이 프로그램/소거 동작 횟수를 고려하여 프로그램 시작 전압을 낮게 설정하여 프로그램 동작을 수행하면, 제1 페이지에 대한 프로그램 동작시 1 비트 패스 발생시의 프로그램 펄스 인가횟수가 커지게 된다. 이후 제2 페이지에 대한 프로그램 동작시에는 이러한 특성을 고려하여 제2 페이지에 대해서는 프로그램 시작전압을 증가시켜 인가한다.

상기 임계값은 바람직하게는 2로 설정한다.

상기 프로그램 펄스 인가횟수가 임계값보다 큰 경우에는, 상기 프로그램 펄스 인가횟수와 임계값의 차이만큼 스텝전압(Vstep)을 곱한 값을 제1 페이지에 대한 프로그램 시작전압(Vstart_1) 값에 더하여 제2 페이지에 대한 프로그램 시작전압(Vstart_2)으로 설정한다. 즉 다음 수학식에 따라 프로그램 시작전압을 설정한다.

Vstart_2=Vstart_1+(A-N)*Vstep

상기 프로그램 펄스 인가횟수가 임계값보다 작은 경우에는, 제1 페이지에 대한 프로그램 시작전압(Vstart_1) 값을 제2 페이지에 대한 프로그램 시작전압(Vstart_2)으로 설정한다. 즉 다음 수학식에 따라 프로그램 시작전압을 설정한 다.

Vstart_2=Vstart_1

도 13을 예로 들어 설명하면, 제1 페이지에 대한 프로그램 동작에서 1비트 패스 발생시점까지의 프로그램 펄스 인가횟수는 5이고, 이는 임계값 2보다 3만큼 크므로, 제1 페이지에 대한 프로그램 시작전압에 3배의 스텝전압을 더하여 제2 페이지에 대한 프로그램 시작전압으로 설정한다.

다음으로, 상기 설정된 프로그램 시작전압에 따라 제2 페이지에 대하여 프로그램 동작을 수행한다(단계 1240).

이와 같이 제1 페이지의 프로그램 결과를 근거로 제2 페이지의 프로그램 시작전압을 가변적으로 설정하므로, 더미 프로그램 펄스의 인가에 소요되는 시간을 단축시킬 수 있다. 즉, 도 13의 경우와 같이 제2 페이지에 대한 프로그램 동작시 세 번의 더미 프로그램 펄스 인가 및 검증동작에 소요되는 시간을 감소시킬 수 있다.

도 14는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 페이지 버퍼를 도시한 도면이다.

도시된 페이지 버퍼는 하나의 실시예로서 실시자의 선택에 따라 변경가능한 구성임은 자명하다.

상기 페이지 버퍼(1400)는 비트라인 선택부(1410), 비트라인 센싱부(1412),감지 노드 프리차지부(1414), 데이터 입력부(1416), 감지 노드 센싱부(1418), 제1 레지스터(1420), 제2 레지스터(1430), 제3 레지스터(1440), 제1 데이터 전송부(1450), 제2 데이터 전송부(1460), 감지 노드 디스차지부(1470), 패스완료 판단부(1480), 1 비트 패스 판단부(1490)를 포함한다.

상기 비트라인 선택부(1410)는 제1 비트라인 선택신호(BSLe)에 응답하여 이븐 비트라인(BLe)과 감지 노드(SO)를 접속시키는 NMOS 트랜지스터(N1415)와, 제2 비트라인 선택신호(BSLo)에 응답하여 오드 비트라인(BLo)과 감지 노드(SO)를 접속시키는 NMOS 트랜지스터(N1417)를 포함한다. 또한, 상기 비트라인 선택부(1410)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N1411), 제14 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N1413)를 포함한다. 상기 구성에 따라 특정 비트라인과 감지 노드를 선택적으로 접속시킬 수 있다.상기 비트라인 센싱부(1412)는 비트라인 센싱신호(PBSENSE)에 응답하여 턴온되며, 상기 비트라인 선택부(1410)와 감지 노드(SO)에 접속된 NMOS 트랜지스터(N1412)를 포함한다. 검증/독출 동작시에 센싱전압을 인가하여 특정 메모리 셀의 상태가 감지 노드에 전달될 수 있도록 한다. 한편, 실시예에 따라 상기 비트라인 센싱부(1412)를 제거하고, 상기 비트라인 선택부(1410)의 비트라인 선택 트랜지스터(N1415, N1417)가 동일한 동작을 수행하도록 할 수 있다.

상기 감지 노드 프리차지부(1414)는 프리차지신호(Prechb)에 응답하여 상기 감지 노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지 노드 사이에 접속된 PMOS 트랜지스터(P1414)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 상기 감지 노드(SO)에 하이레벨의 전원전압이 인가된다.

상기 데이터 입력부(1416)는 외부데이터를 전달받아 제1 레지스터에 전달한다. 이를 위해 입력구동신호(YADRV)에 따라 외부 데이터를 전달하는 NMOS 트랜지스터(N1416), 제1 데이터 입력신호(DATALOAD)에 따라 상기 외부데이터를 제1 레지스터의 제1 노드(CB)에 전달하는 NMOS 트랜지스터(N1417), 제2 데이터 입력신호(DATALOAD_N)에 따라 상기 외부데이터를 제1 레지스터의 제2 노드(CB_N)에 전달하는 NMOS 트랜지스터(N1419)를 포함한다.

상기 감지 노드 센싱부(1418)는 감지 노드의 전압레벨에 따라 접지전압을 상기 각 레지스터(1420, 1430, 1440)에 인가시킨다. 이를 위해, 상기 감지 노드가 게이트에 접속되며 상기 각 레지스터와 접지단자 사이에 접속된 NMOS 트랜지스터(N1418)를 포함한다. 따라서 감지 노드의 전압레벨에 따라 접지전압이 각 레지스터에 인가된다.

상기 제1 레지스터(1420)는 데이터가 저장되는 래치부(1422), 데이터 설정신호(CRST, CSET)에 따라 상기 접지전압 공급부(1418)에서 전달되는 접지전압을 상기 래치부(1422)에 전달하는 데이터 설정부(1426)를 포함한다. 상기 래치부(1422)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV1422), 제2 인버터(IV1424)를 포함한다. 제1 인버터(IV1422)의 입력단자와 제2 인버터(IV1424)의 출력단자의 접속노드를 제1 노드(CB)라 하고, 제1 인버터(IV1422)의 출력단자와 제2 인버터(IV1424)의 입력단자의 접속노드를 제2 노드(CB_N)라 한다. 따라서, 상기 제1 노드(CB)와 제2 노드(CB_N)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(1426)는 제1 데이터 설정신호(CRST)에 따라 상기 접지전압 공급부(1418)에서 전달되는 접지전압을 상기 제1 노드(CB)에 인가시키는 NMOS 트랜지스터(N1426), 제2 데이터 설정신호(CSET)에 따라 상기 접지전압 공급부(1418)에서 전달되는 접지전압을 상기 제2 노드(CB_N)에 인가시키는 NMOS 트랜지스터(N1428)를 포함한다.

상기 제2 레지스터(1430)는 데이터가 저장되는 래치부(1432), 데이터 설정신호(MRST, MSET)에 따라 상기 접지전압 공급부(1418)에서 전달되는 접지전압을 상기 래치부(1432)에 전달하는 데이터 설정부(1436)를 포함한다. 상기 래치부(1432)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV1432), 제2 인버터(IV1434)를 포함한다. 제1 인버터(IV1432)의 입력단자와 제2 인버터(IV1434)의 출력단자의 접속노드를 제1 노드(MB)라 하고, 제1 인버터(IV1432)의 출력단자와 제2 인버터(IV1434)의 입력단자의 접속노드를 제2 노드(MB_N)라 한다. 따라서 상기 제1 노드(MB)와 제2 노드(MB_N)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(1436)는 제1 데이터 설정신호(MRST)에 따라 상기 접지전 압 공급부(1418)에서 전달되는 접지전압을 상기 제1 노드(MB)에 인가시키는 NMOS 트랜지스터(N1436), 제2 데이터 설정신호(MSET)에 따라 상기 접지전압 공급부(1418)에서 전달되는 접지전압을 상기 제2 노드(MB_N)에 인가시키는 NMOS 트랜지스터(N1438)를 포함한다.

상기 제3 레지스터(1440)는 데이터가 저장되는 래치부(1442), 데이터 설정신호(TRST, TSET)에 따라 상기 접지전압 공급부(1418)에서 전달되는 접지전압을 상기 래치부(1442)에 전달하는 데이터 설정부(1446)를 포함한다.

상기 래치부(1442)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV1442), 제2 인버터(IV1444)를 포함한다. 제1 인버터(IV1442)의 입력단자와 제2 인버터(IV1444)의 출력단자의 접속노드를 제1 노드(TB)라 하고, 제1 인버터(IV1442)의 출력단자와 제2 인버터(IV1444)의 입력단자의 접속노드를 제2 노드(TB_N)라 한다. 따라서 상기 제1 노드(TB)와 제2 노드(TB_N)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(1446)는 제1 데이터 설정신호(TRST)에 따라 상기 접지전압 공급부(1418)에서 전달되는 접지전압을 상기 제1 노드(TB)에 인가시키는 NMOS 트랜지스터(N1446), 제2 데이터 설정신호(TSET)에 따라 상기 접지전압 공급부(1418)에서 전달되는 접지전압을 상기 제2 노드(TB_N)에 인가시키는 NMOS 트랜지스터(N1448)를 포함한다.

상기 제1 데이터 전송부(1450)는 제1 데이터 전송신호(CTRAN_N)에 따라 상기 제1 레지스터(1420)의 제1 노드(CB)에 저장된 데이터를 상기 감지 노드로 전달하는 NMOS 트랜지스터(N1452), 제2 데이터 전송신호(CTRAN)에 따라 상기 제1 레지스터(1420)의 제2 노드(CB_N)에 저장된 데이터를 상기 감지 노드로 전달하는 NMOS 트랜지스터(N1454)를 포함한다. 따라서 특정 데이터 전송신호의 인가에 따라 특정 노드에 저장된 데이터를 감지 노드에 전송할 수 있다.

상기 제2 데이터 전송부(1460)는 데이터 전송신호(MTRAN)에 따라 상기 제2 레지스터(1430)의 제2 노드(MB_N)에 저장된 데이터를 상기 감지 노드로 전달하는 NMOS 트랜지스터(N1460)를 포함한다.

상기 감지 노드 디스차지부(1470)는 제1 감지 노드 디스차지 신호(TSOSET_N)와 제3 레지스터(1440)의 제1 노드(TB)의 레벨에 따라 상기 감지 노드를 접지로 디스차지시키는 제1 디스차지부(1472), 제2 감지 노드 디스차지 신호(TSOSET)와 제3 레지스터(1440)의 제2 노드(TB_N)의 레벨에 따라 상기 감지 노드를 접지로 디스차지시키는 제2 디스차지부(1476)를 포함한다.

상기 제1 디스차지부(1472)는 감지 노드와 접지 사이에 직렬접속되는 제1 및 제2 NMOS 트랜지스터(N1472, N1474)를 포함한다. 이때 도시된 바와 같이, 접지와 접속되는 제1 NMOS 트랜지스터(N1472)는 제1 노드(TB)의 레벨에 따라 턴온되며, 감지 노드와 접속되는 제2 NMOS 트랜지스터(N1474)는 제1 감지 노드 디스차지 신호(TSOSET_N)의 레벨에 따라 턴온되도록 구성한다. 또한, 실시예에 따라 접지와 접속되는 제1 NMOS 트랜지스터(N1472)는 제1 감지 노드 디스차지 신호(TSOSET_N)의 레벨에 따라 턴온되도록 구성하고, 감지 노드와 접속되는 제2 NMOS 트랜지스터(N1474)는 제1 노드(TB)의 레벨에 따라 턴온되도록 구성할 수 있다. 따라서 상기 제1 감지 노드 디스차지 신호(TSOSET_N)가 인가되고, 상기 제1 노드(TB)에 저장된 데이터가 하이레벨 데이터인 경우에 한하여, 상기 감지 노드가 접지로 디스차지 된다.

상기 제2 디스차지부(1476)는 감지 노드와 접지 사이에 직렬접속되는 제3 및 제4 NMOS 트랜지스터(N1476, N1478)를 포함한다. 이때 도시된 바와 같이, 접지와 접속되는 제3 NMOS 트랜지스터(N1476)는 제2 노드(TB_N)의 레벨에 따라 턴온되며, 감지 노드와 접속되는 제4 NMOS 트랜지스터(N1478)는 제2 감지 노드 디스차지 신호(TSOSET)의 레벨에 따라 턴온되도록 구성한다. 또한, 실시예에 따라 접지와 접속되는 제3 NMOS 트랜지스터(N1476)는 제2 감지 노드 디스차지 신호(TSOSET)의 레벨에 따라 턴온되도록 구성하고, 감지 노드와 접속되는 제4 NMOS 트랜지스터(N1478)는 제2 노드(TB_N)의 레벨에 따라 턴온되도록 구성할 수 있다. 따라서 상기 제2 감지 노드 디스차지 신호(TSOSET)가 인가되고, 상기 제2 노드(TB_N)에 저장된 데이터가 하이레벨 데이터인 경우에 한하여, 상기 감지 노드가 접지로 디스차지 된다.

상기 패스완료 판단부(1480)는 접지단자와 제1 검증신호 출력단(PBVER1) 사이에 직렬 접속된 제1 및 제2 NMOS 트랜지스터(N1482, N1484)를 포함한다. 이때, 제1 NMOS 트랜지스터(N1482)는 제1 레지스터의 제1 노드(MB)에 따라 턴온되며, 제2 NMOS 트랜지스터(N1484)는 상기 감지 노드(SO)에 따라 턴온된다. 따라서 상기 감지 노드에 하이레벨 전압이 인가되고, 상기 제1 레지스터의 제1 노드(MB)에 하이레벨 데이터가 인가된 경우, 상기 제1 검증신호 출력단(PBVER1)에 접지전압이 출력된다. 제1 검증신호 출력단(PBVER1)에 접지전압이 인가되는 경우는 검증이 완료되지 않았 음을 의미하는 페일 신호가 출력되는 것으로 본다. 통상적으로 프로그램 대상 데이터의 경우 제2 노드(MB_N)에 ‘0’ 데이터가 저장되고, 프로그램 대상 데이터가 프로그램이 완료되면 상기 ‘0’ 데이터가 ‘1’ 데이터로 변환된다. 즉 모든 셀의 프로그램이 완료되면, 제1 노드(MB)에는 ‘0’ 데이터가 저장된다. 따라서 모든 셀의 프로그램이 완료되면 각 패스 완료 판단부(1480)의 제1 NMOS 트랜지스터(N1482)가 턴오프 되므로, 제1 검증신호 출력단(PBVER1)이 플로팅 상태가 된다.

상기 패스 완료 판단부(1480)의 구성은 본원 발명의 출원인이 출원한 대한민국 특허 출원(2008-0044127)에서도 패스/페일 체크부(280, 1290)로서 개시되어 있다. 상기 패스 완료 판단부(1480)를 이용하여 각 검증 대상 셀이 각 검증 전압 이상으로 프로그램 되었는지 여부를 확인할 수 있다. 다만 그 상세 구성에 대한 설명은 상기 문헌에 기재되어 있는 내용으로서 대신한다.

상기 1비트 패스 판단부(1490)는 접지단자와 제2 검증신호 출력단(PBVER2) 사이에 직렬 접속된 제1 및 제2 NMOS 트랜지스터(N1492, N1494)를 포함한다. 이때, 제1 NMOS 트랜지스터(N1492)는 제1 레지스터의 제2 노드(MB_N)에 따라 턴온되며, 제2 NMOS 트랜지스터(N1494)는 상기 감지 노드(SO)에 따라 턴온된다.

통상적으로 프로그램 대상 데이터의 경우 제2 노드(MB_N)에 ‘0’ 데이터가 저장되고, 프로그램 대상 데이터가 프로그램이 완료되면 상기 ‘0’ 데이터가 ‘1’ 데이터로 변환된다. 즉, 통상적인 독출 동작 또는 검증 동작에 따르면 어느 하 나의 셀이 검증 전압 이상으로 프로그램 되는 경우, 감지노드(SO)의 전압 레벨이 하이레벨을 유지하게 된다. 그에 따라 감지노드 센싱부(1418)가 구동되어 접지전압이 데이터 설정부(1436)로 전달되고, 이때 제1 데이터 설정신호(MRST)가 인가됨에 따라 상기 제2 노드(MB_N)에 저장된 ‘0’ 데이터가 ‘1’ 데이터로 변환된다. 따라서 제1 검증 대상 셀이 제1 검증 전압 이상으로 프로그램 되면, 상기 감지 노드에 하이레벨 전압이 인가되고, 상기 제1 레지스터의 제2 노드(MB_N)에 하이레벨 데이터가 인가되므로, 상기 제2 검증신호 출력단(PBVER2)에 접지전압이 출력된다.

한편, 소거 대상 셀들의 경우 초기 동작때부터 상기 제2 노드(MB_N)에 ‘1’ 데이터가 저장되어 있으나, 소거 대상 셀들은 독출 동작시 감지노드의 전압 레벨이 로우 레벨을 유지할 것이므로, 이 셀들에 의해 상기 1 비트 패스 판단부(1490)가 접지전압을 상기 제2 검증신호 출력단(PBVER2)으로 출력하지는 않는다.

따라서 제2 검증신호 출력단(PBVER2)에 접지전압이 인가되는 경우는 제1 검증 전압 이상으로 프로그램된 셀이 하나 이상 발생하였다는, 즉 1 비트 패스가 발생하였다는 뜻으로 해석된다.

도 15는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치에서 1 비트 패스 판단부의 접속관계를 도시한 도면이다.

상기 불휘발성 메모리 장치(1500)는 복수의 페이지 버퍼(1510, 1520, 1530), 상기 제1 검증신호 출력단(PBVER1)의 상태에 따라 패스 완료 여부를 확인하는 신호를 출력하는 제1 논리 조합부(1540), 상기 제2 검증신호 출력단(PBVER2)의 상태에 따라 패스 완료 여부를 확인하는 신호를 출력하는 제2 논리 조합부(1550)를 포함한다. 통상적으로 하나의 페이지 버퍼는 이븐 비트라인 및 오드 비트라인을 통하여 두 개의 서로 다른 셀과 접속되므로, 단일 페이지에 포함된 셀들의 1/2의 개수만큼 페이지 버퍼가 포함된다.

앞서 설명한 바와 같이 각 페이지 버퍼는 패스 완료 판단부(1532) 및 1 비트 패스 판단부(1534)를 각각 포함하며, 각 페이지 버퍼의 패스 완료 판단부(1532)의 출력단은 상기 제1 검증신호 출력단(PBVER1)에 병렬 접속되고, 각 페이지 버퍼의 1 비트 패스 판단부(1534)의 출력단은 상기 제2 검증신호 출력단(PBVER2)에 병렬 접속된다. 상기 패스 완료 판단부(1532) 및 1 비트 패스 판단부(1534)의 구성은 도 14에서 설명한 패스 완료 판단부(1480) 및 1 비트 패스 판단부(1490)의 구성과 각각 동일하다.

상기 제1 논리 조합부(1540)는 상기 제1 검증신호 출력단(PBVER1)의 신호 및 제1 체크신호(IOCHK1)에 따라 패스 완료 확인 여부를 확인하는 신호를 출력한다.

이를 위해 반전된 제1 체크신호(IOCHK1_N)에 따라 제1 검증신호 출력단을 하이레벨로 프리차지 시키는 제1 풀업소자(P1540)를 포함한다. 상기 제1 풀업소자(P1540)로는 상기 제1 검증신호 출력단(PBVER1)과 전원 전압 단자사이에 접속되며, 반전된 제1 체크신호(IOCHK1_N)를 게이트로 입력받는 PMOS 트랜지스터(P1540)가 포함된다.

또한, 상기 제1 검증신호 출력단(PBVER1)의 신호 및 제1 체크신호(IOCHK1)를 입력으로 하는 NAND 게이트(NAND1540), 상기 NAND 게이트(NAND1540)의 출력을 반전하여 출력하는 인버터(IV1540)를 포함한다.

상기 제1 논리 조합부(1540)의 동작을 설명하면, 먼저 하이레벨의 제1 체크신호(IOCHK1)의 인가로 제1 풀업소자(P1540)가 상기 제1 검증신호 출력단(PBVER1)을 하이레벨로 프리차지 시킨다. 또한, 상기 NAND 게이트(NAND1540)로 하이레벨 신호가 입력된다. 앞서 설명한바와 같이 프로그램 대상 셀이 각 검증전압 이상으로 프로그램이 완료되면 해당 페이지 버퍼의 패스 완료 판단부(1532)의 출력단은 플로팅 상태가 된다. 그러나 검증전압 이상으로 프로그램 되지 않은 셀이 있는 경우, NMOS 트랜지스터(N1532, N1533)이 턴온되어, 상기 제1 검증신호 출력단(PBVER1)이 접지된다. 상기 제1 검증신호 출력단(PBVER1)이 플로팅 상태에 있는 경우, 제1 풀업소자(P1540)에 의한 프리차지 레벨이 그대로 유지 되어, 모든 프로그램 대상 셀이 검증 전압 이상으로 프로그램 되었다는 의미의 패스 완료 신호(IOVER1)가 출력된다. 즉, 하이레벨의 패스 완료 신호(IOVER1)가 출력되면, 모든 프로그램 대상 셀이 검증 전압 이상으로 프로그램 되었다는 뜻이고, 로우 레벨의 패스 완료 신호(IOVER1)가 출력되면, 검증 전압 이상으로 프로그램 되지 않은 셀이 있다는 뜻이다. 이러한 논리 조합부의 상세 구성은 실시자의 선택에 따라 변경가능하다.

상기 제2 논리 조합부(1550)는 상기 제2 검증신호 출력단(PBVER2)의 신호 및 제2 체크신호(IOCHK2)에 따라 1 비트 패스 여부를 확인하는 신호를 출력한다.

이를 위해 반전된 제2 체크신호(IOCHK2_N)에 따라 제2 검증신호 출력단을 하 이레벨로 프리차지 시키는 제2 풀업소자(P1550)를 포함한다. 상기 제2 풀업소자(P1550)로는 상기 제2 검증신호 출력단(PBVER2)과 전원 전압 단자사이에 접속되며, 반전된 제2 체크신호(IOCHK2_N)를 게이트로 입력받는 PMOS 트랜지스터(P1550)가 포함된다.

또한, 상기 제2 검증신호 출력단(PBVER2)의 신호 및 제2 체크신호(IOCHK2)를 입력으로 하는 NAND 게이트(NAND1550), 상기 NAND 게이트(NAND1550)의 출력을 반전하여 출력하는 인버터(IV1550)를 포함한다.

상기 제2 논리 조합부(1550)의 동작을 설명하면, 먼저 하이레벨의 제2 체크신호(IOCHK2)의 인가로 제2 풀업소자(P1550)가 상기 제2 검증신호 출력단(PBVER2)을 하이레벨로 프리차지 시킨다. 또한, 상기 NAND 게이트(NAND1550)로 하이레벨 신호가 입력된다.

프로그램 동작을 위해, 제2 노드(MB_N)에 ‘0’ 또는 ‘1’ 데이터가 저장된다. ‘0’ 데이터가 프로그램 대상 셀이고, ‘1’ 데이터가 소거 대상 셀이다. 따라서 프로그램 대상 셀들에 의해 상기 NMOS 트랜지스터(N1534)들은 턴오프 되어, 각 1 비트 패스 판단부(1534)의 출력단은 플로팅 상태가 된다. 또한 소거 대상 셀들의 감지노드는 로우 레벨 상태를 유지할 것이므로, 상기 NMOS 트랜지스터(N1535)들이 턴오프 되어 각 1 비트 패스 판단부(1534)의 출력단은 플로팅 상태가 된다. 즉, 프로그램 동작에 의해 검증전압 이상으로 프로그램된 셀이 발생하기 전까지는 제2 검증신호 출력단(PBVER2)은 플로팅 상태를 유지한다.

이후, 앞서 설명한바와 같이 제1 검증전압 이상으로 프로그램된 셀이 발생하 면 해당 페이지 버퍼의 1 비트 패스 판단부(1534)의 출력단은 접지 상태가 된다. 즉, NMOS 트랜지스터(N1534, N1535)이 턴온되어, 상기 제2 검증신호 출력단(PBVER2)이 접지된다.

따라서 제2 풀업소자(P1550)에 의한 프리차지 레벨이 제2 검증신호 출력단(PBVER2)에 의해 접지되어, 상기 NAND 게이트(NAND1550)의 일단자로 로우 레벨 신호가 입력된다. 이에 따라 검증 전압 이상으로 프로그램된 셀이 하나 이상 발생하였다는 1 비트 패스 신호(IOVER2)가 출력된다. 즉, 로우레벨의 1 비트 패스 신호(IOVER2)가 출력되면, 검증 전압 이상으로 프로그램된 셀이 하나 이상 발생하였다는 뜻이고, 하이 레벨의 1 비트 패스 신호(IOVER2)가 출력되면, 검증 전압 이상으로 프로그램된 셀이 발생하지 않았다는 뜻이 된다. 이러한 논리 조합부의 상세 구성은 실시자의 선택에 따라 변경가능하다.

도 16은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 도면이다.

상기 불휘발성 메모리 장치(1600)는 제어부(1610), 고전압 발생기(1620), 메모리 셀 어레이(1630), 페이지 버퍼부(1640)를 포함한다.

상기 제어부(1610)는 불휘발성 메모리 장치의 프로그램 동작, 독출 동작, 소거 동작등 각종 동작을 수행한다. 외부에서 입력되는 명령어, 어드레스, 데이터등을 입력받아 해당하는 동작을 수행한다. 또한 고전압 발생기(1620)를 제어하여 각 동작에 해당하는 고전압(프로그램 전압, 패스전압, 독출전압 등)을 메모리 셀어레 이에 인가시킨다. 또한 프로그램 동작시에 수행되는 검증 동작에서는 각 메모리 셀이 기준전압 이상으로 프로그램 되었는지 여부를 확인하는바, 패스 완료신호가 입력되면 프로그램 동작이 종료되도록 제어한다.

또한 본원 발명에서는 제1 페이지의 프로그램 대상 셀이 기준전압 이상으로 프로그램이 완료된 셀이 발생한 시점, 즉 1 비트 패스 시점까지 인가된 프로그램 펄스 인가횟수를 측정하고 그에 따라 제2 페이지에 대한 프로그램 시작전압을 설정한다. 이를 위해 상기 제어부(1610)는 프로그램 시작 전압 설정부(1616), 프로그램 펄스 인가횟수 저장부(1614), 카운터(1612)를 포함한다.

상기 카운터(1612)는 프로그램 펄스가 인가될 때 마다 프로그램 펄스 인가 횟수를 1씩 증가시켜 그 횟수를 카운팅한다. 그리고 도 15의 제2 논리 조합부(1550)에서 출력되는 1 비트 패스 신호(IOVER2)입력시의 프로그램 펄스 인가횟수를 상기 프로그램 펄스 인가횟수 저장부(1614)에 저장시킨다. 이는 제1 페이지에 대한 프로그램 펄스 인가횟수가 된다. 한편, 제1 페이지에 대한 프로그램 동작은 제1 논리 조합부(1560)에서 출력되는 패스 완료 신호(IOVER1)가 출력 될 때까지 계속된다.

상기 프로그램 펄스 인가횟수 저장부(1614)는 제1 페이지의 1 비트 패스 시점까지 인가되던 프로그램 펄스 인가횟수를 저장한다.

상기 프로그램 시작 전압 설정부(1616)는 제1 페이지에 대한 프로그램 동작시 1 비트 패스 시점까지 인가되던 프로그램 펄스 인가횟수를 기초로 하여 제2 페이지에 대한 프로그램 시작전압을 설정한다. 상세한 프로그램 시작전압 설정 방법 은 도 12에서 설명한 바와 같다.

상기 고전압 발생기(1620)는 제어부(1610)에 의하여 불휘발성 메모리 장치의 각종 동작에 필요한 고전압을 생성하여 메모리 셀 어레이(1630), 페이지 버퍼부(1640)등에 전달한다. 특히 상기 프로그램 시작전압 설정부(1616)에서 설정한 프로그램 시작전압에 따라 프로그램 전압을 생성하여 상기 메모리 셀 어레이(1630)에 전달한다.

상기 페이지 버퍼부(1640)는 도 15에서 설명한 바와 같이, 단일 페이지에 포함된 프로그램 대상 셀 중 기준전압 이상으로 프로그램된 셀이 발생하는 경우 1 비트 패스 신호를 출력한다. 또한 단일 페이지에 포함된 프로그램 대상 셀 전체가 기준전압 이상으로 프로그램된 경우 1 비트 완료 신호를 출력한다.

이러한 구성에 따라 제1 페이지에 대한 프로그램 결과를 기초로 제2 페이지에 대한 프로그램 동작시 최적의 프로그램 시작전압을 설정할 수 있다.

도 10는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 도시한 순서도이다.

도 11은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 프로그램/검증방법을 설명하기 위한 도면이다.

도 12는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 프로그

램 방법을 도시한 순서도이다.

도 13은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법의 개념을 도시한 도면이다.

도 15는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 도면이다.

<도면의 주요 부분에 대한 설명>

1400, 1510, 1520, 1530: 페이지 버퍼

1480, 1532: 패스 확인 판단부 1490, 1534: 1 비트 패스 판단부

1500: 불휘발성 메모리 장치 1540: 제1 논리 조합부

1550: 제2 논리 조합부

Claims

프로그램 대상 데이터 또는 소거 대상 데이터가 저장되는 래치부와,

상기 래치부의 제2 노드에 설정되는 데이터 및 감지노드에 인가되는 데이터에 따라 제2 검증신호 출력단을 접지 또는 플로팅시켜 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 1 비트 패스 판단부를 포함하는 불휘발성 메모리 장치의 페이지 버퍼.
제1항에 있어서, 상기 1 비트 패스 판단부는 접지 단자와 상기 제2 검증신호 출력단 사이에 직렬 접속된 제1 및 제2 스위칭 소자를 포함하며, 상기 제1 스위칭 소자는 상기 래치부의 제2 노드에 설정되는 데이터에 따라 턴온되고, 상기 제2 스위칭 소자는 상기 감지노드에 설정되는 데이터에 따라 턴온되는 것을 특징으로 하는 불휘발성 메모리 장치의 페이지 버퍼.
제1항에 있어서, 상기 래치부의 제2 노드에는 프로그램 대상 데이터로서 로우 레벨의 데이터가 저장되고, 소거 대상 데이터로서 하이 레벨의 데이터가 저장되는 것을 특징으로 하는 불휘발성 메모리 장치의 페이지 버퍼.
제1항에 있어서, 프로그램 대상 셀이 검증 전압이상으로 프로그램이 완료된 경우 상기 래치부의 제2 노드에 설정되는 데이터는 프로그램 대상 데이터를 의미하 는 데이터에서 소거 대상 데이터를 의미하는 데이터로 변환되는 것을 특징으로 하는 불휘발성 메모리 장치의 페이지 버퍼.
제1항에 있어서, 프로그램 대상 셀이 검증 전압이상으로 프로그램이 완료된 경우 상기 1 비트 패스 판단부는 제2 검증신호 출력단을 접지시키는 것을 특징으로 하는 불휘발성 메모리 장치의 페이지 버퍼.
제2항에 있어서, 프로그램 대상 셀이 검증 전압이상으로 프로그램이 완료된 경우 상기 1 비트 패스 판단부의 제1 및 제2 스위칭 소자가 턴온되어 제2 검증신호 출력단이 접지되는 것을 특징으로 하는 불휘발성 메모리 장치의 페이지 버퍼.
제1항에 있어서, 상기 래치부의 제2 노드와 상반된 데이터가 인가되는 제1 노드에 설정되는 데이터 및 감지노드에 인가되는 데이터에 따라 제1 검증신호 출력단을 접지 또는 플로팅 시켜 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 패스 완료 판단부를 더 포함하는 불휘발성 메모리 장치의 페이지 버퍼.
래치부의 제2 노드에 설정되는 데이터 및 상기 감지노드에 인가되는 데이터에 따라 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 1 비트 패스 판단부를 포함하는 복수의 페이지 버퍼들과,

상기 각 페이지 버퍼들의 1 비트 패스 판단부의 출력단과 병렬 접속되는 제2 검증 신호 출력단과,

상기 제2 검증신호 출력단의 상태에 따라 검증 전압 이상으로 프로그램된 셀이 발생하였는지 여부를 확인하는 신호를 출력하는 제2 논리 조합부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제8항에 있어서, 상기 1 비트 패스 판단부는 접지 단자와 상기 제2 검증신호 출력단 사이에 직렬 접속된 제1 및 제2 NMOS 트랜지스터를 포함하며, 상기 제1 NMOS 트랜지스터는 상기 래치부의 제2 노드에 설정되는 데이터에 따라 턴온되고, 상기 제2 NMOS 트랜지스터는 상기 감지노드에 설정되는 데이터에 따라 턴온되는 것을 특징으로 하는 불휘발성 메모리 장치.
제8항에 있어서, 상기 제2 논리 조합부는 상기 제2 검증 신호 출력단의 신호와 제2 체크신호를 입력으로 하는 NAND 게이트와,

반전된 제2 체크 신호에 따라 상기 제2 검증 신호 출력단을 풀업시키는 풀업소자와,

상기 NAND 게이트의 출력을 반전시켜 1 비트 패스 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제9항에 있어서, 상기 풀업소자는 전원전압 단자와 상기 제2 검증 신호 출력 단 사이에 접속되며 상기 반전된 제2 체크 신호를 게이트로 입력받는 PMOS 트랜지스터인 것을 특징으로 하는 불휘발성 메모리 장치.
제10항에 있어서, 하이레벨의 제2 체크 신호의 인가에 따라 상기 제2 검증 신호 출력단이 하이레벨로 프리차지된 상태에서 검증전압 이상으로 프로그램된 셀과 접속된 페이지 버퍼의 1 비트 패스 판단부에 의하여 상기 제2 검증 신호 출력단이 접지되는 것을 특징으로 하는 불휘발성 메모리 장치.
제10항에 있어서, 상기 제2 논리 조합부는 검증전압 이상으로 프로그램된 셀이 발생한 경우 로우 레벨의 1 비트 패스 신호를 출력하는 것을 특징으로 하는 불휘발성 메모리 장치.
제8항에 있어서, 각 페이지 버퍼들은 상기 래치부의 제2 노드와 상반된 데이터가 인가되는 제1 노드에 설정되는 데이터 및 상기 감지노드에 인가되는 데이터에 따라 프로그램 대상 셀이 검증 전압 이상으로 프로그램되었는지 여부를 판단하는 패스 완료 판단부를 더 포함하고,

상기 각 페이지 버퍼들의 패스 완료 판단부의 출력단과 병렬 접속되는 제1 검증 신호 출력단과,

상기 제1 검증신호 출력단의 상태에 따라 프로그램 대상 셀이 모두 검증 전압 이상으로 프로그램되었는지 여부를 확인하는 신호를 출력하는 제1 논리 조합부 를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제14항에 있어서, 상기 패스 완료 판단부는 접지 단자와 상기 제1 검증신호 출력단 사이에 직렬 접속된 제1 및 제2 NMOS 트랜지스터를 포함하며, 상기 제1 NMOS 트랜지스터는 상기 래치부의 제1 노드에 설정되는 데이터에 따라 턴온되고, 상기 제2 NMOS 트랜지스터는 상기 감지노드에 설정되는 데이터에 따라 턴온되는 것을 특징으로 하는 불휘발성 메모리 장치.
제14항에 있어서, 상기 제1 논리 조합부는 상기 제1 검증 신호 출력단의 신호와 제1 체크신호를 입력으로 하는 NAND 게이트와,

반전된 제1 체크 신호에 따라 상기 제1 검증 신호 출력단을 풀업시키는 풀업소자와,

상기 NAND 게이트의 출력을 반전시켜 패스 완료 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제14항에 있어서, 상기 풀업소자는 전원전압 단자와 상기 제1 검증 신호 출력단 사이에 접속되며 상기 반전된 제1 체크 신호를 게이트로 입력받는 PMOS 트랜지스터인 것을 특징으로 하는 불휘발성 메모리 장치.
제14항에 있어서, 하이레벨의 제1 체크 신호의 인가에 따라 상기 제1 검증 신호 출력단이 하이레벨로 프리차지된 상태에서 검증전압 이상으로 프로그램된 셀과 접속된 페이지 버퍼의 패스 확인 판단부들에 의하여 상기 제1 검증 신호 출력단이 플로팅되는 것을 특징으로 하는 불휘발성 메모리 장치.
제16항에 있어서, 상기 제1 논리 조합부는 프로그램 대상 셀들이 모두 검증전압 이상으로 프로그램된 경우 하이 레벨의 패스 완료 신호를 출력하는 것을 특징으로 하는 불휘발성 메모리 장치.
프로그램/소거 동작 횟수 증가에 따른 프로그램 속도 증가 특성을 보상하는 더미 프로그램 펄스 인가 방식의 불휘발성 메모리 장치의 동작 방법에 있어서,

제1 페이지에 대하여 프로그램 동작을 수행하는 단계와,

검증 전압 이상으로 프로그램된 셀이 발생하기 전까지 프로그램 펄스 인가 횟수를 카운팅하며 상기 프로그램 동작 및 검증 동작을 반복 수행하는 단계와,

상기 검증 전압 이상으로 프로그램된 셀이 발생하면 블라인드 검증 방법에 따라 프로그램 및 검증 동작을 수행하여 상기 제1 페이지에 대한 프로그램 동작을 완료하는 단계와,

상기 검증 전압 이상으로 프로그램된 셀이 발생된 시점까지의 프로그램 펄스 인가 횟수에 따라 제2 페이지에 대한 프로그램 시작전압을 설정하는 단계와,

상기 설정된 프로그램 시작전압에 따라 제2 페이지에 대하여 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방 법.
제20항에 있어서, 상기 검증 전압 이상으로 프로그램된 셀이 발생하면 블라인드 검증 방법에 따라 프로그램 및 검증 동작을 수행하여 상기 제1 페이지에 대한 프로그램 동작을 완료하는 단계는

프로그램 동작 및 제1 검증동작을 제1 임계값 횟수만큼 반복수행하는 단계와,

상기 프로그램 동작 및 제1 검증동작의 수행 횟수가 상기 제1 임계값을 초과한 경우 상기 프로그램 동작, 제1 검증동작 및 제2 검증동작을 제2 임계값 횟수만큼 반복수행하는 단계와,

상기 프로그램 동작, 제1 검증동작 및 제2 검증동작의 수행 횟수가 상기 제2 임계값을 초과한 경우 상기 프로그램 동작, 제1 검증동작, 제2 검증동작 및 제3 검증동작을 반복수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
제20항에 있어서, 상기 검증 전압 이상으로 프로그램된 셀이 발생하면 블라인드 검증 방법에 따라 프로그램 및 검증 동작을 수행하여 상기 제1 페이지에 대한 프로그램 동작을 완료하는 단계는

프로그램 동작 및 제1 검증동작을 제1 임계값 횟수만큼 반복수행하는 단계와,

상기 프로그램 동작 및 제1 검증동작의 수행 횟수가 상기 제1 임계값을 초과한 경우 상기 프로그램 동작, 제1 검증동작 및 제2 검증동작을 제2 임계값 횟수만큼 반복수행하는 단계와,

상기 프로그램 동작, 제1 검증동작 및 제2 검증동작의 수행 횟수가 상기 제2 임계값을 초과한 경우 상기 프로그램 동작, 제1 검증동작, 제2 검증동작 및 제3 검증동작을 반복수행하는 단계를 포함하되,

상기 제1 검증동작은 상기 제1 검증대상 셀들이 모두 제1 검증전압이상으로 프로그램될 때까지만 수행하고, 상기 제2 검증동작은 상기 제2 검증대상 셀들이 모두 제2 검증전압이상으로 프로그램될 때까지만 수행하고, 상기 제3 검증동작은 상기 제3 검증대상 셀들이 모두 제3 검증전압이상으로 프로그램될 때까지만 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
제20항에 있어서, 상기 검증 전압 이상으로 프로그램된 셀이 발생된 시점까지의 프로그램 펄스 인가 횟수에 따라 제2 페이지에 대한 프로그램 시작전압을 설정하는 단계는

상기 프로그램 펄스 인가 횟수가 임계값보다 큰 경우 상기 프로그램 펄스 인가횟수와 임계값의 차이만큼 스텝전압을 곱한 값을 상기 제1 페이지에 대한 프로그램 시작전압 값에 더하여 상기 제2 페이지에 대한 프로그램 시작전압으로 설정하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
제20항에 있어서, 상기 검증 전압 이상으로 프로그램된 셀이 발생된 시점까지의 프로그램 펄스 인가 횟수에 따라 제2 페이지에 대한 프로그램 시작전압을 설정하는 단계는

상기 프로그램 펄스 인가 횟수가 임계값보다 작거나 같은 경우 상기 제1 페이지에 대한 프로그램 시작전압 값을 상기 제2 페이지에 대한 프로그램 시작전압으로 설정하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
단일 페이지에 포함된 프로그램 대상 셀 중 기준전압 이상으로 프로그램된 셀이 발생하는 경우 1 비트 패스 신호를 출력하는 페이지 버퍼부와,

프로그램 펄스 인가 횟수를 카운팅하는 카운터와,

제1 페이지에 대한 프로그램 동작 중 상기 1 비트 패스 신호 전달시까지 인가된 프로그램 펄스의 개수를 저장하는 프로그램 펄스 인가횟수 저장부와,

상기 프로그램 펄스 인가횟수를 기초로 하여 제2 페이지에 대한 프로그램 시작전압을 설정하는 프로그램 시작 전압 설정부를 포함하는 불휘발성 메모리 장치.
제25항에 있어서, 상기 카운터는 상기 1 비트 패스 신호 출력시점까지 카운팅한 프로그램 펄스 인가 횟수를 상기 프로그램 펄스 인가횟수 저장부로 전달하는 불휘발성 메모리 장치.
제25항에 있어서, 상기 프로그램 시작 전압 설정부는 상기 프로그램 펄스 인가 횟수가 임계값보다 큰 경우 상기 프로그램 펄스 인가횟수와 임계값의 차이만큼 스텝전압을 곱한 값을 상기 제1 페이지에 대한 프로그램 시작전압 값에 더하여 상기 제2 페이지에 대한 프로그램 시작전압으로 설정하고,

상기 프로그램 펄스 인가 횟수가 임계값보다 작거나 같은 경우 상기 제1 페이지에 대한 프로그램 시작전압 값을 상기 제2 페이지에 대한 프로그램 시작전압으로 설정하는 불휘발성 메모리 장치.