KR102626054B1 - 메모리 컨트롤러 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

본 기술은 호스트의 프로그램 요청에 응답하여, 선택된 저장 영역의 소거 상태를 체크하기 위한 리드 커맨드를 출력하고, 상기 소거 상태에 따라 더미 페이지의 개수를 결정하며 상기 더미 페이지의 개수에 따라 프로그램 커맨드를 출력하는 중앙 처리 장치; 및 상기 프로그램 요청에 대응하는 프로그램 데이터를 상기 선택된 저장 영역으로 출력할 때, 상기 더미 페이지의 개수에 대응하는 더미 데이터를 선택적으로 생성하고, 상기 더미 데이터를 상기 프로그램 데이터와 함께 출력하는 메모리 인터페이스를 포함하는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템을 포함한다.

Description

메모리 컨트롤러 및 이를 포함하는 메모리 시스템{Memory controller and memory system having the same}
본 발명은 메모리 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는 메모리 시스템의 프로그램 방법에 관한 것이다.
메모리 시스템은 데이터가 저장되는 메모리 장치와, 호스트의 요청(request)에 응답하여 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다.
메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다.
이 중에서 비휘발성 메모리 장치는 메모리 컨트롤러의 제어에 따라 메모리 셀에 데이터를 저장하는 프로그램 동작(program operation), 메모리 셀에 저장된 데이터를 판독하는 리드 동작(read operation) 및 저장된 데이터를 삭제하는 소거 동작(erase operation)을 수행할 수 있다.
비휘발성 메모리 장치에서 프로그램 동작은 소거된 메모리 블록들 중에서 선택된 메모리 블록에 수행될 수 있다. 선택된 메모리 블록에는 다수의 메모리 셀들이 포함되는데, 메모리 장치의 집적도 증가로 인해 메모리 셀들의 간격이 점차 좁아지고 있다. 이에 따라, 서로 다른 문턱전압을 가지는 메모리 셀들은 전기적으로 서로 영향을 줄 수 있다. 예를 들면, 서로 인접한 메모리 셀들의 문턱전압의 차이가 클수록, 문턱전압을 유지하는 리텐션(retention) 특성이 저하될 수 있다. 리텐션 특성이 저하되면 비휘발성 메모리 장치의 신뢰도가 저하되므로 이에 대한 개선이 필요하다.
본 발명의 실시예는 소거된 메모리 셀의 문턱전압 레벨에 따라, 더미 데이터를 프로그램할 페이지들의 개수를 결정할 수 있는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 컨트롤러는, 호스트의 프로그램 요청에 응답하여, 선택된 저장 영역의 소거 상태를 체크하기 위한 리드 커맨드를 출력하고, 상기 소거 상태에 따라 더미 페이지의 개수를 결정하며 상기 더미 페이지의 개수에 따라 프로그램 커맨드를 출력하는 중앙 처리 장치; 및 상기 프로그램 요청에 대응하는 프로그램 데이터를 상기 선택된 저장 영역으로 출력할 때, 상기 더미 페이지의 개수에 대응하는 더미 데이터를 선택적으로 생성하고, 상기 더미 데이터를 상기 프로그램 데이터와 함께 출력하는 메모리 인터페이스를 포함하는 메모리 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터가 저장되는 메모리 장치; 및 호스트로부터 프로그램 요청이 수신되면, 상기 메모리 장치에 포함된 다수의 저장 영역들 중에서 선택된 저장 영역의 소거 상태에 따라, 상기 선택된 저장 영역의 비선택된 페이지들 중에서 더미 데이터가 프로그램될 더미 페이지들의 개수를 결정하는 메모리 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터가 저장되는 메모리 장치; 및 호스트로부터 프로그램 요청이 수신되면, 상기 메모리 장치에 포함된 다수의 메모리 블록들 중에서 선택된 메모리 블록의 소거 상태에 따라, 상기 선택된 메모리 블록의 비선택된 페이지들의 더미 프로그램 동작을 생략하거나 일부 페이지들에만 상기 더미 프로그램 동작을 수행하는 메모리 컨트롤러를 포함한다.
본 기술은 소거된 메모리 셀의 문턱전압 레벨에 따라 더미 데이터를 프로그램할 페이지들의 개수를 결정함으로써, 프로그램된 메모리 셀들의 리텐션(retention) 특성을 개선할 수 있고, 이로 인해 메모리 시스템의 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 5는 본 발명의 실시예에 따른 메모리 블록을 구체적으로 설명하기 위한 사시도이다.
도 6은 본 발명의 실시예에 따른 중앙 처리 장치를 구체적으로 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 소거 상태 테이블 매니저의 레지스터에 저장되는 정보의 실시예를 설명하기 위한 도면이다.
도 8은 소거된 메모리 셀들의 문턱전압 레벨을 설명하기 위한 도면이다.
도 9는 메모리 셀들의 소거 상태에 따른 문턱전압 변화를 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 메모리 인터페이스를 구체적으로 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 동작 방법을 설명하기 위한 순서도이다.
도 12는 메모리 셀들의 소거 상태를 체크하는 일 실시예를 설명하기 위한 도면이다.
도 13은 메모리 셀들의 소거 상태를 체크하는 다른 실시예를 설명하기 위한 도면이다.
도 14는 메모리 셀들의 소거 상태를 체크하는 다른 실시예를 설명하기 위한 도면이다.
도 15는 메모리 셀들의 소거 상태가 얕은 레벨인 경우의 프로그램 동작을 설명하기 위한 도면이다.
도 16 및 도 17은 메모리 셀들의 소거 상태가 중간 레벨인 경우의 프로그램 동작의 일 실시예를 설명하기 위한 도면이다.
도 18은 메모리 셀들의 소거 상태가 깊은 레벨인 경우의 프로그램 동작의 실시예를 설명하기 위한 도면이다.
도 19는 본 발명의 다른 실시예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 20은 본 발명의 실시예들에 따른 메모리 셀들의 문턱전압을 설명하기 위한 도면이다.
도 21은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 22는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 23은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 24는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 저장 장치(Storage Device; 1100)와, 상기 저장 장치(1100)와 호스트(Host; 2000) 사이에서 통신하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
저장 장치(1100)는 다수의 메모리 장치들(Memory Devices; 100)을 포함할 수 있다. 예를 들면, 메모리 장치들(100)은 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device) 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치(non-volatile memory device)로 구현될 수 있다. 도 1에는 비휘발성 메모리 장치로 구현된 메모리 장치들(100)이 실시예로써 도시되었다. 예를 들면, 비휘발성 메모리 장치는 플래시 메모리 장치(FLASH memory device)일 수 있다.
메모리 장치들(100, 200, … k00)은 다수의 채널들(channels; CH1~CHk)에 연결될 수 있다. 예를 들면, 제1 내지 제k 채널들(CH1~CHk) 각각에 다수의 메모리 장치들(100, 200, … k00)이 각각 연결될 수 있다. 예를 들면, 제1 채널(CH1)에는 다수의 메모리 장치들(100)이 연결될 수 있고, 제2 채널(CH2)에는 다수의 메모리 장치들(200)이 연결될 수 있으며, 제k 채널(CHk)에는 다수의 메모리 장치들(k00)이 연결될 수 있다.
메모리 컨트롤러(1200)는 중앙 처리 장치(Central Processor Unit; CPU; 200), 에러 정정 회로(Error Correction Circuit; ECC; 210), 내부 메모리(Internal Memory; 220), 메모리 인터페이스(memory Interface; 230), 버퍼 메모리(Buffer Memory; 240) 및 호스트 인터페이스(Host Interface; 250)를 포함할 수 있다. 중앙 처리 장치(200), 에러 정정 회로(210), 내부 메모리(220), 메모리 인터페이스(230), 버퍼 메모리(240) 및 호스트 인터페이스(250)는 버스(bus; 260)를 통해 서로 통신할 수 있다.
중앙 처리 장치(200)는 저장 장치(1100)를 제어하기 위한 각종 연산을 수행하거나, 커맨드(command) 및 어드레스(address)를 생성할 수 있다. 예를 들면, 중앙 처리 장치(200)는 호스트(2000)의 요청에 따라 커맨드를 생성할 수 있다. 또한, 중앙 처리 장치(200)는 선택된 저장 영역(예를 들면, 메모리 블록)의 프로그램 동작 시, 선택된 메모리 블록에 포함된 메모리 셀들의 소거 상태를 체크하고, 체크된 소거 상태에 따라 더미 데이터를 프로그램할 페이지들 또는 프로그램 데이터를 프로그램할 페이지들의 개수를 결정할 수 있다. 예를 들면, 선택된 메모리 블록에 포함된 페이지들 중에서 더미 데이터가 프로그램될 페이지들이 결정되면, 나머지 페이지들에는 프로그램 데이터가 프로그램될 수 있다. 또는, 프로그램 데이터를 프로그램할 페이지들이 결정되면, 나머지 페이지들에는 더미 데이터가 프로그램될 수 있다. 더미 데이터 또는 프로그램 데이터가 프로그램될 페이지들은 로우 어드레스(row address)에 의해 결정될 수 있으며, 이하 실시예에서는 선택된 메모리 블록의 소거 상태에 따라 더미 데이터가 프로그램될 페이지들의 개수가 결정되는 방법을 설명하도록 한다.
선택된 메모리 블록에 포함된 메모리 셀들의 소거 상태가 깊을수록(deep) 메모리 셀들의 리텐션 특성이 열화될 수 있으므로, 중앙 처리 장치(200)는 더미 데이터를 프로그램할 페이지들의 어드레스들을 더 많이 선택할 수 있다. 여기서, 소거 상태가 깊다는 것(deep)은 소거된 메모리 셀들의 문턱전압이 소거 범위 내에서 낮다는 것을 의미하고, 소거 상태가 얕다는 것(shallow)은 소거된 메모리 셀들의 문턱전압이 소거 범위 내에서 높다는 것을 의미하며, 소거 상태가 중간인 것(middle)은 소거된 메모리 셀들의 문턱전압이 깊은 상태와 얕은 상태의 사이라는 것을 의미한다.
더미 데이터를 더미 페이지에 프로그램하는 더미 프로그램 동작은 ISPP(Increment Step Pulse Program) 방식으로 수행되거나, 검증 동작을 생략하고 더미 프로그램 전압만 워드라인에 인가하는 방식으로 수행될 수 있다. 예를 들면, ISPP 방식의 더미 프로그램 동작은 더미 프로그램 전압이 점진적으로 높아지는 프로그램 방식으로써, 워드라인에 더미 프로그램 전압이 인가된 후, 검증 동작이 수행될 수 있다. 이러한 방식으로 더미 페이지에 포함된 메모리 셀들의 문턱전압이 목표레벨에 도달할 때까지 다수의 프로그램 루프들이 수행될 수 있다. 여기서, 프로그램 루프는 워드라인에 다음 프로그램 전압이 인가되기 이전에 프로그램 전압 및 검증 전압이 인가되는 구간을 의미한다. 또는, ISPP 방식의 더미 프로그램 동작에서는 메모리 셀들의 문턱전압이 목표 레벨에 도달하지 않더라도 설정된 횟수만큼 프로그램 루프들이 수행되면 더미 페이지의 더미 프로그램이 종료될 수도 있다. 또한, ISPP 방식이 아닌 검증 동작을 생략한 더미 프로그램 동작은, 설정된 개수의 더미 프로그램 전압들이 워드라인에 인가되면 종료될 수도 있다.
에러 정정 회로(210)는 프로그램 동작 시 호스트로부터 수신된 데이터를 인코딩(encoding)할 수 있다. 에러 정정 회로(210)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디코딩(decoding)할 수 있다.
내부 메모리(220)는 메모리 컨트롤러(1200)의 동작에 필요한 다양한 정보들을 저장할 수 있다. 예를 들면, 내부 메모리(220)에는 논리적, 물리적(logical, physical) 어드레스 맵 테이블들(address map tables)이 저장될 수 있다. 어드레스 맵 테이블들은 저장 장치(1100)에도 저장될 수 있으며, 메모리 시스템(1000)이 부팅될 때 저장 장치(1100)에 저장된 어드레스 맵 테이블이 다시 내부 메모리(220)로 로드(load)될 수 있다. 내부 메모리(220)는 RAM(random access memory), DRAM(dynamic RAM), SRAM(static RAM), 캐시(cache) 및 강하게 결합된 메모리(tightly coupled memory; TCM) 중 적어도 하나 이상으로 구성될 수 있다.
메모리 인터페이스(230)는 메모리 컨트롤러(1200)와 저장 장치(1100) 사이에서 커맨드, 어드레스 및 데이터 등을 주고받을 수 있다. 예를 들면, 메모리 인터페이스(230)는 제1 내지 제k 채널들(CH1~CHk)을 통해 메모리 장치들(100)에 커맨드, 어드레스 및 데이터 등을 전송할 수 있고, 메모리 장치들(100)로부터 데이터 등을 수신할 수 있다.
버퍼 메모리(240)는 메모리 컨트롤러(1200)의 내부에 포함되거나, 메모리 컨트롤러(1200)의 외부에 별도로 장착될 수도 있다. 버퍼 메모리(240)는 메모리 시스템(1000)의 동작 수행 시, 동작에 필요한 데이터를 임시로 저장할 수 있다. 예를 들면, 버퍼 메모리(240)에는 프로그램 동작 시, 선택된 메모리 장치(100)의 프로그램 동작이 패스(pass)될 때까지 원본 프로그램 데이터가 임시로 저장될 수 있다. 또한, 버퍼 메모리(240)에는 메모리 시스템(1000)의 동작에 필요한 어드레스 맵핑 정보가 저장될 수도 있다.
호스트 인터페이스(250)는 메모리 컨트롤러(1200)와 호스트(2000) 사이에서 커맨드, 어드레스 및 데이터 등을 주고받을 수 있다. 예를 들면, 호스트 인터페이스(250)는 호스트(2000)로부터 요청(request), 어드레스 및 데이터 등을 수신받을 수 있고, 호스트(2000)에 데이터 등을 전송할 수 있다.
호스트(2000)는 호스트 프로세서(Host Processor; 2100) 및 저장 인터페이스(Storage Interface; 2200)를 포함할 수 있다. 호스트 프로세서(2100)와 저장 인터페이스(2200)는 버스(bus; 2300)를 통해 서로 통신할 수 있다.
호스트 프로세서(2100)는 메모리 시스템(1000)의 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 또는 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request)을 생성할 수 있다.
저장 인터페이스(2200)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI) 또는 NVMe(Non-Volatile Memory Express)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 저장 인터페이스(2200)는 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(Memory Cell Array; 110), 전압 생성부(Voltage Generator; 120), 로우 디코더(Row Decoder; 130), 페이지 버퍼 그룹(Page Buffer Group; 140), 컬럼 디코더(Column Decoder; 150), 입출력 회로(Input-output Circuit; 160) 및 제어 로직(Control Logic; 170)을 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 다수의 메모리 셀들(memory cells)을 포함할 수 있다. 예를 들면, 메모리 셀 어레이(110)는 다수의 메모리 블록들(memory blocks)을 포함할 수 있으며, 메모리 블록들 각각은 다수의 메모리 셀들을 포함할 수 있다.
전압 생성부(120)는 동작 신호(OP_SIG)에 응답하여 각 동작에 필요한 동작 전압들(Vop)을 생성하고 출력할 수 있다. 예를 들면, 전압 생성부(120)는 프로그램 동작 시 프로그램 전압, 패스 전압 및 프로그램 검증 전압 등을 생성할 수 있고, 리드 동작 시 리드 전압 및 패스 전압 등을 생성할 수 있으며, 소거 동작 시 소거 전압, 소거 검증 전압 및 패스 전압 등을 생성할 수 있다.
로우 디코더(130)는 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압(Vop)을 전달할 수 있다.
페이지 버퍼 그룹(140)은 비트 라인들(bit lines; BL)을 통해 메모리 셀 어레이(110)에 연결되는 다수의 페이지 버퍼들(PB1~PBn; n은 양의 정수)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn)은 페이지 신호(PBSIG)에 응답하여, 비트 라인들(BL)을 통해 메모리 셀들의 전압 또는 전류를 센싱하고, 센싱된 데이터를 임시로 저장할 수 있다. 페이지 버퍼들(PB1~PBn)은 컬럼 라인들(CL)을 통해 컬럼 디코더(150)와 데이터를 주고 받을 수 있다.
컬럼 디코더(150)는 데이터 라인들(DL)을 통해 입출력 회로(160)와 데이터를 주고 받을 수 있으며, 컬럼 라인들(CL)을 통해 페이지 버퍼 그룹(140)과 데이터를 주고 받을 수 있다. 컬럼 디코더(150)는 컬럼 어드레스(CADD)에 응답하여 데이터를 송수신할 수 있다.
입출력 회로(160)는 메모리 컨트롤러(1200)로부터 커맨드(CMD), 어드레스(ADD), 데이터(DATA) 및 파라미터 정보(parameter information; PRM)를 수신받고, 커맨드(CMD), 어드레스(ADD) 및 파라미터 정보(PRM)를 제어 로직(170)으로 전송하고, 데이터(DATA)를 컬럼 디코더(150)로 전송할 수 있다. 입출력 회로(160)는 컬럼 디코더(150)로부터 수신받은 데이터(DATA)를 메모리 컨트롤러(1200)로 전송할 수 있다.
제어 로직(170)은 커맨드(CMD), 어드레스(ADD) 및 파라미터 정보(PRM)에 응답하여 프로그램, 리드 또는 소거 동작이 수행되도록 전압 생성부(120), 로우 디코더(130), 페이지 버퍼 그룹(140), 컬럼 디코더(150) 및 입출력 회로(160)를 제어할 수 있다. 예를 들면, 제어 로직(170)은 커맨드(CMD), 어드레스(ADD) 및 파라미터 정보(PRM)에 응답하여 동작 신호(OP_SIG), 페이지 신호(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)은 비트 라인들(BL)을 서로 공유하지만 로컬 라인들(LL)에는 각각 연결될 수 있다. 즉, 메모리 블록들(BLK1~BLKi) 각각에는 서로 다른 로컬 라인들(LL)이 연결되고, 서로 동일한 비트 라인들(BL)이 공통으로 연결될 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4를 참조하면, 3차원 구조로 형성된 메모리 블록(BLK)의 일부가 도시되어 있다. 메모리 블록(BLK)은 다수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST)은 소오스 라인(SL)과 비트 라인들(BL1~BLI) 사이에 연결된 소스 셀렉트 트랜지스터들(source select transistors; SST), 메모리 셀들(memory cells; C1~Cn; n은 양의 정수) 및 드레인 셀렉트 트랜지스터들(drain select transistors; DST)을 포함할 수 있다. 도 4에서는 하나의 소스 라인(SL)이 스트링들(ST)에 공통으로 연결된 구조로 도시되어 있으나, 하나의 메모리 블록(BLK)에는 다수의 소스 라인(SL)이 연결될 수 있다.
서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 메모리 셀들(C1~Cn)의 게이트들은 워드 라인들(WL1~WLn)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL1~DSL3)에 연결될 수 있다.
도 4에서는 스트링들(ST) 각각에 하나의 소스 셀렉트 라인(SSL)과 하나의 드레인 셀렉트 라인(DSL1~DSL3 중 어느 하나)이 연결된 것으로 도시되었으나, 메모리 장치에 따라 셀렉트 라인들의 개수는 증가할 수 있다. 또한, 스트링들(ST)은 더미 라인들(미도시)에 연결된 더미 셀들(미도시)을 더 포함할 수 있다. 예를 들면, 더미 셀들은 일부 메모리 셀들(C1~C1n)의 사이에 연결되거나, 메모리 셀들(C1~C1n)과 드레인 또는 소스 셀렉트 트랜지스터들(DST 또는 SST) 사이에 연결될 수도 있다.
도 5는 본 발명의 실시예에 따른 메모리 블록을 구체적으로 설명하기 위한 사시도이다.
본 실시예에서는 하나의 메모리 블록 내에 다수의 소스 라인들이 형성되는데, 도 5에서는 하나의 소스 라인을 예를 들어 설명하도록 한다.
도 5를 참조하면, 3차원 구조로 구현된 메모리 블록의 일부가 도시되어 있으며, 하나의 소스 라인(SL) 상에 다수의 스트링들(ST)이 형성된 구조가 개시되어 있다. 스트링들(ST)은 기판 상에 Z 방향으로 수직한 I 자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열될 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable) 구조라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판 상에 수평하게 형성된 경우, BiCS 구조의 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 스트링들(ST)은 소스 라인(SL) 상에서 X 방향과 Y 방향으로 배열될 수 있다. 스트링들(ST)은 소스 라인(SL) 상에 서로 이격되어 적층된 소스 셀렉트 라인들(source select lines; SSL), 워드 라인들(word lines; WL) 및 드레인 셀렉트 라인들(drain select lines; DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도면에 도시된 개수에 한정되지 않으며, 메모리 장치에 따라 다를 수 있다. 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)을 포함할 수 있다. 비트 라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 연장된 수직 채널막들(CH)의 상부에 접할 수 있으며, Y 방향으로 연장되고 X 방향으로 서로 이격되어 배열될 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
도 6은 본 발명의 실시예에 따른 중앙 처리 장치를 구체적으로 설명하기 위한 도면이다.
도 6을 참조하면, 중앙 처리 장치(200)는 수신 요청 판단부(RQm Detector; 201), 커맨드 생성부(CMD Generator; 202) 및 소거 상태 테이블 매니저(E-Status Table Manager; 203)를 포함할 수 있다.
수신 요청 판단부(201)는 호스트로부터 메인 요청(RQm)을 수신받고, 메모리 컨트롤러(1200) 내부에서 사용되는 서브 요청(RQs)으로 변환하여 출력할 수 있다. 예를 들면, 메인 요청(RQm)이 리드 또는 소거 동작에 대한 요청이면, 수신 요청 판단부(201)는 메인 요청(RQm)을 메모리 컨트롤러(1200) 내부에서 사용될 수 있는 리드 또는 소거 서브 요청(RQs)으로 변환하고, 서브 요청(RQs)을 출력할 수 있다. 메인 요청(RQm)이 프로그램 동작에 대한 요청이면, 수신 요청 판단부(201)는 프로그램에 대한 서브 요청(RQs)을 출력하지 않고, 리드 요청에 대한 서브 요청(RQs)을 먼저 출력하고, 소거 상태 테이블 매니저(203)로부터 프로그램 신호(P_SIG)가 수신되면 프로그램에 대한 서브 요청(RQs)을 출력할 수 있다.
보다 구체적으로 설명하면, 본 실시예에서는 프로그램 동작에 대한 메인 요청(RQm)이 수신되면, 선택된 메모리 블록의 프로그램 동작을 수행하기 이전에 선택된 메모리 블록의 소거 상태를 먼저 판단한다. 선택된 메모리 블록의 소거 상태를 판단하기 위해서는 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압을 우선 체크해야 하므로, 수신 요청 판단부(201)는 프로그램 대신 리드에 대한 서브 요청(RQs)을 출력한다. 수신 요청 판단부(201)는 소거 상태 테이블 매니저(203)로부터 프로그램 신호(P_SIG)가 수신되면 프로그램에 대한 서브 요청(RQs)을 출력할 수 있다.
커맨드 생성부(202)는 서브 요청(RQs)에 응답하여 저장 장치(1100)를 제어하기 위한 커맨드(#_CMD)를 출력할 수 있다. 예를 들면, 커맨드 생성부(202)는 프로그램에 대한 서브 요청(RQs)이 수신되면 프로그램 커맨드(#_CMD)를 출력하고, 리드에 대한 서브 요청(RQs)이 수신되면 리드 커맨드(#_CMD)를 출력하고, 소거에 대한 서브 요청(RQs)이 수신되면 소거 커맨드(#_CMD)를 출력할 수 있다.
소거 상태 테이블 매니저(203)는 선택된 메모리 블록의 문턱전압 정보(Vth)를 수신받고, 문턱전압 정보(Vth)에 대응되는 더미 페이지 개수(#_DP) 및 프로그램 신호(P_SIG)를 출력할 수 있다. 예를 들면, 선택된 메모리 블록의 프로그램 동작이 수행되기 이전에, 선택된 메모리 블록의 소거 상태를 체크하기 위한 리드 동작이 수행될 수 있다. 이때, 리드된 정보는 선택된 메모리 블록에 포함된 일부 메모리 셀들의 문턱전압 정보(Vth)일 수 있다. 소거 상태 테이블 매니저(203)는 문턱전압 정보(Vth)가 수신되면, 프로그램 신호(P_SIG)를 수신 요청 판단부(201)로 출력하고, 수신된 문턱전압 정보(Vth)에 대응되는 더미 페이지 개수(#_DP)를 출력할 수 있다. 이를 위해, 소거 상태 테이블 매니저(203)는 테이블이 저장 및 업데이트되는 레지스터들과, 레지스터들의 데이터를 업데이트하고 프로그램 신호(P_SIG)를 출력하기 위한 회로를 포함할 수 있다.
본 실시예에서는 문턱전압 정보(Vth)에 따라 더미 페이지 개수(#_DP)를 출력하지만, 다른 실시예로써 사용자 페이지 개수 정보를 출력할 수도 있다. 즉, 선택된 메모리 블록에 포함된 페이지들은 프로그램 동작 시 모두 사용자 페이지로 설정되거나, 일부는 더미 페이지로 설정되고 나머지 페이지들은 모두 사용자 페이지로 설정될 수 있다. 따라서, 더미 페이지 개수가 결정되면, 나머지 페이지 페이지들은 모두 사용자 페이지로 결정되므로, 소거 상태 테이블 매니저(203)에서 출력되는 정보는 메모리 컨트롤러(1200)의 설정에 따라 다를 수 있다. 상술한 바와 같이, 본 실시예에서는 소거 상태 테이블 매니저(203)에서 더미 페이지 개수(#_DP)가 출력되는 경우를 설명하도록 한다.
도 7은 본 발명의 실시예에 따른 소거 상태 테이블 매니저에 저장되는 정보의 실시예를 설명하기 위한 도면이고, 도 8은 소거된 메모리 셀들의 문턱전압 레벨을 설명하기 위한 도면이다.
도 7 및 도 8을 참조하면, 소거 상태 테이블 매니저(203)에는 다양한 소거 레벨 구간들(E_LEVEL)과 각 구간에 대응되는 더미 페이지 개수(N_DP)가 포함될 수 있다.
소거 레벨 구간들(E_LEVEL)은 소거된 메모리 셀들의 문턱전압을 다양한 기준전압들로 구분한 구간에 해당된다. 예를 들면, 소거 상태의 문턱전압은 제1 내지 제3 기준전압들(th1~th3)로 구분될 수 있다. 제1 내지 제3 기준전압들(th1~th3) 중에서 제1 기준전압(th1)이 가장 높고, 제2 기준전압(th2)은 제1 기준전압(th1)보다 낮고, 제3 기준전압(th3)은 제2 기준전압(th2)보다 낮다고 가정한다. 제1 내지 제3 기준전압들(th1~th3)은 본 기술의 이해를 돕기 위한 예에 해당되므로, 도 7에 도시된 기준전압들(th1~th3)보다 더 많은 기준전압들을 사용하여 문턱전압을 더 많은 구간들로 구분할 수 있다.
도 8을 참조하면, 소거된 메모리 셀들의 문턱전압이 높을수록(+Vth) 소거 상태는 얕아지고, 낮을수록(-Vth) 소거 상태는 깊다고(deep erase) 정의될 수 있다. 예를 들면, 제1 내지 제3 기준전압들(th1~th3)은 모두 0V 보다 낮은 전압일 수 있다. 이 중에서 제1 기준전압(th1)이 가장 높으므로, 제1 기준전압(th1)이 0V와 차이가 가장 적은 전압일 수 있고, 제3 기준전압(th3)이 0V와 차이가 가장 높은 전압일 수 있다.
제1 내지 제3 기준전압들은 선택된 메모리 블록의 소거 상태를 체크하기 위한 리드 동작 시 리드 전압으로 사용될 수 있다. 예를 들면, 선택된 페이지의 리드 동작 시 제1 기준전압(th1)이 제1 리드전압으로 사용될 수 있다. 제1 리드전압을 사용한 리드 동작 결과, 모든 메모리 셀들이 온 셀(ON cell)로 판단되면, 선택된 메모리 블록의 메모리 셀들이 제1 기준전압(th1)보다 더 낮은 레벨로 소거된 상태임을 알 수 있다. 따라서, 리드된 메모리 셀들이 모두 온 셀(ON cell)로 판단되면, 제1 기준전압(th1)보다 낮은 제2 기준전압(th2)을 제2 리드전압으로 사용하여 선택된 페이지에 대한 리드 동작이 수행될 수 있다. 선택된 페이지로부터 리드된 데이터를 토대로 오프 셀(OFF cell)이 검출되면, 선택된 페이지의 메모리 셀들의 문턱전압은 제1 기준전압(th1)과 제2 기준전압(th2) 사이에 분포하는 것으로 판단될 수 있다. 즉, 오프 셀(OFF cell)이 검출된 전압이 포함되는 구간으로 소거 상태가 판단될 수 있다.
도 7 및 도 8을 참조하면, 제1 내지 제3 기준전압들(th1~th3)이 설정된 경우, 문턱전압은 제1 기준전압(th1)과 같거나 높은 구간, 제1 기준전압(th1)보다 낮고 제2 기준전압(th2)과 같거나 높은 구간, 제2 기준전압(th2)보다 낮고 제3 기준전압(th3)과 같거나 높은 구간, 제3 기준전압(th3)보다 낮은 구간으로 구분될 수 있다. 그리고, 각 구간마다 서로 다른 더미 페이지 개수(N_DP)가 매칭될 수 있다.
예를 들면, 소거된 메모리 셀들의 문턱전압이 제1 기준전압(th1) 이상인 구간(Vth≥th1)에 포함되는 경우, 프로그램된 메모리 셀들과 소거된 메모리 셀들의 문턱전압 차이가 가장 적으므로 리텐션 특성이 열화될 가능성도 가장 적다. 따라서, 이러한 구간(Vth≥th1)에서는 선택된 메모리 블록에 더미 데이터를 프로그램하지 않아도 되므로, 0개(zero)의 더미 페이지 개수(0_DP)가 매칭될 수 있다. 즉, 선택된 메모리 블록에서 소거된 메모리 셀들의 소거 레벨이 얕은 경우에는(Vth≥th1) 선택된 메모리 블록에서 비선택된 모든 페이지들은 소거 상태로 유지될 수 있다. 예를 들면, 선택된 메모리 블록 내에서 일부 페이지들에만 프로그램 데이터가 저장되는 오픈 블록(open block)의 경우, 프로그램 데이터가 저장되지 않은 영역에 포함된 페이지들은 모두 소거 상태로 유지될 수 있다. 이러한 경우, 비선택된 페이지들에 더미 데이터를 프로그램하는 더미 프로그램 동작이 생략되므로, 선택된 메모리 블록의 프로그램 동작 시간이 단축될 수 있다.
소거된 메모리 셀들의 문턱전압이 제3 기준전압(th3) 미만인 구간(Vth<th3)에 포함되는 경우, 프로그램된 메모리 셀들과 소거된 메모리 셀들의 문턱전압 차이가 가장 크므로 리텐션 특성이 열화될 가능성도 가장 크다. 따라서, 이러한 구간(Vth<th3)에서는 선택된 메모리 블록에 더미 데이터를 많이 프로그램 함으로써, 프로그램 데이터가 저장된 메모리 셀들의 리텐션 특성 열화를 방지할 수 있다. 선택된 메모리 블록 내에서 일부 페이지들에만 프로그램 데이터가 저장되는 오픈 블록(open block)의 경우, 프로그램 데이터가 저장되지 않은 영역에 포함된 페이지들 중 일부 페이지들에만 더미 데이터를 프로그램할 수 있다. 따라서, 소거된 메모리 셀들의 문턱전압이 낮을수록 비선택된 페이지들 중 더미 페이지들의 개수를 증가시킬 수 있다. 본 실시예에서는 문턱전압이 제3 기준전압(th3) 미만인 구간(Vth<th3)에 포함되는 구간에는 3개의 더미 페이지 개수(3_DP)가 매칭될 수 있다.
이에 따라, 제1 기준전압(th1), 제2 기준전압(th2) 및 제3 기준전압(th3) 사이에서, 소거된 메모리 셀들의 문턱전압이 포함되는 구간에 따라 더미 페이지들의 개수가 달라지도록 소거 상태 테이블 매니저(203)를 설정할 수 있다.
상술한 설명에 따라, 선택된 메모리 블록의 문턱전압 정보(Vth)에 따라 제0 내지 제3 더미 페이지 개수(0_DP ~ 3_DP) 중 선택된 더미 페이지 개수 (#_DP)가 출력될 수 있다.
도 7 및 도 8에서는 세 개의 기준전압들이 예로써 제시되었으며, 따라서 네 개의 문턱전압 구간들이 설정되고, 각 구간마다 더미 페이지 개수가 설정되었으나, 이는 본 발명의 이해를 돕기 위한 실시예에 해당된다. 따라서, 선택된 메모리 블록에 포함된 메모리 셀들의 소거 깊이를 구분하는 구간들의 개수와, 각 구간들에 대응되는 더미 페이지들의 개수는 상술한 개수로 제한되지 않는다.
도 9는 메모리 셀들의 소거 상태에 따른 문턱전압 변화를 설명하기 위한 도면이다.
도 9를 참조하면, 하나의 메모리 셀이 문턱전압에 따라 여덟 가지의 데이터를 저장할 수 있는 TLC(triple level cell) 방식의 프로그램 동작을 예로 들면 다음과 같다. TLC 방식으로 프로그램되는 메모리 셀들은 하나의 소거 상태와 일곱 가지의 프로그램 상태들로 구분될 수 있다. 도 9에는 프로그램 상태의 문턱전압 분포가 도시되어 있다. 도 9에 도시된 바와 같이, 소거된 메모리 셀들의 문턱전압이 낮을수록 문턱전압의 변화량이 증가할 수 있다. 예를 들면, 문턱전압이 제1 기준전압(th1) 레벨로 분포하는 경우에는 프로그램된 메모리 셀들과 소거된 메모리 셀들 간 간섭이 적으므로 프로그램된 메모리 셀들의 문턱전압의 변화량이 작지만, 제4 기준전압(th4) 레벨과 같이 낮은 경우에는 프로그램된 메모리 셀들의 리텐션 특성이 열화될 수 있으므로 문턱전압의 변화량이 커질 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 인터페이스를 구체적으로 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 인터페이스(230)는 중앙 처리 장치(도 6의 200)에서 출력된 커맨드(#_CMD), 더미 페이지 개수(#_DP) 및 어드레스(ADD)에 응답하여 커맨드(CMD), 파라미터 정보(PRM) 및 어드레스(ADD)를 출력할 수 있다. 또한, 메모리 인터페이스(230)는 프로그램 데이터(User DATA)가 입력되면, 입력된 프로그램 데이터(program DATA)를 임시로 저장한 후 출력할 수 있으며, 더미 페이지들에 프로그램될 더미 데이터(Dummy DATA)를 선택적으로 출력할 수 있다. 예를 들면, 메모리 인터페이스(230)는 더미 페이지 개수(#_DP)가 ‘0’이면 더미 데이터(Dummy DATA)를 생성하지 않고 프로그램 데이터(program DATA)만 출력할 수 있다. 또는, 메모리 인터페이스(230)는 더미 페이지 개수(#_DP)가 ‘1’이면 하나의 더미 페이지에 프로그램할 더미 데이터(Dummy DATA)를 생성하여 채널(CH#)로 출력할 수 있다.
본 실시예에 따른 메모리 인터페이스(230)를 구체적으로 설명하면 다음과 같다.
메모리 인터페이스(230)는 커맨드 큐 매니저(CMD Queue Manager; 231), 파라미터 레지스터(Parameter Register; 232), 데이터 매니저(DATA Manager; 233) 및 어드레스 버퍼(ADD Buffer; 234)를 포함할 수 있다.
커맨드 큐 매니저 (231)는 중앙 처리 장치(200)에서 출력된 커맨드들(#_CMD)을 입력받고, 입력된 커맨드들(#_CMD)을 큐잉한 후, 커맨드(CMD)를 큐잉 순서에 따라 채널(CH#)로 순차적으로 출력할 수 있다.
파라미터 레지스터(232)는 프로그램, 리드 및 소거 동작을 위해 설정되는 전압 및 시간 등의 값들을 저장하고, 각 동작에 맞는 설정 값들의 정보가 포함된 파라미터 정보(PRM)를 채널(CH#)로 출력할 수 있다. 일반적으로 수행되는 리드 또는 소거 동작 시, 파라미터 레지스터(232)는 초기 리드 전압, 센싱 시간 등의 정보를 채널(CH#)로 출력할 수 있다. 하지만, 본 실시예의 프로그램 동작에서는 더미 페이지 개수(#_DP)에 따라 프로그램 시작 전압 등을 포함하여 프로그램 동작에 대한 다양한 설정값들의 정보가 출력될 수 있다. 예를 들면, 더미 페이지의 개수에 따라 프로그램 시작 전압, 프로그램 패스 전압 등의 설정값들의 정보가 포함된 파라미터 정보(PRM)가 출력될 수 있다.
데이터 매니저(233)는 데이터 버퍼(DATA Buffer; 233a) 및 더미 데이터 생성부(Dummy DATA Generator; 233b)를 포함할 수 있다. 데이터 버퍼(233a)는 수신되는 프로그램 데이터(program DATA)를 임시로 저장한 후 채널(CH#)로 출력할 수 있다. 더미 데이터 생성부(233b)는 더미 페이지 개수(#_DP)에 따라 더미 데이터(Dummy DATA)를 생성하고 채널(CH#)로 출력할 수 있다. 예를 들면, 더미 데이터 생성부(233b)는 더미 페이지가 한 개인 경우에는 페이지 한 개에 대응되는 용량의 더미 데이터(Dummy DATA)를 생성할 수 있고, 더미 페이지가 세 개인 경우에는 페이지 세 개에 대응되는 용량의 더미 데이터(Dummy DATA)를 생성할 수 있다. 예를 들면, 데이터 매니저(233)는 더미 페이지가 없는 경우에는 프로그램 데이터(program DATA)만 출력할 수 있고, 더미 페이지가 한 개인 경우에는 프로그램 데이터(program DATA)와 페이지 한 개에 저장될 수 있는 더미 데이터(Dummy DATA)를 출력할 수 있다. 더미 데이터(Dummy DATA)는 랜덤 데이터로 구성될 수 있다. 예를 들면, 더미 데이터(Dummy DATA)는 서로 다른 문턱전압 분포들의 비율이 동일하게 생성될 수 있다. 예를 들면, 더미 데이터(Dummy DATA)는 소거 상태 데이터 및 제1 내지 제N 프로그램 상태 데이터의 개수가 동일한 랜덤 데이터로 구성될 수 있다. 서로 다른 상태의 랜덤 데이터를 생성하는 방법은 다양한 방식으로 공개되어 있으므로 본 실시예에서 구체적인 설명은 생략하도록 한다.
어드레스 버퍼(234)는 프로그램 데이터(program DATA)가 저장될 페이지들의 어드레스(ADD)와 더미 데이터(Dummy DATA)가 저장될 더미 페이지들의 어드레스(ADD)를 각각 출력할 수 있다. 예를 들면, 호스트에서 리드 요청이 수신되는 경우에는 호스트로부터 논리 어드레스가 수신되므로, 어드레스 버퍼(234)는 논리 어드레스에 대응되는 물리 어드레스를 출력할 수 있다. 논리 어드레스에 대응되는 물러 어드레스는 버퍼 메모리(240)에 저장된 정보가 참조될 수 있다. 어드레스 버퍼(234)는 논리 어드레스가 수신되지 않은 동작 수행 시, 미리 설정된 저장 영역의 물리 어드레스를 출력할 수 있다. 예를 들면, 본 실시예와 같이, 선택된 메모리 블록의 소거 상태를 체크하는 리드 동작에서는 어느 하나의 페이지의 리드 동작이 수행되므로, 어드레스 버퍼(234)는 미리 설정된 페이지의 물리 어드레스를 출력할 수 있다. 또한, 어드레스 버퍼(234)는 프로그램 동작 시, 미리 설정된 물리 어드레스를 출력할 수 있다. 여기서 설정된 물리 어드레스는 프로그램 동작의 첫 번째 페이지의 물리 어드레스이거나, 마지막 페이지의 물리 어드레스이거나, 프로그램 동작의 순서에 관계없이 랜덤으로 선택될 수 있다.
도 11은 본 발명의 실시예에 따른 동작 방법을 설명하기 위한 순서도이다.
도 11을 참조하면, 호스트로부터 프로그램 데이터와 함께 프로그램 요청이 수신되면, 메모리 컨트롤러는 선택된 메모리 블록의 소거 상태를 체크할 수 있다(S11). 예를 들면, 메모리 컨트롤러의 중앙 처리 장치는 호스트로부터 수신된 프로그램 요청이 입력되면, 선택된 메모리 블록의 어드레스와 함께 소거 상태를 체크하기 위한 리드 커맨드를 출력할 수 있다.
선택된 메모리 블록의 소거 상태는 선택된 메모리 블록에 포함된 일부 페이지를 리드한 결과에 따라 판단될 수 있다. 예를 들면, 선택된 메모리 블록에 포함된 어느 하나의 페이지에 대한 리드 동작이 수행될 수 있으며, 중앙 처리 장치는 리드된 데이터에 따라 소거 상태가 깊은지 또는 얕은지를 판단할 수 있다.
중앙 처리 장치는 선택된 메모리 블록의 소거 상태에 따라 더미 페이지들의 개수를 결정할 수 있다(S12). 예를 들면, 중앙 처리 장치는 선택된 메모리 블록의 소거 상태가 깊을수록 더미 페이지들의 개수를 증가시킬 수 있다. 반대로, 중앙 처리 장치는 선택된 메모리 블록의 소거 상태가 얕을수록 더미 페이지들의 개수를 감소시키거나 더미 페이지를 선택하지 않을 수 있다.
중앙 처리 장치는 더미 페이지의 개수를 결정하면, 프로그램 커맨드를 출력하여 선택된 메모리 블록의 프로그램 동작을 수행할 수 있다(S13). 예를 들면, 중앙 처리 장치는 선택된 메모리 블록의 선택된 페이지들에 프로그램 데이터가 저장되도록 저장 장치를 제어할 수 있으며, 선택된 메모리 블록의 비선택된 페이지들 중 더미 페이지들에는 더미 데이터가 프로그램되도록 저장 장치를 제어할 수 있다.
도 12는 메모리 셀들의 소거 상태를 체크하는 일 실시예를 설명하기 위한 도면으로써, 도 11의 S11 단계의 실시예에 해당된다.
도 12를 참조하면, 선택된 메모리 블록의 소거 상태는 선택된 메모리 블록에 포함된 적어도 하나 이상의 페이지를 리드(read)하여 체크할 수 있다. 적어도 하나 이상의 페이지를 리드하는 방법은 다양하며, 도 12에서는 선택된 메모리 블록에서 하나의 페이지를 리드하는 방법의 일 실시예가 도시되어 있다.
프로그램 동작이 수행되기 이전에 선택된 메모리 블록의 모든 메모리 셀들은 소거되어 있으므로, 선택된 페이지를 리드한다는 것은 소거된 메모리 셀들을 리드한다는 것을 의미한다.
프로그램 동작이 진행되는 순서(PGM Order)는 메모리 장치에 설정된 알고리즘에 따라 다를 수 있다. 도 12에서는, 프로그램 동작이 드레인 셀렉트 라인(DSL)부터 소스 셀렉트 라인(SSL) 방향으로 수행되도록 설정된 실시예를 설명하도록 한다.
선택된 메모리 블록의 소거 상태를 체크하기 위해 선택되는 체크 페이지(Check page)는 프로그램 동작이 수행될 첫 번째 페이지일 수 있다. 따라서, 도 12에서는 제1 워드라인(WL1)이 연결된 페이지가 체크 페이지(Check page)로 선택될 수 있다. 즉, 체크 페이지(Check page)로부터 리드된 데이터를 토대로 선택된 메모리 블록의 소거 상태가 판단될 수 있다. 선택된 메모리 블록이 3차원 구조로 형성된 경우(도 4 참조), 체크 페이지(Check page)는 최 상단에 위치한 페이지일 수 있다.
도 13은 메모리 셀들의 소거 상태를 체크하는 다른 실시예를 설명하기 위한 도면이다.
도 13에서는, 프로그램 동작이 소스 셀렉트 라인(SSL)부터 드레인 셀렉트 라인(DSL) 방향으로 수행되도록 설정된 실시예를 설명하도록 한다.
선택된 메모리 블록의 소거 상태를 체크하기 위해 선택되는 체크 페이지(Check page)는 프로그램 동작이 수행될 첫 번째 페이지일 수 있다. 따라서, 도 13에서는 제18 워드라인(WL18)이 연결된 페이지가 체크 페이지(Check page)로 선택될 수 있다. 즉, 체크 페이지(Check page)로부터 리드된 데이터를 토대로 선택된 메모리 블록의 소거 상태가 판단될 수 있다. 선택된 메모리 블록이 3차원 구조로 형성된 경우(도 4 참조), 체크 페이지(Check page)는 최 하단에 위치한 페이지일 수 있다.
도 14는 메모리 셀들의 소거 상태를 체크하는 다른 실시예를 설명하기 위한 도면이다.
도 14를 참조하면, 선택된 메모리 블록의 소거 상태를 체크하기 위해 선택되는 체크 페이지(Check page)는 프로그램 동작의 순서와 관계없이 선택될 수 있다. 예를 들면, 선택된 메모리 블록에 포함된 다수의 페이지들 중에서 중앙에 위치한 페이지가 체크 페이지(Check page)로 사용될 수 있다. 예를 들면, 제9 워드라인(WL9)이 연결된 페이지가 체크 페이지(Check page)로 사용될 수 있다.
이 외에도, 체크 페이지(Check page)는 선택된 메모리 블록에 포함된 페이지들 중에서 랜덤으로 선택될 수도 있다.
도 12 내지 도 14에서 설명된 실시예에 따라 선택된 페이지에 대한 리드 동작이 수행되면, 리드된 데이터를 토대로 선택된 메모리 블록의 소거 상태가 판단될 수 있다.
도 15는 메모리 셀들의 소거 상태가 얕은 레벨인 경우의 프로그램 동작을 설명하기 위한 도면으로써, 도 11의 S13 단계의 실시예에 해당된다.
도 15를 참조하면, 선택된 메모리 블록의 소거 상태가 얕은 경우에는(Vth≥th1) 프로그램된 메모리 셀들이 소거된 메모리 셀들의 영향을 많이 받지 않으므로, 더미 페이지가 선택되지 않을 수 있다. 예를 들면, 선택된 메모리 블록의 일부 페이지들에만 프로그램 동작이 수행되는 오픈 블록(open block)에서는 프로그램되지 않는 비선택된 페이지들은 소거 상태로 유지된다. 이때, 소거 상태로 유지되는 메모리 셀들의 소거 상태가 얕은 경우에는 소거된 메모리 셀들의 문턱전압의 영향이 크지 않으므로, 비선택된 페이지들에 더미 데이터를 프로그램하는 동작이 생략될 수 있다. 예를 들면, 도 15는 도 7의 표에서 더미 페이지 개수(#_DP)가 ‘0’으로 출력(0_DP)된 경우에 해당될 수 있다.
상술한 바와 같이 프로그램 동작이 진행되는 순서(PGM Order)는 다양할 수 있으며, 도 15에서는 드레인 셀렉트 라인(DSL)부터 소스 셀렉트 라인(SSL) 방향으로 진행되는 프로그램 동작의 실시예가 도시된다. 선택된 메모리 블록이 3차원 메모리 블록인 경우에는, 최 상단에 위치한 페이지부터 프로그램 동작이 수행될 수 있다. 오픈 블록의 경우, 프로그램 동작은 선택된 페이지들(151a)에 프로그램 데이터(program DATA)가 저장되고, 비선택된 페이지들(151b)은 소거 상태로 유지될 수 있다. 즉, 비선택된 페이지들이 포함된 영역은 소거 영역(Erased Region)이 될 수 있다. 예를 들면, 프로그램 동작이 제1 워드라인(WL1)부터 제9 워드라인(WL9)에 연결된 페이지들에 수행되는 경우, 제9 워드라인(WL9)이 연결된 페이지까지 프로그램되면, 소거 영역(Erased Region)에 포함된 페이지들에 더미 데이터를 프로그램하지 않고 프로그램 동작이 종료될 수 있다.
이처럼, 더미 데이터의 프로그램 동작이 생략됨으로써, 오픈 블록의 프로그램 동작 시간이 단축될 수 있다.
도 16 및 도 17은 메모리 셀들의 소거 상태가 중간 레벨인 경우의 프로그램 동작의 일 실시예를 설명하기 위한 도면이다.
도 16은 메모리 셀들의 소거 상태가 중간 레벨인 경우에서도 문턱전압이 높은 경우(th2≤Vth<th1)의 실시예를 나타내고, 도 17은 메모리 셀들의 소거 상태가 중간 레벨인 경우에서도 문턱전압이 낮은 경우(th3≤Vth<th2)의 실시예를 나타낸다.
도 16을 참조하면, 선택된 메모리 블록에 포함된 소거된 메모리 셀들의 문턱전압(Vth)이 제1 및 제2 기준전압들(th1, th2) 사이에 분포하는 경우, 더미 페이지 개수(#_DP)가 ‘1’로 출력될 수 있다. 즉, 더미 페이지 개수(#_DP)가 ‘1_DP’인 경우, 소거 영역(Erased Region; 151b)에 포함된 비선택된 페이지들 중 하나의 비선택된 페이지만 더미 페이지(DPG)로 선택될 수 있다. 예를 들면, 선택된 페이지들(151a)에 프로그램 데이터(program DATA)가 모두 프로그램되면, 소거 영역(151b)에 포함된 비선택된 페이지들 중에서 선택된 하나의 더미 페이지(DPG)에만 더미 데이터가 프로그램될 수 있다. 예를 들면, 프로그램 데이터(program DATA)가 제9 워드라인(WL9)이 연결된 페이지까지 프로그램되면, 제9 워드라인(WL9)의 다음 어드레스에 대응되는 제10 워드라인(WL10)이 선택될 수 있으며, 선택된 제10 워드라인(WL10)이 연결된 페이지가 더미 페이지가 될 수 있다. 프로그램 데이터(program DATA)가 프로그램되는 선택된 페이지들(151a)과 더미 데이터가 프로그램되는 더미 페이지(DPG)를 제외한 나머지 페이지들은 소거 상태로 유지될 수 있다.
도 17을 참조하면, 선택된 메모리 블록에 포함된 소거된 메모리 셀들의 문턱전압(Vth)이 제2 및 제3 기준전압들(th2, th3) 사이에 분포하는 경우, 더미 페이지 개수(#_DP)가 ‘2’로 출력될 수 있다. 즉, 더미 페이지 개수(#_DP)가 ‘2_DP’인 경우, 소거 영역(Erased Region; 151b)에 포함된 비선택된 페이지들 중 두 개의 비선택된 페이지만 더미 페이지(DPG)로 선택될 수 있다. 예를 들면, 선택된 페이지들(151a)에 프로그램 데이터(program DATA)가 모두 프로그램되면, 소거 영역(151b)에 포함된 비선택된 페이지들 중에서 선택된 두 개의 더미 페이지들(DPG)에만 더미 데이터가 프로그램될 수 있다. 예를 들면, 프로그램 데이터(program DATA)가 제9 워드라인(WL9)이 연결된 페이지까지 프로그램되면, 제9 워드라인(WL9)의 다음 어드레스들에 대응되는 제10 및 제11 워드라인들(WL10, WL11)이 선택될 수 있으며, 선택된 제10 및 제11 워드라인들(WL10, WL11)이 연결된 페이지들이 더미 페이지들(DPG)이 될 수 있다. 프로그램 데이터(program DATA)가 프로그램되는 선택된 페이지들(151a)과 더미 데이터가 프로그램되는 더미 페이지들(DPG)을 제외한 나머지 페이지들은 소거 상태로 유지될 수 있다.
도 18은 메모리 셀들의 소거 상태가 깊은 레벨인 경우의 프로그램 동작의 실시예를 설명하기 위한 도면이다.
도 18을 참조하면, 선택된 메모리 블록의 소거 상태가 깊은 경우에는(Vth<th3) 프로그램된 메모리 셀들이 소거된 메모리 셀들의 영향을 많이 받을 수 있으므로, 더미 페이지들이 많이 선택될 수 있다. 예를 들면, 선택된 메모리 블록의 일부 페이지들에만 프로그램 동작이 수행되는 오픈 블록(open block)에서는 프로그램되지 않는 비선택된 페이지들(151b)은 소거 상태로 유지된다. 이때, 소거 상태로 유지되는 메모리 셀들의 소거 상태가 깊은 경우에는 소거된 메모리 셀들의 문턱전압의 영향이 크므로, 비선택된 페이지들 중 더미 페이지로 선택되는 페이지들의 개수가 증가할 수 있다.
예를 들면, 선택된 페이지들(151a)에 프로그램 데이터(program DATA)가 모두 프로그램되면, 소거 영역(151b)에 포함된 비선택된 페이지들 중에서 선택된 세 개의 더미 페이지들(DPG)에만 더미 데이터가 프로그램될 수 있다. 예를 들면, 프로그램 데이터(program DATA)가 제9 워드라인(WL9)이 연결된 페이지까지 프로그램되면, 제9 워드라인(WL9)의 다음 어드레스들에 대응되는 제10 내지 제12 워드라인들(WL10~WL12)이 선택될 수 있으며, 선택된 제10 내지 제12 워드라인들(WL10, WL12)이 연결된 페이지들이 더미 페이지들(DPG)이 될 수 있다. 프로그램 데이터(program DATA)가 프로그램되는 선택된 페이지들(151a)과 더미 데이터가 프로그램되는 더미 페이지들(DPG)을 제외한 나머지 페이지들은 소거 상태로 유지될 수 있다.
도 19는 본 발명의 다른 실시예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 19를 참조하면, 프로그램 동작이 소스 셀렉트 라인(SSL)에 인접한 페이지부터 수행되는 경우의 실시예가 도시되어 있다. 선택된 메모리 블록이 3차원 메모리 블록인 경우에는, 최 하단에 위치한 페이지부터 프로그램 동작이 수행될 수 있다. 예를 들면, 소스 셀렉트 라인(SSL)에 인접한 워드라인이 제18 워드라인(WL18)인 경우, 프로그램 데이터(program DATA)가 저장되는 선택된 페이지들(151a)은 선택된 메모리 블록에서 하단부에 위치될 수 있고, 비선택된 페이지들(151b)은 선택된 메모리 블록에서 상단부에 위치될 수 있다. 비선택된 페이지들(151b) 중에서, 선택된 페이지들(151a)에 인접한 제9 내지 제7 워드라인들(WL9~WL7)이 연결된 페이지들은 더미 페이지들(DPG)이 될 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 셀들의 문턱전압을 설명하기 위한 도면이다.
도 20을 참조하면, 도 11 내지 도 19에서 설명한 바와 같이, 오픈 블록의 경우, 선택된 메모리 블록에 포함된 메모리 셀들의 소거 상태에 따라, 비선택된 페이지들 중 더미 데이터를 프로그램할 더미 페이지의 개수를 설정함으로써, 불필요한 더미 프로그램 동작을 생략할 수 있다.
이로 인해, 선택된 페이지들에 포함된 메모리 셀들의 문턱전압 변형을 억제하여 메모리 셀들의 리텐션 특성을 개선하면서, 프로그램 동작 시간을 단축할 수 있다.
도 21은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 21을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 저장 장치(1100)와 상기 저장 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 저장 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
저장 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 저장 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 저장 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 22는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 22를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 저장 장치(1100)와 상기 저장 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 저장 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 저장 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 23은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 23을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 저장 장치(1100)와 상기 저장 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 저장 장치(1100)에 저장될 수 있다. 또한, 저장 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 저장 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 24는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 24를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 저장 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 저장 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 저장 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
200: 중앙 처리 장치 201: 수신 요청 판단부
202: 커맨드 생성부 203: 소거 상태 테이블 매니저
230: 메모리 인터페이스 231: 커맨드 큐 매니저
232: 파라미터 레지스터 233: 데이터 매니저
234: 어드레스 버퍼

Claims (21)

  1. 호스트의 프로그램 요청에 응답하여, 선택된 저장 영역의 소거 상태를 체크하기 위한 리드 커맨드를 출력하고, 상기 소거 상태에 따라 더미 페이지의 개수를 결정하며 상기 더미 페이지의 개수에 따라 프로그램 커맨드를 출력하는 중앙 처리 장치; 및
    상기 프로그램 요청에 대응하는 프로그램 데이터를 상기 선택된 저장 영역으로 출력할 때, 상기 더미 페이지의 개수에 대응하는 더미 데이터를 선택적으로 생성하고, 상기 더미 데이터를 상기 프로그램 데이터와 함께 출력하는 메모리 인터페이스를 포함하는 메모리 컨트롤러.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 중앙 처리 장치는,
    상기 호스트로부터 수신되는 요청에 따라, 리드 서브 요청, 소거 서브 요청 및 프로그램 서브 요청을 출력하는 수신 요청 판단부; 및
    상기 프로그램 서브 요청, 리드 서브 요청 또는 소거 서브 요청에 따라 상기 프로그램 커맨드, 리드 커맨드 또는 소거 커맨드를 출력하는 커맨드 생성부를 포함하는 메모리 컨트롤러.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서, 상기 수신 요청 판단부는,
    상기 호스트로부터 수신되는 요청이 상기 프로그램 요청 또는 리드 요청인 경우, 상기 리드 서브 요청을 출력하고,
    상기 호스트로부터 수신되는 요청이 소거 요청인 경우, 상기 소거 서브 요청을 출력하고,
    프로그램 신호가 수신되면, 상기 프로그램 서브 요청을 출력하는 메모리 컨트롤러.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서, 상기 중앙 처리 장치는,
    상기 소거 상태에 대응한 상기 선택된 저장 영역의 문턱전압 정보에 따라 상기 더미 페이지의 개수 및 상기 프로그램 신호를 출력하는 소거 상태 테이블 매니저를 포함하는 메모리 컨트롤러.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서, 상기 소거 상태 테이블 매니저는,
    다수의 기준전압들이 설정되고, 상기 기준전압들 사이의 구간들 중에서 상기 문턱전압 정보에 따라 상기 선택된 저장 영역에 포함된 메모리 셀들의 문턱전압이 포함되는 구간에 따라 더미 페이지 개수가 각각 할당된 레지스터들; 및
    상기 문턱전압 정보가 수신되면 상기 프로그램 신호를 출력하는 회로를 포함하는 메모리 컨트롤러.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서, 상기 더미 페이지 개수는, 상기 선택된 저장 영역에 포함된 메모리 셀들의 문턱전압이 높을수록 더미 페이지의 개수가 적어지는 값을 포함하는 메모리 컨트롤러.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서, 상기 메모리 인터페이스는,
    상기 커맨드 생성부에서 출력된 상기 커맨드들을 큐잉하고, 큐잉된 커맨드들을 순차적으로 출력하는 커맨드 큐 매니저;
    프로그램, 리드 및 소거 동작을 위해 설정되는 전압 및 시간 값을 저장하고, 각 동작에 맞는 설정 값들의 정보가 포함된 파라미터 정보를 출력하는 파라미터 레지스터;
    상기 프로그램 데이터를 임시로 저장 및 출력하고, 상기 더미 페이지의 개수에 따라 상기 더미 데이터를 선택적으로 생성 및 출력하는 데이터 매니저;
    상기 호스트로부터 수신된 논리 어드레스에 대응되는 상기 선택된 저장 영역의 물리 어드레스를 출력하거나, 상기 수신된 논리 어드레스가 없는 경우에는 상기 선택된 저장 영역의 어드레스를 출력하는 어드레스 버퍼를 포함하는 메모리 컨트롤러.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서, 상기 데이터 매니저는,
    상기 프로그램 데이터를 임시로 저장하고 출력하는 데이터 버퍼; 및
    상기 더미 데이터를 생성 및 출력하는 더미 데이터 생성부를 포함하는 메모리 컨트롤러.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서, 상기 어드레스 버퍼는,
    상기 호스트로부터 리드 요청이 수신되는 경우, 상기 리드 요청과 함께 수신되는 상기 논리 어드레스에 대응되는 상기 선택된 저장 영역의 물리 어드레스를 출력하고,
    상기 호스트로부터 프로그램 요청이 수신되는 경우, 상기 선택된 저장 영역의 물리 어드레스를 출력하는 메모리 컨트롤러.
  10. 데이터가 저장되는 메모리 장치; 및
    호스트로부터 프로그램 요청이 수신되면, 상기 메모리 장치에 포함된 다수의 저장 영역들 중에서 선택된 저장 영역의 소거 상태에 따라, 상기 선택된 저장 영역의 비선택된 페이지들 중에서 더미 데이터가 프로그램될 더미 페이지들의 개수를 결정하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서, 상기 메모리 컨트롤러는,
    상기 호스트로부터 상기 프로그램 요청이 수신되면 상기 선택된 저장 영역의 소거 상태를 체크하기 위하여, 상기 선택된 저장 영역의 선택된 페이지를 리드하고, 리드된 결과를 토대로 상기 선택된 저장 영역의 소거 상태를 판단하는 메모리 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서, 상기 메모리 컨트롤러는,
    상기 리드된 결과를 토대로,
    상기 선택된 저장 영역에 포함된 소거된 메모리 셀들의 문턱전압이 기준전압보다 높으면 상기 더미 페이지들을 선택하지 않고,
    상기 선택된 저장 영역에 포함된 소거된 메모리 셀들의 문턱전압이 기준전압보다 낮으면 상기 더미 페이지들을 선택하는 메모리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 더미 페이지들은 상기 선택된 저장 영역에서 프로그램 데이터가 저장되지 않는 비선택된 페이지들 중에서 선택되는 메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 선택된 저장 영역에 포함된 페이지들 중에서,
    프로그램 데이터 및 상기 더미 데이터가 저장되는 페이지들을 제외한 나머지 페이지들의 메모리 셀들은 소거 상태로 유지되는 메모리 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서, 상기 메모리 컨트롤러는,
    상기 선택된 저장 영역에 포함된 소거된 메모리 셀들의 문턱전압이 기준전압보다 낮으면, 상기 메모리 셀들의 문턱전압 레벨에 따라 상기 더미 페이지들의 개수를 선택하는 메모리 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서, 상기 메모리 컨트롤러는,
    서로 다른 다수의 기준전압들을 설정하고, 상기 소거된 메모리 셀들의 문턱전압이 상기 기준전압들 사이의 어느 구간에 포함되는지에 따라 상기 더미 페이지들의 개수를 선택하는 메모리 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서, 상기 메모리 컨트롤러는,
    상기 소거된 메모리 셀들의 문턱전압이 낮을수록 상기 더미 페이지들의 개수를 증가시키고,
    상기 소거된 메모리 셀들의 문턱전압이 높을수록 상기 더미 페이지들의 개수를 낮추는 메모리 시스템.
  18. 데이터가 저장되는 메모리 장치; 및
    호스트로부터 프로그램 요청이 수신되면, 상기 메모리 장치에 포함된 다수의 메모리 블록들 중에서 선택된 메모리 블록의 소거 상태에 따라, 상기 선택된 메모리 블록의 비선택된 페이지들의 더미 프로그램 동작을 생략하거나 일부 페이지들에만 상기 더미 프로그램 동작을 수행하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 메모리 컨트롤러는 기준전압에 따라 상기 선택된 메모리 블록의 소거 상태를 판단하는 메모리 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서, 상기 메모리 컨트롤러는,
    상기 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압이 상기 기준전압보다 높으면 상기 더미 프로그램 동작을 생략하고,
    상기 선택된 메모리 블록의 포함된 메모리 셀들의 문턱전압이 상기 기준전압보다 낮으면 상기 더미 프로그램 동작을 수행하는 메모리 시스템.
  21. 삭제
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