KR20230168889A - 메모리 장치 및 그것의 동작 방법 - Google Patents

메모리 장치 및 그것의 동작 방법 Download PDF

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박종경
정재엽
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에스케이하이닉스 주식회사
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 메모리 장치는 드레인 선택 라인과 소스 선택 라인 사이에 연결된 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 셀 스트링들, 복수의 리드 전압들을 이용하여 상기 복수의 메모리 셀 스트링들 중 선택된 메모리 셀 스트링에 포함된 선택된 메모리 셀들에 저장된 데이터를 리드하는 리드 동작을 수행하는 주변 회로 및 상기 복수의 리드 전압들 중 제1 리드 전압을 이용하여 상기 리드 동작을 수행한 뒤, 상기 복수의 메모리 셀 스트링들 중 비선택된 메모리 셀 스트링들에 연결된 비선택된 소스 선택 라인들에 제1 구간 동안 제1 턴 온 전압을 인가한 뒤, 접지 전압을 인가하는 제1 포텐셜 조절 동작을 수행하고, 상기 제1 리드 전압보다 작은 제2 리드 전압을 이용하여 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하는 동작 제어부를 포함한다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
3차원으로 구성된 메모리 장치는 메모리 셀들의 집적도를 증가시키기 위해 멀티 메모리 셀 스트링 구조로 설계됨에 따라 리드 동작시 메모리 셀들의 문턱 전압이 변동되는 리드 디스터번스 현상에 취약한 문제점이 있다. 이를 해결하기 위한 하나의 방안으로는 복수의 리드 동작들 사이에 채널 포텐셜을 초기화시키는 동작을 수행하고 있다. 다른 방안으로는, 메모리 셀들에 저장된 데이터를 리드하기 전에 비선택된 메모리 셀 스트링들에 연결된 비선택된 드레인 선택 라인들 및 소스 선택 라인들에 연결된 트랜지스터들을 턴 오프시켜 채널 포텐셜을 상승시킨 후 리드 동작을 수행하고 있다. 그러나, 채널 포텐셜이 상승하면 리드 동작시 비선택된 메모리 셀 스트링들에 포함된 메모리 셀들에 저장된 전하들이 소실되는 소프트 이레이즈 현상이 발생할 수 있다. 따라서, 소프트 이레이즈 현상을 개선하기 위해 리드 동작시 채널 포텐셜을 하강시킬 필요가 있다.
본 발명의 실시 예는 리드 동작시 메모리 셀들의 문턱 전압이 변동되는 현상을 개선시킬 수 있는 메모리 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 드레인 선택 라인과 소스 선택 라인 사이에 연결된 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 셀 스트링들, 복수의 리드 전압들을 이용하여 상기 복수의 메모리 셀 스트링들 중 선택된 메모리 셀 스트링에 포함된 선택된 메모리 셀들에 저장된 데이터를 리드하는 리드 동작을 수행하는 주변 회로 및 상기 복수의 리드 전압들 중 제1 리드 전압을 이용하여 상기 리드 동작을 수행한 뒤, 상기 복수의 메모리 셀 스트링들 중 비선택된 메모리 셀 스트링들에 연결된 비선택된 소스 선택 라인들에 제1 구간 동안 제1 턴 온 전압을 인가한 뒤, 접지 전압을 인가하는 제1 포텐셜 조절 동작을 수행하고, 상기 제1 리드 전압보다 작은 제2 리드 전압을 이용하여 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하는 동작 제어부를 포함한다.
본 발명의 실시 예에 따른 복수의 리드 전압들을 이용하여 복수의 메모리 셀 스트링들 중 선택된 메모리 셀 스트링에 포함된 선택된 메모리 셀들에 저장된 데이터를 리드하는 리드 동작을 수행하는 메모리 장치의 동작 방법은 상기 복수의 리드 전압들 중 제1 리드 전압 이용하여 상기 리드 동작을 수행하는 단계, 상기 복수의 메모리 셀 스트링들 중 비선택된 메모리 셀 스트링들에 연결된 비선택된 소스 선택 라인들에 제1 구간 동안 제1 턴 온 전압을 인가한 뒤, 접지 전압을 인가하는 단계 및 상기 제1 리드 전압보다 작은 제2 리드 전압을 이용하여 상기 리드 동작을 수행하는 단계를 포함한다.
본 기술에 따르면 리드 동작시 메모리 셀들의 문턱 전압이 변동되는 현상을 개선시킬 수 있는 메모리 장치 및 그것의 동작 방법을 제공한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3에 도시된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록을 설명하기 위한 회로도이다.
도 5는 도 4에 도시된 메모리 셀 스트링들을 설명하기 위한 회로도이다.
도 6은 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 제1 리드 동작 및 제2 리드 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 제1 리드 동작, 제2 리드 동작 및 제3 리드 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 제1 리드 동작, 제2 리드 동작 및 제3 리드 동작의 다른 예를 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 제1 리드 동작, 제2 리드 동작 및 제3 리드 동작의 또 다른 예를 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 메모리 장치의 리드 동작을 설명하기 위한 순서도이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(50)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 시스템(50)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
메모리 시스템(50)은 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(50)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 한 개 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 쓰기 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 동작 제어부(140)를 포함할 수 있다.
동작 제어부(140)는 메모리 셀들에 대한 프로그램 동작 및 리드 동작을 제어할 수 있다. 프로그램 동작은 메모리 셀들에 데이터를 저장하는 동작일 수 있다. 리드 동작은 메모리 셀들에 저장된 데이터를 획득하는 동작일 수 있다.
실시 예에서, 리드 동작은 메모리 셀들에 연결된 워드라인에 리드 전압을 인가하여 메모리 셀들에 저장된 데이터를 센싱하는 동작일 수 있다. 메모리 셀들의 문턱 전압은 저장된 데이터에 따라 결정되므로, 메모리 셀들의 문턱 전압이 복수의 프로그램 상태들 중 어느 프로그램 상태에 대응하는 문턱 전압을 갖는지 식별하는 동작일 수 있다. 예를 들어, 메모리 셀들이 TLC로 프로그램된 경우, 소거 상태, 제1 프로그램 상태 내지 제7 프로그램 상태 중 어느 상태에 대응하는 문턱 전압을 갖는지 식별하기 위해 7개의 리드 전압들이 인가될 수 있다.
실시 예에서, 동작 제어부(140)는 리드 동작이 수행된 뒤, 메모리 셀들에 연결된 채널 포텐셜을 변경시키는 포텐셜 조절 동작을 제어할 수 있다. 예를 들어, 동작 제어부(140)는 포텐셜 조절 동작시 메모리 셀들에 연결된 드레인 선택 라인 및 소스 선택 라인에 턴 온 전압을 인가하여 채널 포텐셜을 하강시킬 수 있다. 다른 예로, 동작 제어부(140)는 포텐셜 조절 동작시 드레인 선택 라인 및 소스 선택 라인에 접지 전압을 인가하여 채널 포텐셜을 상승시킬 수 있다.
메모리 컨트롤러(200)는 메모리 시스템(50)의 전반적인 동작을 제어할 수 있다.
메모리 시스템(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(300)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)와 메모리 장치(100)간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 쓰기 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 쓰기 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 쓰기 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(50)과 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 비휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉, 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 한 개 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변회로(120)는 제어 로직(130)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다. 다른 예로, 주변회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLm)에 다양한 구동 전압들(Vop)을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변회로(120)는 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스(RADD)에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 연결된 워드라인들에 접지 전압을 인가할 수 있다.
어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 페이지 버퍼 그룹(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 구동 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 구동 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 구동 전압들(Vop)을 생성할 수 있다. 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 구동 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 프로그램 패스 전압들, 복수의 리드 전압들, 복수의 리드 패스 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 구동 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 구동 전압(Vop)들을 생성할 것이다.
생성된 복수의 구동 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 페이지 버퍼 그룹(123)은 선택된 페이지의 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 페이지 버퍼 그룹(123)은 비트라인들(BL1~BLm)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 페이지 버퍼 그룹(123)은 열 선택 회로를 포함할 수 있다.
실시 예에서, 페이지 버퍼 그룹(123)에 포함된 복수의 페이지 버퍼들 중 일부 페이지 버퍼들에 저장된 데이터가 메모리 셀 어레이(110)에 프로그램되는 동안, 다른 페이지 버퍼들은 메모리 컨트롤러(200)로부터 새로운 데이터를 입력 받아 저장할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 페이지 버퍼 그룹(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다. 예를 들어, 센싱 회로(125)는 센싱 전압(VPB)의 크기가 기준 전압보다 작으면 패스 신호를 제어 로직(130)으로 출력할 수 있다. 다른 예로, 센싱 회로(125)는 센싱 전압(VPB)의 크기가 기준 전압보다 작으면 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 로우 어드레스(RADD)는 어드레스 디코더(121)로 출력하고, 페이지 버퍼 제어 신호는 페이지 버퍼 그룹(123)으로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 1에 도시된 동작 제어부(140)는 도 2에 도시된 제어 로직(130)에 포함될 수 있다.
동작 제어부(140)는 리드 동작에 이용할 구동 전압들(Vop)을 행 라인들(RL) 및 비트 라인들(BL1~BLm)에 인가하도록 주변회로(120)를 제어할 수 있다. 예를 들어, 동작 제어부(140)는 리드 동작시 리드 전압 및 리드 패스 전압을 복수의 워드라인들에 인가하도록 주변회로(120)를 제어할 수 있다. 또한, 동작 제어부(140)는 포텐셜 조절 동작시 턴 온 전압 및 접지 전압을 메모리 셀들에 연결된 드레인 선택 라인 및 소스 선택 라인에 인가하도록 주변회로(120)를 제어할 수 있다. 구체적으로, 동작 제어부(140)는 리드 동작 및 포텐셜 조절 동작에 이용할 구동 전압들(Vop)을 생성하도록 전압 생성부(122)를 제어할 수 있다. 이후, 전압 생성부(122)는 생성된 구동 전압들(Vop)을 어드레스 디코더(121)에 제공할 수 있다. 어드레스 디코더(121)는 구동 전압들(Vop)을 복수의 워드라인들, 드레인 선택 라인 및 소스 선택 라인에 전달할 수 있다. 리드 동작 및 포텐셜 조절 동작시 복수의 워드라인들, 드레인 선택 라인 및 소스 선택 라인의 전압 크기는 어드레스 디코더(121)에 의해 제공되는 구동 전압들(Vop)의 크기에 따라 변경될 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3에 도시된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록을 설명하기 위한 회로도이다.
도 5는 도 4에 도시된 메모리 셀 스트링들을 설명하기 위한 회로도이다.
도 4 및 도 5를 참조하면, 각 메모리 셀 스트링(ST)은 비트라인(BL1~BLm)과 소스 라인(source line; SL) 사이에 연결될 수 있다. 제1 비트라인(BL1)과 소스 라인(SL) 사이에 연결된 메모리 셀 스트링(ST)을 예를 들어 설명하면 다음과 같다.
메모리 셀 스트링(ST)은 소스 라인(SL)과 제1 비트라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(source select transistor; SST), 메모리 셀들(F1~Fn; n은 양의 정수) 및 드레인 선택 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 서로 다른 비트라인들(BL1~BLm)에 연결된 서로 다른 메모리 셀 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있고 제2 소스 선택 라인(SSL1)에 연결될 수 있다. 일 예로 소스 선택 트랜지스터들(SST) 중 서로 제2 방향(Y)으로 인접한 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 소스 선택 트랜지스터들(SST)이 순차적으로 배열된다고 가정하면, 첫 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들과 두 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 메모리 셀 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있다. 또한 세 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 메모리 셀 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들과 네 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 메모리 셀 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제2 소스 선택 라인(SSL1)에 연결될 수 있다.
메모리 셀들(F1~Fn)의 게이트들은 워드라인들(WL1~WLn)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 내지 제4 드레인 선택 라인들(DSL0 내지 DSL3) 중 어느 하나에 연결될 수 있다.
드레인 선택 트랜지스터들(DST) 중에서 제1 방향(X)으로 배열된 트랜지스터들의 게이트들은 동일한 드레인 선택 라인(예를 들어 DSL0)에 공통으로 연결되지만, 제2 방향(Y)으로 배열된 트랜지스터들은 서로 다른 드레인 선택 라인들(DSL1~DSL3)에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 드레인 선택 트랜지스터들(DST)이 순차적으로 배열된다고 가정하면, 첫 번째 드레인 선택 트랜지스터(DST)로부터 제1 방향(X)으로 배열되고 다른 메모리 셀 스트링들(ST)에 포함된 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 드레인 선택 라인(DSL0)에 연결될 수 있다. 제1 드레인 선택 라인(DSL0)에 연결된 드레인 선택 트랜지스터들(DST)로부터 제2 방향(Y)으로 배열된 드레인 선택 트랜지스터들(DST)은 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 순차적으로 연결될 수 있다. 따라서, 선택된 메모리 블록 내에서는 선택된 드레인 선택 라인에 연결된 메모리 셀 스트링들(ST)이 선택될 수 있고, 나머지 비선택된 드레인 선택 라인들에 연결된 메모리 셀 스트링들(ST)은 비선택될 수 있다. 예를 들어, 제1 드레인 선택 라인(DSL0)이 선택되면 제1 드레인 선택 라인(DSL0)에 연결된 메모리 셀 스트링이 선택된 메모리 셀 스트링이 될 수 있고, 제2 내지 제4 드레인 선택 라인(DSL1~3)에 연결된 메모리 셀 스트링이 비선택된 메모리 셀 스트링이 될 수 있다. 또한, 제1 드레인 선택 라인(DSL0)은 선택된 드레인 선택 라인이 될 수 있고, 제2 내지 제4 드레인 선택 라인(DSL1~3) 비선택된 드레인 선택 라인이 될 수 있다. 그리고, 제1 드레인 선택 라인(DSL0)이 선택되면 제1 소스 선택 라인(SSL0)이 선택된 소스 선택 라인이 될 수 있고, 제2 소스 선택 라인(SSL1)이 비선택된 소스 선택 라인이 될 수 있다.
동일한 워드라인에 연결된 메모리 셀들은 하나의 페이지(page; PG)를 이룰 수 있다. 여기서, 페이지는 물리적인(physical) 페이지를 의미한다. 예를 들면, 제1 비트라인(BL1) 내지 제m 비트라인(BLm)에 연결된 스트링들(ST) 중, 서로 동일한 워드라인에서 제1 방향(X)으로 연결된 메모리 셀들의 그룹을 페이지(PG)라 한다. 예를 들면, 제1 워드라인(WL1)에 연결된 제1 메모리 셀들(F1) 중에서 제1 방향(X)을 따라 배열된 메모리 셀들이 하나의 페이지(PG)를 이룰 수 있다. 제1 워드라인(WL1)에 공통으로 연결된 제1 메모리 셀들(F1) 중에서 제2 방향(Y)으로 배열된 셀들은 서로 다른 페이지로 구분될 수 있다. 따라서, 제1 드레인 선택 라인(DSL0)이 선택된 드레인 선택 라인이고 제1 워드라인(WL1)이 선택된 워드라인인 경우, 제1 워드라인(WL1)에 연결된 다수의 페이지들(PG) 중에서 제1 드레인 선택 라인(DSL0)에 연결된 페이지가 선택된 페이지가 된다. 제1 워드라인(WL1)에 공통으로 연결되지만, 비선택된 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 연결된 페이지들은 비선택된 페이지들이 된다.
실시 예에서, 메모리 셀들이 각각 세 개 비트의 데이터를 저장하는 TLC로 프로그램 되는 경우, 하나의 페이지에 저장된 데이터는 멀티 페이지 데이터일 수 있다. 예를 들어, 멀티 페이지 데이터는 복수의 논리 페이지들을 포함할 수 있다. 구체적으로, 복수의 논리 페이지들은 최하위 비트(Least Significant Bit, LSB) 페이지, 중간 비트(Central Significant Bit, CSB) 페이지 및 최상위 비트(Most Significant Bit, MSB) 페이지를 포함할 수 있다.
도면에서는 하나의 메모리 셀 스트링(ST) 내에 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 각각 하나씩 포함되는 것으로 도시되었으나, 메모리 장치에 따라 하나의 메모리 셀 스트링(ST) 내에 다수의 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 포함될 수 있다. 또한, 메모리 장치에 따라 소스 선택 트랜지스터(SST), 메모리 셀들(F1~Fn) 및 드레인 선택 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 포함될 수도 있다. 더미 셀들은 일반 메모리 셀들(F1~Fn) 처럼 사용자 데이터를 저장하지 않으나, 각 스트링(ST)의 전기적 특성을 개선하기 위해 사용될 수 있다.
도 6은 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 6에서, 그래프의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 그래프의 세로축은 메모리 셀들의 개수(# of cells)를 나타낸다.
도 6에서는 하나의 메모리 셀이 세 개 비트의 데이터를 저장하는 TLC로 프로그램된 경우를 가정하여 설명하도록 한다. 도 6을 참조하면, 복수의 메모리 셀들의 문턱 전압은 프로그램 동작에 의해 소거 상태(E), 제1 내지 제7 프로그램 상태들(PV1~PV7) 중 어느 하나의 상태에 대응하는 문턱 전압으로 상승할 수 있다. 이후, 메모리 장치(100)는 메모리 셀들에 저장된 데이터를 획득하는 리드 동작을 수행할 수 있다. 구체적으로, 메모리 장치(100)는 복수의 메모리 셀들 중 선택된 메모리 셀들에 연결된 워드라인에 리드 전압을 인가할 때, 선택된 메모리 셀들에 연결된 비트라인에 변화되는 전류를 감지하여 선택된 메모리 셀들에 저장된 데이터를 센싱할 수 있다. 메모리 셀들에 저장된 데이터는 메모리 셀들의 프로그램 상태에 따라 다를 수 있다. 구체적으로, 메모리 셀들의 문턱 전압이 소거 상태(E), 제1 내지 제7 프로그램 상태들(PV1~PV7) 중 어느 상태에 대응하는 문턱 전압인지에 따라 각각 다른 데이터를 저장할 수 있다.
실시 예에서, 메모리 장치(100)는 복수의 리드 전압들을 이용하여 복수의 논리 페이지들 각각에 대한 리드 동작을 수행할 수 있다. 복수의 논리 페이지들은 LSB 페이지, CSB 페이지 및 MSB 페이지를 포함할 수 있다. 예를 들어, 도 6에 도시한 바와 같이 소거 상태(E), 제1 내지 제7 프로그램 상태들(PV1~PV7)에 대응하는 LSB 페이지가 11100001이면 1과 0을 구분하는 제3 리드 전압(Vr3) 및 제7 리드 전압(Vr7)을 이용하여 LSB 페이지에 대한 리드 동작을 수행할 수 있다. 그리고, 소거 상태(E), 제1 내지 제7 프로그램 상태들(PV1~PV7)에 대응하는 CSB 페이지가 11001100이면 1과 0을 구분하는 제2 리드 전압(Vr2), 제4 리드 전압(Vr4) 및 제6 리드 전압(Vr6)을 이용하여 CSB 페이지에 대한 리드 동작을 수행할 수 있다. 또한, 소거 상태(E), 제1 내지 제7 프로그램 상태들(PV1~PV7)에 대응하는 MSB 페이지가 10000111이면 1과 0을 구분하는 제1 리드 전압(Vr1) 및 제5 리드 전압(Vr5)을 이용하여 MSB 페이지에 대한 리드 동작을 수행할 수 있다.
다른 실시 예에서, LSB 페이지, CSB 페이지 및 MSB 페이지에 포함된 비트들은 도 6에 도시된 것과 다르게 비트들이 저장될 수 있다. 이 경우, LSB 페이지, CSB 페이지 및 MSB 페이지에 대한 리드 동작을 수행하기 위한 리드 전압들은 달라질 수 있다. 예를 들어, 도 6에서는 LSB 페이지들에 대한 리드 동작에 이용되는 리드 전압은 2개인 경우로 설명하였으나, LSB 페이지에 포함된 비트들에 따라 3개의 리드 전압을 이용하여 리드 동작을 수행할 수도 있다. 즉, LSB 페이지, CSB 페이지 및 MSB 페이지에 포함된 비트들에 따라 1과 0을 구분하기 위한 리드 전압들의 크기 및 개수는 달라질 수 있다.
도 7은 본 발명의 실시 예에 따른 제1 리드 동작 및 제2 리드 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 장치(100)는 메모리 컨트롤러로부터 수신 받은 리드 커맨드 및 어드레스에 응답하여 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 대한 리드 동작을 수행할 메모리 셀 스트링을 선택할 수 있다. 이후, 메모리 장치(100)는 제1 리드 동작(Read1) 및 제2 리드 동작(Read2)을 수행할 수 있다. 실시 예에서, 제1 리드 동작(Read1) 및 제2 리드 동작(Read2)은 도 6에 도시된 제3 리드 전압(Vr3) 및 제7 리드 전압(Vr7)을 이용하는 LSB 페이지에 대한 리드 동작일 수 있다. 다른 실시 예에서, 제1 리드 동작(Read1) 및 제2 리드 동작(Read2)은 도 6에 도시된 제1 리드 전압(Vr1) 및 제5 리드 전압(Vr5)을 이용하는 MSB 페이지에 대한 리드 동작일 수 있다. 즉, 제1 리드 동작(Read1) 및 제2 리드 동작(Read2)은 두 개의 리드 전압들을 이용하는 논리 페이지에 대한 리드 동작일 수 있다.
실시 예에서, 메모리 장치(100)는 제1 내지 제2 리드 동작(Read1, Read2) 전에 포텐셜 조절 동작(Potential adjustment)을 수행할 수 있다. 포텐셜 조절 동작(Potential adjustment)은 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)을 변경시키는 동작일 수 있다.
t1~t2 구간에서, 메모리 장치(100)는 포텐셜 조절 동작(Potential adjustment)을 수행할 수 있다. 구체적으로, 메모리 장치(100)는 선택된 워드라인(Sel_WL)에 패스 전압(Vpass)을 인가한 뒤, 제1 리드 전압(Vrd1)을 인가할 수 있다. 패스 전압(Vpass)은 제1 리드 전압(Vrd1)보다 큰 전압일 수 있다. t1~t2 구간에서, 메모리 장치(100)는 비선택된 워드라인들(Unsel_WL)에 패스 전압(Vpass)을 인가할 수 있다. t1~t2 구간에서, 메모리 장치(100)는 선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 선택 라인 전압(Vds)을 인가할 수 있다. 선택 라인 전압(Vds)은 선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 각각 연결된 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 문턱 전압보다 큰 전압일 수 있다. t1~t2 구간에서, 메모리 장치(100)는 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 접지 전압을 인가할 수 있다. 이때, 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)은 상승할 수 있다. 실시 예에서, t1~t2 구간에서, 메모리 장치(100)는 비선택된 소스 선택 라인(Unsel_SSL)에는 접지 전압을 인가하고, 비선택된 드레인 선택 라인(Unsel_DSL)에 미리 설정된 시간 동안 제1 턴 온 전압(Von1)을 인가한 뒤, 접지 전압을 인가할 수 있다. 제1 턴 온 전압(Von1)은 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 문턱 전압보다 큰 전압일 수 있다.
t2~t3 구간에서, 메모리 장치(100)는 제1 리드 동작(Read1)을 수행할 수 있다. 제1 리드 동작(Read1)은 제1 리드 전압(Vrd1)을 이용하여 메모리 셀들에 저장된 데이터를 획득하는 동작일 수 있다. 제1 리드 동작(Read1)이 수행될 메모리 셀들은 제2 리드 동작(Read2)이 수행될 메모리 셀들보다 높은 프로그램 상태로 프로그램된 메모리 셀들일 수 있다.
t2~t3 구간에서, 메모리 장치(100)는 선택된 워드라인(Sel_WL)에 제1 리드 전압(Vrd1)을 인가할 수 있다. 도 7에 도시된 제1 리드 전압(Vrd1)은 도 6에 도시된 제7 리드 전압(Vr7) 또는 제5 리드 전압(Vr5)일 수 있다. t2~t3 구간에서, 메모리 장치(100)는 비선택된 워드라인들(Unsel_WL)에 인가된 패스 전압(Vpass)을 유지할 수 있다. t2~t3 구간에서, 메모리 장치(100)는 선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 인가된 선택 라인 전압(Vds)을 유지할 수 있다. t2~t3 구간에서, 메모리 장치(100)는 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 인가된 접지 전압을 유지할 수 있다. 이때, 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)은 t1~t2 구간과 동일하게 유지될 수 있다.
t3~t4 구간에서, 메모리 장치(100)는 포텐셜 조절 동작(Potential adjustment)을 수행할 수 있다. 구체적으로, t3~t4 구간에서, 메모리 장치(100)는 선택된 워드라인(Sel_WL)에 접지 전압을 인가할 수 있다. 실시 예에서, 메모리 장치(100)는 선택된 워드라인(Sel_WL)에 미리 설정된 시간 동안 접지 전압을 인가한 뒤, 제1 리드 전압(Vrd1)보다 작은 제2 리드 전압(Vrd2)을 인가할 수 있다. t3~t4 구간에서, 메모리 장치(100)는 비선택된 워드라인들(Unsel_WL)에 인가된 패스 전압(Vpass)을 유지할 수 있다. t3~t4 구간에서, 메모리 장치(100)는 선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 인가된 선택 라인 전압(Vds)을 유지할 수 있다.
t3~t3-1 구간에서, 메모리 장치(100)는 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 제1 턴 온 전압(Von1)을 인가할 수 있다. 이때, 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)은 t1~t3 구간의 채널 포텐셜(Unsel_channel)보다 낮아질 수 있다. 실시 예에서, t3~t3-1 구간에서, 메모리 장치(100)는 비선택된 드레인 선택 라인(Unsel_DSL)에 접지 전압을 인가하고, 비선택된 소스 선택 라인(Unsel_SSL)에 제1 턴 온 전압(Von1)을 인가할 수 있다. 이 경우, 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)은 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 제1 턴 온 전압(Von1)을 인가하는 경우보다 채널 포텐셜(Unsel_channel)이 낮아지는 정도가 작을 수 있다.
t3-1~t4 구간에서, 메모리 장치(100)는 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 접지 전압을 인가할 수 있다. 이때, 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)은 t3~t3-1 구간과 동일하게 유지될 수 있다.
실시 예에서, 메모리 장치(100)는 포텐셜 조절 동작(Potential adjustment)시 미리 설정된 시간 동안 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 제1 턴 온 전압(Von1)을 인가한 뒤, 접지 전압을 인가하여 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)을 조절할 수 있다.
t4~t5 구간에서, 메모리 장치(100)는 제2 리드 동작(Read2)을 수행할 수 있다. 제2 리드 동작(Read2)은 제2 리드 전압(Vrd2)을 이용하여 메모리 셀들에 저장된 데이터를 획득하는 동작일 수 있다. 제2 리드 동작(Read2)이 수행될 메모리 셀들은 제1 리드 동작(Read1)이 수행될 메모리 셀들보다 낮은 프로그램 상태로 프로그램된 메모리 셀들일 수 있다.
t4~t5 구간에서, 메모리 장치(100)는 선택된 워드라인(Sel_WL)에 제2 리드 전압(Vrd2)을 인가할 수 있다. 도 7에 도시된 제2 리드 전압(Vrd2)은 도 6에 도시된 제3 리드 전압(Vr3) 또는 제1 리드 전압(Vr1)일 수 있다. t4~t5 구간에서, 메모리 장치(100)는 비선택된 워드라인들(Unsel_WL)에 인가된 패스 전압(Vpass)을 유지할 수 있다. t4~t5 구간에서, 메모리 장치(100)는 선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 인가된 선택 라인 전압(Vds)을 유지할 수 있다. t4~t5 구간에서, 메모리 장치(100)는 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 인가된 접지 전압을 유지할 수 있다. 이때, 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)은 t3~t4 구간과 동일하게 유지될 수 있다.
t5 구간 이후, 메모리 장치(100)는 선택된 워드라인(Sel_WL), 비선택된 워드라인들(Unsel_WL), 선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)의 전압을 접지 전압으로 디스차지 할 수 있다.
본 발명의 실시 예에 따르면, 제1 리드 동작(Read1) 전의 포텐셜 조절 동작(Potential adjustment)시 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 접지 전압을 인가하여 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)을 상승시킬 수 있다. 그러나, 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)이 상승된 상태에서 선택된 워드라인(Sel_WL)에 낮은 레벨의 리드 전압이 인가될수록 선택된 워드라인에 연결된 선택된 메모리 셀들의 문턱 전압이 변동되는 현상이 발생할 수 있다. 이에 따라, 제2 리드 동작(Read2) 전의 포텐셜 조절 동작(Potential adjustment)시 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 미리 설정된 시간 동안 제1 턴 온 전압(Von1)을 인가한 뒤, 접지 전압을 인가하여 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)을 하강시킴으로써 선택된 메모리 셀들의 문턱 전압이 변동되는 현상을 개선시킬 수 있다.
도 8은 본 발명의 실시 예에 따른 제1 리드 동작, 제2 리드 동작 및 제3 리드 동작을 설명하기 위한 도면이다.
도 8의 t1~t5 구간은 도 7의 t1~t5 구간과 동일하므로 도 7과 중복되는 내용에 대해서는 생략하도록 한다.
도 8을 참조하면, 메모리 장치(100)는 제1 리드 동작(Read1), 제2 리드 동작(Read2) 및 제3 리드 동작(Read3)을 수행할 수 있다. 실시 예에서, 제1 리드 동작(Read1), 제2 리드 동작(Read2) 및 제3 리드 동작(Read3)은 도 6에 도시된 제2 리드 전압(Vr2), 제4 리드 전압(Vr4) 및 제6 리드 전압(Vr6)을 이용하는 CSB 페이지에 대한 리드 동작일 수 있다. 즉, 제1 리드 동작(Read1), 제2 리드 동작(Read2) 및 제3 리드 동작(Read3)은 세 개의 리드 전압들을 이용하는 논리 페이지에 대한 리드 동작일 수 있다.
실시 예에서, 메모리 장치(100)는 제1 내지 제3 리드 동작(Read1, Read2, Read3) 전에 포텐셜 조절 동작(Potential adjustment)을 수행할 수 있다.
t5~t6 구간에서, 메모리 장치(100)는 포텐셜 조절 동작(Potential adjustment)을 수행할 수 있다. 구체적으로, t5~t6 구간에서, 메모리 장치(100)는 선택된 워드라인(Sel_WL)에 접지 전압을 인가할 수 있다. 실시 예에서, 메모리 장치(100)는 선택된 워드라인(Sel_WL)에 미리 설정된 시간 동안 접지 전압을 인가한 뒤, 제2 리드 전압(Vrd2)보다 작은 제3 리드 전압(Vrd3)을 인가할 수 있다. t5~t6 구간에서, 메모리 장치(100)는 비선택된 워드라인들(Unsel_WL)에 인가된 패스 전압(Vpass)을 유지할 수 있다. t5~t6 구간에서, 메모리 장치(100)는 선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 인가된 선택 라인 전압(Vds)을 유지할 수 있다.
t5~t5-1 구간에서, 메모리 장치(100)는 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 제2 턴 온 전압(Von2)을 인가할 수 있다. 실시 예에서, 제2 턴 온 전압(Von2)은 제1 턴 온 전압(Von1)보다 큰 전압일 수 있다. 다른 실시 예에서, 제2 턴 온 전압(Von2)의 크기는 제1 턴 온 전압(Von1)과 같은 크기의 전압일 수 있다. 이때, 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)은 t3~t5 구간의 채널 포텐셜(Unsel_channel)보다 낮아질 수 있다.
t5-1~t6 구간에서, 메모리 장치(100)는 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 접지 전압을 인가할 수 있다. 이때, 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)은 t5~t5-1 구간과 동일하게 유지될 수 있다.
t6~t7 구간에서, 메모리 장치(100)는 제3 리드 동작(Read3)을 수행할 수 있다. 제3 리드 동작(Read3)은 제3 리드 전압(Vrd3)을 이용하여 메모리 셀들에 저장된 데이터를 획득하는 동작일 수 있다. 제3 리드 동작(Read3)이 수행될 메모리 셀들은 제2 리드 동작(Read2)이 수행될 메모리 셀들보다 낮은 프로그램 상태로 프로그램된 메모리 셀들일 수 있다.
t6~t7 구간에서, 메모리 장치(100)는 선택된 워드라인(Sel_WL)에 제3 리드 전압(Vrd3)을 인가할 수 있다. 제3 리드 전압(Vrd3)은 음의 전압일 수 있다. 도 8에 도시된 제3 리드 전압(Vrd3)은 도 6에 도시된 제2 리드 전압(Vr2)일 수 있다. t6~t7 구간에서, 메모리 장치(100)는 비선택된 워드라인들(Unsel_WL)에 인가된 패스 전압(Vpass)을 유지할 수 있다. t6~t7 구간에서, 메모리 장치(100)는 선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 인가된 선택 라인 전압(Vds)을 유지할 수 있다. t6~t7 구간에서, 메모리 장치(100)는 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 인가된 접지 전압을 유지할 수 있다. 이때, 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)은 t5~t6 구간과 동일하게 유지될 수 있다.
t7 구간 이후, 메모리 장치(100)는 선택된 워드라인(Sel_WL), 비선택된 워드라인들(Unsel_WL), 선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)의 전압을 접지 전압으로 디스차지 할 수 있다.
본 발명의 실시 예에 따르면, 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)이 상승된 상태에서 선택된 워드라인(Sel_WL)에 낮은 레벨의 리드 전압이 인가될수록 선택된 워드라인(Sel_WL)에 연결된 선택된 메모리 셀들의 문턱 전압이 변동되는 정도가 클 수 있다. 이에 따라, 제2 리드 동작(Read2)에서 이용된 제2 리드 전압(Vrd2)보다 작은 제3 리드 전압(Vrd3)을 이용하는 제3 리드 동작(Read3) 전의 포텐셜 조절 동작(Potential adjustment)에서 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 미리 설정된 시간 동안 제1 턴 온 전압(Von1)보다 큰 제2 턴 온 전압(Von2)을 인가한 뒤, 접지 전압을 인가함으로써 선택된 메모리 셀들의 문턱 전압이 변동되는 현상을 개선시킬 수 있다.
도 9는 본 발명의 실시 예에 따른 제1 리드 동작, 제2 리드 동작 및 제3 리드 동작의 다른 예를 설명하기 위한 도면이다.
도 9에서는 도 8과 중복되는 내용에 대해서는 생략하도록 한다.
도 9를 참조하면, t3~t3-1 구간에서, 메모리 장치(100)는 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 제1 시간(init_t1) 동안 제1 턴 온 전압(Von1)을 인가할 수 있다. 이후, t3-1~t4 구간에서, 메모리 장치(100)는 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 접지 전압을 인가할 수 있다.
t5~t5-1 구간에서, 메모리 장치(100)는 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 제1 시간(init_t1)보다 긴 제2 시간(init_t2) 동안 제1 턴 온 전압(Von1)을 인가할 수 있다. 즉, 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 제1 턴 온 전압(Von1)을 인가하는 t5~t5-1 구간의 길이는 t3~t3-1 구간의 길이보다 길 수 있다.
포텐셜 조절 동작(Potential adjustment)에서 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 제1 턴 온 전압(Von1)을 인가하는 시간이 길수록 비선택된 메모리 셀 스트링들에 연결된 채널 포텐셜(Unsel_channel)이 낮아지는 정도가 클 수 있다. 메모리 장치(100)는 제3 리드 동작(Read3)에 이용되는 제3 리드 전압(Vrd3)이 제2 리드 동작(Read2)에 이용되는 제2 리드 전압(Vrd2)보다 작으므로, 제3 리드 동작(Read3) 전의 포텐셜 조절 동작(Potential adjustment)에서 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 제1 턴 온 전압을 인가하는 시간(init_t2)이 제2 리드 동작(Read2) 전의 포텐셜 조절 동작(Potential adjustment)에서 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 제1 턴 온 전압을 인가하는 시간(init_t1)보다 더 길도록 하여 메모리 셀들의 문턱 전압이 변동되는 현상을 개선할 수 있다.
도 10은 본 발명의 실시 예에 따른 제1 리드 동작, 제2 리드 동작 및 제3 리드 동작의 또 다른 예를 설명하기 위한 도면이다.
도 10에서는 도 8 및 도 9와 중복되는 내용에 대해서는 생략하도록 한다.
도 10을 참조하면, 메모리 장치(100)는 제2 리드 동작(Read2) 및 제3 리드 동작(Read3) 전의 포텐셜 조절 동작(Potential adjustment)에서 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 인가되는 턴 온 전압의 크기 및 턴 온 전압이 인가되는 시간 중 적어도 하나 이상을 변경할 수 있다. t5~t5-1 구간에서 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 인가되는 제2 턴 온 전압(Von2)의 크기는 t3~t3-1 구간에서 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 인가되는 제1 턴 온 전압(Von1)의 크기보다 클 수 있다. 그리고, t5~t5-1 구간에서 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 제2 턴 온 전압이 인가되는 시간(init_t2)은 t3~t3-1 구간에서 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 제1 턴 온 전압이 인가되는 시간(init_t1)보다 길 수 있다.
실시 예에서, 메모리 장치(100)는 메모리 셀들에 대한 프로그램 및 소거 동작이 수행된 횟수에 따라 포텐셜 조절 동작(Potential adjustment)시 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 인가되는 턴 온 전압의 크기 및 턴 온 전압이 인가되는 시간 중 적어도 하나 이상을 변경할 수 있다. 예를 들어, 메모리 장치(100)는 메모리 셀들에 대한 프로그램 및 소거 동작이 수행된 횟수가 증가할수록 포텐셜 조절 동작(Potential adjustment)시 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 인가되는 턴 온 전압의 크기를 증가시킬 수 있다. 다른 예로, 메모리 장치(100)는 메모리 셀들에 대한 프로그램 및 소거 동작이 수행된 횟수가 증가할수록 포텐셜 조절 동작(Potential adjustment)시 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 턴 온 전압이 인가되는 시간을 증가시킬 수 있다.
실시 예에서, 메모리 장치(100)는 메모리 셀들에 대한 리드 동작이 수행된 횟수에 따라 포텐셜 조절 동작(Potential adjustment)시 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 인가되는 턴 온 전압의 크기 및 턴 온 전압이 인가되는 시간 중 적어도 하나 이상을 변경할 수 있다. 예를 들어, 메모리 장치(100)는 메모리 셀들에 대한 리드 동작이 수행된 횟수가 증가할수록 포텐셜 조절 동작(Potential adjustment)시 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 인가되는 턴 온 전압의 크기를 증가시킬 수 있다. 다른 예로, 메모리 장치(100)는 메모리 셀들에 대한 리드 동작이 수행된 횟수가 증가할수록 포텐셜 조절 동작(Potential adjustment)시 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 턴 온 전압이 인가되는 시간을 증가시킬 수 있다.
실시 예에서, 메모리 장치(100)는 메모리 장치 내부의 온도를 측정하는 온도 센서를 포함할 수 있다. 그리고, 메모리 장치(100)는 측정된 메모리 장치의 온도에 따라 포텐셜 조절 동작(Potential adjustment)시 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 인가되는 턴 온 전압의 크기 및 턴 온 전압이 인가되는 시간 중 적어도 하나 이상을 변경할 수 있다. 예를 들어, 메모리 장치(100)는 메모리 장치의 온도가 낮을수록 포텐셜 조절 동작(Potential adjustment)시 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 인가되는 턴 온 전압의 크기를 증가시킬 수 있다. 다른 예로, 메모리 장치(100)는 메모리 장치의 온도가 낮을수록 포텐셜 조절 동작(Potential adjustment)시 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 턴 온 전압이 인가되는 시간을 증가시킬 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 장치의 리드 동작을 설명하기 위한 순서도이다.
도 11을 참조하면, 단계 S1201에서, 메모리 장치(100)는 복수의 리드 전압들 중 제1 리드 전압을 이용하여 리드 동작을 수행할 수 있다. 리드 동작은 복수의 논리 페이지들 중 어느 하나의 논리 페이지를 리드하는 동작일 수 있다. 제1 리드 전압은 리드 동작을 수행하는데 이용되는 복수의 리드 전압들 중 가장 큰 전압일 수 있다. 실시 예에서, 메모리 장치(100)는 제1 리드 전압을 이용하여 리드 동작을 수행하기 전에 비선택된 드레인 선택 라인 및 비선택된 소스 선택 라인에 접지 전압을 인가할 수 있다.
단계 S1203에서, 메모리 장치(100)는 복수의 메모리 셀 스트링들 중 비선택된 메모리 셀 스트링들에 연결된 비선택된 소스 선택 라인들 및 비선택된 드레인 선택 라인들에 제1 구간 동안 제1 턴 온 전압을 인가한 뒤, 접지 전압을 인가할 수 있다. 실시 예에서, 메모리 장치(100)는 비선택된 소스 선택 라인들에 제1 구간 동안 제1 턴 온 전압을 인가하는 동안 비선택된 드레인 선택 라인들에 접지 전압을 인가할 수 있다.
단계 S1205에서, 메모리 장치(100)는 제1 리드 전압보다 작은 제2 리드 전압을 이용하여 리드 동작을 수행할 수 있다.
단계 S1207에서, 메모리 장치(100)는 비선택된 소스 선택 라인들 및 비선택된 드레인 선택 라인들에 제2 구간 동안 제2 턴 온 전압을 인가한 뒤, 접지 전압을 인가할 수 있다. 실시 예에서, 제2 구간의 길이는 제1 구간의 길이보다 길거나 같을 수 있다. 실시 예에서, 제2 턴 온 전압의 크기는 제1 턴 온 전압보다 크거나 같을 수 있다.
단계 S1209에서, 메모리 장치(100)는 제2 리드 전압보다 작은 제3 리드 전압을 이용하여 리드 동작을 수행할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 12를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque-Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 저장장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 13을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
도 14를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 메모리 시스템(50)과 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 메모리 시스템
100: 메모리 장치
140: 동작 제어부
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 드레인 선택 라인과 소스 선택 라인 사이에 연결된 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 셀 스트링들;
    복수의 리드 전압들을 이용하여 상기 복수의 메모리 셀 스트링들 중 선택된 메모리 셀 스트링에 포함된 선택된 메모리 셀에 저장된 데이터를 리드하는 리드 동작을 수행하는 주변 회로; 및
    상기 복수의 리드 전압들 중 제1 리드 전압을 이용하여 상기 리드 동작을 수행한 뒤, 상기 복수의 메모리 셀 스트링들 중 비선택된 메모리 셀 스트링들에 연결된 비선택된 소스 선택 라인들에 제1 구간 동안 제1 턴 온 전압을 인가한 뒤, 접지 전압을 인가하는 제1 포텐셜 조절 동작을 수행하고, 상기 제1 리드 전압보다 작은 제2 리드 전압을 이용하여 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하는 동작 제어부;를 포함하는 메모리 장치.
  2. 제1 항에 있어서, 상기 동작 제어부는,
    상기 제1 포텐셜 조절 동작을 수행하는 동안 상기 비선택된 메모리 셀 스트링들에 연결된 비선택된 드레인 선택 라인들에 상기 제1 구간 동안 상기 제1 턴 온 전압을 인가한 뒤, 상기 접지 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
  3. 제2 항에 있어서, 상기 동작 제어부는,
    상기 제2 리드 전압을 이용하여 상기 리드 동작을 수행한 뒤, 상기 비선택된 소스 선택 라인들 및 상기 비선택된 드레인 선택 라인들에 상기 제1 구간 동안 상기 제1 턴 온 전압보다 큰 제2 턴 온 전압을 인가한 뒤, 상기 접지 전압을 인가하는 제2 포텐셜 조절 동작을 수행하고, 상기 제2 리드 전압보다 작은 제3 리드 전압을 이용하여 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  4. 제2 항에 있어서, 상기 동작 제어부는,
    상기 제2 리드 전압을 이용하여 상기 리드 동작을 수행한 뒤, 상기 비선택된 소스 선택 라인들 및 상기 비선택된 드레인 선택 라인들에 상기 제1 구간보다 긴 제2 구간 동안 상기 제1 턴 온 전압을 인가한 뒤, 상기 접지 전압을 인가하는 제3 포텐셜 조절 동작을 수행하고, 상기 제2 리드 전압보다 작은 제3 리드 전압을 이용하여 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  5. 제2 항에 있어서, 상기 동작 제어부는,
    상기 제2 리드 전압을 이용하여 상기 리드 동작을 수행한 뒤, 상기 비선택된 소스 선택 라인들 및 상기 비선택된 드레인 선택 라인들에 상기 제1 구간보다 긴 제2 구간 동안 상기 제1 턴 온 전압보다 큰 제2 턴 온 전압을 인가한 뒤, 상기 접지 전압을 인가하는 제4 포텐셜 조절 동작을 수행하고, 상기 제2 리드 전압보다 작은 제3 리드 전압을 이용하여 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  6. 제5 항에 있어서, 상기 동작 제어부는,
    상기 제1 리드 전압을 이용하여 상기 리드 동작을 수행하기 전에 상기 비선택된 소스 선택 라인들 및 상기 비선택된 드레인 선택 라인들에 상기 접지 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
  7. 제6 항에 있어서, 상기 데이터는,
    복수의 논리 페이지들을 포함하고,
    상기 리드 동작은,
    상기 복수의 논리 페이지들 중 어느 하나의 논리 페이지를 리드하는 동작인 메모리 장치.
  8. 제7 항에 있어서, 상기 제1 구간 및 상기 제2 구간의 길이는,
    상기 선택된 메모리 셀에 대한 프로그램 및 소거 동작이 수행된 횟수가 증가할수록 길고,
    상기 제1 턴 온 전압 및 상기 제2 턴 온 전압의 크기는,
    상기 선택된 메모리 셀에 대한 프로그램 및 소거 동작이 수행된 횟수가 증가할수록 큰 메모리 장치.
  9. 제7 항에 있어서, 상기 제1 구간 및 상기 제2 구간의 길이는,
    상기 선택된 메모리 셀에 대한 상기 리드 동작이 수행된 횟수가 증가할수록 길고,
    상기 제1 턴 온 전압 및 상기 제2 턴 온 전압의 크기는,
    상기 선택된 메모리 셀에 대한 상기 리드 동작이 수행된 횟수가 증가할수록 큰 메모리 장치.
  10. 제7 항에 있어서, 상기 제1 구간 및 상기 제2 구간의 길이는,
    상기 메모리 장치의 온도가 높을수록 짧고,
    상기 제1 턴 온 전압 및 상기 제2 턴 온 전압의 크기는,
    상기 메모리 장치의 온도가 높을수록 작은 메모리 장치.
  11. 복수의 리드 전압들을 이용하여 복수의 메모리 셀 스트링들 중 선택된 메모리 셀 스트링에 포함된 선택된 메모리 셀에 저장된 데이터를 리드하는 리드 동작을 수행하는 메모리 장치의 동작 방법에 있어서,
    상기 복수의 리드 전압들 중 제1 리드 전압 이용하여 상기 리드 동작을 수행하는 단계;
    상기 복수의 메모리 셀 스트링들 중 비선택된 메모리 셀 스트링들에 연결된 비선택된 소스 선택 라인들에 제1 구간 동안 제1 턴 온 전압을 인가한 뒤, 접지 전압을 인가하는 단계; 및
    상기 제1 리드 전압보다 작은 제2 리드 전압을 이용하여 상기 리드 동작을 수행하는 단계;를 포함하는 메모리 장치의 동작 방법.
  12. 제11 항에 있어서,
    상기 비선택된 소스 선택 라인들에 상기 제1 구간 동안 상기 제1 턴 온 전압을 인가한 뒤, 상기 접지 전압을 인가하는 동안 상기 비선택된 메모리 셀 스트링들에 연결된 비선택된 드레인 선택 라인들에 상기 제1 구간 동안 상기 제1 턴 온 전압을 인가한 뒤, 상기 접지 전압을 인가하는 메모리 장치의 동작 방법.
  13. 제12 항에 있어서,
    상기 제2 리드 전압을 이용하여 상기 리드 동작을 수행한 뒤, 상기 비선택된 소스 선택 라인들 및 상기 비선택된 드레인 선택 라인들에 상기 제1 구간 동안 상기 제1 턴 온 전압보다 큰 제2 턴 온 전압을 인가한 뒤, 상기 접지 전압을 인가하는 단계; 및
    상기 제2 리드 전압보다 작은 제3 리드 전압을 이용하여 상기 리드 동작을 수행하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  14. 제12 항에 있어서,
    상기 제2 리드 전압을 이용하여 상기 리드 동작을 수행한 뒤, 상기 비선택된 소스 선택 라인들 및 상기 비선택된 드레인 선택 라인들에 상기 제1 구간보다 긴 제2 구간 동안 상기 제1 턴 온 전압을 인가한 뒤, 상기 접지 전압을 인가하는 단계; 및
    상기 제2 리드 전압보다 작은 제3 리드 전압을 이용하여 상기 리드 동작을 수행하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  15. 제12 항에 있어서,
    상기 제2 리드 전압을 이용하여 상기 리드 동작을 수행한 뒤, 상기 비선택된 소스 선택 라인들 및 상기 비선택된 드레인 선택 라인들에 상기 제1 구간보다 긴 제2 구간 동안 상기 제1 턴 온 전압보다 큰 제2 턴 온 전압을 인가하는 단계; 및
    상기 제2 리드 전압보다 작은 제3 리드 전압을 이용하여 상기 리드 동작을 수행하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  16. 제15 항에 있어서,
    상기 제1 리드 전압을 이용하여 상기 리드 동작을 수행하기 전에 상기 비선택된 소스 선택 라인들 및 상기 비선택된 드레인 선택 라인들에 상기 접지 전압을 인가하는 메모리 장치의 동작 방법.
  17. 제16 항에 있어서, 상기 데이터는,
    복수의 논리 페이지들을 포함하고,
    상기 리드 동작은,
    상기 복수의 논리 페이지들 중 어느 하나의 논리 페이지를 리드하는 동작인 메모리 장치의 동작 방법.
  18. 제17 항에 있어서, 상기 제1 구간 및 상기 제2 구간의 길이는,
    상기 선택된 메모리 셀에 대한 프로그램 및 소거 동작이 수행된 횟수가 증가할수록 길고,
    상기 제1 턴 온 전압 및 상기 제2 턴 온 전압의 크기는,
    상기 선택된 메모리 셀에 대한 프로그램 및 소거 동작이 수행된 횟수가 증가할수록 큰 메모리 장치의 동작 방법.
  19. 제17 항에 있어서, 상기 제1 구간 및 상기 제2 구간의 길이는,
    상기 선택된 메모리 셀에 대한 상기 리드 동작이 수행된 횟수가 증가할수록 길고,
    상기 제1 턴 온 전압 및 상기 제2 턴 온 전압의 크기는,
    상기 선택된 메모리 셀에 대한 상기 리드 동작이 수행된 횟수가 증가할수록 큰 메모리 장치의 동작 방법.
  20. 제17 항에 있어서, 상기 제1 구간 및 상기 제2 구간의 길이는,
    상기 메모리 장치의 온도가 높을수록 짧고,
    상기 제1 턴 온 전압 및 상기 제2 턴 온 전압의 크기는,
    상기 메모리 장치의 온도가 높을수록 작은 메모리 장치의 동작 방법.
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