KR102564563B1

KR102564563B1 - 메모리 시스템 및 그 동작 방법

Info

Publication number: KR102564563B1
Application number: KR1020160080266A
Authority: KR
Inventors: 박병준; 박성조; 이강재
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-06-27
Filing date: 2016-06-27
Publication date: 2023-08-11
Also published as: KR20180001303A; US20170371575A1; US10073660B2

Abstract

본 기술은 전자 장치에 관한 것으로, 향상된 신뢰성을 갖는 메모리 시스템 및 그 동작 방법에 관한 것이다. 본 기술에 따른 복수의 메모리 블록을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 상기 복수의 메모리 블록들 중 오픈 블록에 포함된 적어도 하나의 페이지에 프로그램 동작을 수행하는 프로그램 커맨드 및 프로그램 어드레스를 생성하는 단계, 상기 적어도 하나의 페이지의 데이터를 리드하는 단계 및 상기 적어도 하나의 페이지의 데이터에 포함된 페일 비트들의 개수가 제1 기준값 보다 작거나 같으면, 상기 프로그램 커맨드 및 프로그램 어드레스를 상기 반도체 메모리 장치에 전송하는 단계를 포함한다.

Description

메모리 시스템 및 그 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 시스템 및 그 동작 방법에 관한 것이다.

메모리 시스템(MEMORY SYSTEM)은 컴퓨터, 디지털 카메라, MP3 플레이어, 스마트폰과 같은 디지털 기기들의 데이터 저장 장치로 널리 사용되고 있다. 이러한 메모리 시스템은 데이터가 저장되는 반도체 메모리 장치와 메모리 장치를 제어하는 컨트롤러를 포함할 수 있다. 디지털 기기들은 메모리 시스템의 호스트(host)로 동작하고, 컨트롤러는 호스트와 반도체 메모리 장치 사이에서 커맨드 및 데이터를 전송한다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

본 발명의 실시 예는 향상된 신뢰성을 갖는 메모리 시스템 및 그 동작 방법을 제공하기 위한 것이다.

본 발명의 실시 예에 따른 복수의 메모리 블록을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 상기 복수의 메모리 블록들 중 오픈 블록에 포함된 적어도 하나의 페이지에 프로그램 동작을 수행하는 프로그램 커맨드 및 프로그램 어드레스를 생성하는 단계, 상기 프로그램 어드레스에 대응하는 적어도 하나의 페이지의 데이터를 리드하는 단계 및 상기 적어도 하나의 페이지의 데이터에 포함된 페일 비트들의 개수가 제1 기준값 보다 작거나 같으면, 상기 프로그램 커맨드 및 프로그램 어드레스를 상기 반도체 메모리 장치에 전송하는 단계를 포함한다.

본 발명의 다른 실시 예에 따른 복수의 메모리 블록을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러는, 상기 복수의 메모리 블록의 상태인 메모리 블록 상태 정보를 관리하는 메모리 블록 관리부 및 상기 메모리 블록 상태 정보를 기초로 상기 복수의 메모리 블록 중 오픈 블록에 포함된 적어도 하나의 페이지에 프로그램 동작을 수행하기 전 또는 상기 프로그램 동작을 수행한 후 상기 오픈 블록에 대한 페일 비트 체크 동작을 수행하는 프로세서 포함한다.

본 발명의 다른 실시 예에 따른 메모리 시스템의 동작 방법은, 프로그램 동작을 수행하기 전 프로그램 할 메모리 블록에 포함된 적어도 하나의 페이지에 대한 제1 페일 비트 체크 동작을 수행하는 단계, 상기 제1 페일 비트 체크 동작 결과에 따라 상기 프로그램 동작을 수행하는 단계, 상기 프로그램 동작에 따라 프로그램 된 적어도 하나의 페이지에 대한 제2 페일 비트 동작을 수행하는 단계 및 상기 제2 페일 비트 체크 동작 결과에 따라 상기 메모리 블록에 저장된 데이터를 상기 메모리 블록 이외의 메모리 블록에 저장하는 단계를 포함한다.

본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 메모리 시스템 및 그 동작 방법이 제공된다.

도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 나타낸 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 블록들의 상태들을 설명하기 위한 도면이다.
도 3은 도 1의 컨트롤러의 구조를 나타낸 블록도이다.
도 4는 도 1의 반도체 메모리 장치의 구조를 나타낸 블록도이다.
도 5는 도 4의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 6은 도 4의 메모리 셀 어레이의 다른 실시 예를 나타낸 도면이다.
도 7은 도 4의 메모리 셀 어레이의 다른 실시 예를 나타낸 도면이다.
도 8은 본 발명의 일 실시 예에 따른 컨트롤러 동작을 설명하기 위한 순서도이다.
도 9는 도 8의 페일 비트 체크 동작을 설명하기 위한 순서도이다.
도 10은 본 발명의 다른 실시 예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 11은 도 10의 페일 비트 체크 동작을 설명하기 위한 순서도이다.
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 13은 본 발명의 다른 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 14는 도 1의 컨트롤러를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 15는 도 14의 컨트롤러를 포함하는 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 16은 도 15을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1은 메모리 시스템의 구성을 나타낸 블록도이다.

메모리 시스템은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.

반도체 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 실시 예에 따른 메모리 시스템에서 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.

반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하기 위한 주변 회로(120)를 포함한다. 메모리 셀 어레이(110)는 복수의 불휘발성 메모리 셀들을 포함한다.

주변 회로(120)는 컨트롤러(200)의 제어에 응답하여 동작한다. 주변 회로(120)는 컨트롤러(200)의 제어에 응답하여, 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작을 수행할 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)로부터 데이터를 읽기 위한 리드 동작을 수행할 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)에 저장된 데이터를 소거하는 소거 동작을 수행할 수 있다.

실시 예에서, 반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다.

프로그램 동작 시, 주변 회로(120)는 컨트롤러(200)로부터 프로그램 동작을 나타내는 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 쓰기 데이터를 수신할 수 있다. 주변회로(120)는 물리 블록 어드레스(PBA)에 의해 하나의 메모리 블록과 해당 메모리 블록에 포함된 하나의 페이지가 선택되면, 선택된 페이지에 데이터를 프로그램 할 수 있다.

읽기 동작 시, 주변 회로(120)는 컨트롤러(200)로부터 읽기 동작을 나타내는 커맨드(이하, 읽기 커맨드), 물리 블록 어드레스(PBA)를 수신할 수 있다. 주변 회로(120)는 물리 블록 어드레스(PBA)에 의해 선택된 하나의 메모리 블록과 그것에 포함된 하나의 페이지로부터 데이터를 읽고, 읽어진 데이터를 컨트롤러(200)로 출력할 수 있다.

소거 동작 시에, 주변 회로(120)는 컨트롤러(200)로부터 소거 동작을 나타내는 커맨드 및 물리 블록 어드레스(PBA)를 수신할 수 있다. 물리 블록 어드레스(PBA)는 하나의 메모리 블록을 특정할 수 있다. 주변 회로(120)는 물리 블록 어드레스(PBA)에 대응하는 메모리 블록의 데이터를 소거할 수 있다.

컨트롤러(200)는 반도체 메모리 장치(100)의 전반적인 동작을 제어한다. 컨트롤러(200)는 외부 호스트(host)로부터의 요청에 응답하여 반도체 메모리 장치(100)를 액세스할 수 있다. 컨트롤러(200)는 외부 호스트(host)로부터의 요청에 따라 반도체 메모리 장치(100)를 커맨드한다.

실시 예로서, 컨트롤러(200)는 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 채널을 통해 반도체 메모리 장치(100)에 제공할 것이다. 읽기 동작 시, 컨트롤러(200)는 읽기 커맨드 및 어드레스를 채널을 통해 반도체 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드 및 어드레스를 채널을 통해 반도체 메모리 장치(100)에 제공할 수 있다.

컨트롤러(200)는 메모리 블록 관리부(270)를 더 포함할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 외부 호스트(host)의 요청(request)에 따라 데이터를 저장하기 위한 프로그램 커맨드 및 프로그램 어드레스를 생성한다. 컨트롤러(200)는 메모리 블록 관리부(270)에 포함된 메모리 블록 정보를 기초로 프로그램 어드레스를 생성할 수 있다.

메모리 블록 관리부(270)는 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들의 상태 정보인 메모리 블록 정보를 포함할 수 있다. 실시 예에서, 메모리 블록 정보는 불량 메모리 블록들의 정보인 베드 블록 정보(bad block information), 데이터를 저장할 공간이 남아있는 메모리 블록들의 정보인 오픈 블록 정보(open block information), 데이터가 저장되지 않은 메모리 블록들의 정보인 프리 블록 정보(free block information) 및 데이터를 저장할 공간이 남아 있지 않은 메모리 블록들의 정보인 기입 완료 블록 정보(closed block information) 중 적어도 어느 하나를 포함할 수 있다.

컨트롤러(200)는 메모리 블록 관리부(270)에 포함된 메모리 블록 정보를 기초로 오픈 블록(open block) 또는 프리 블록(free block) 중 어느 하나의 메모리 블록에 데이터를 저장하기 위한 프로그램 어드레스를 생성할 수 있다.

하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 메모리 블록에 데이터를 저장하기 위한 프로그램 동작이 수행됨에 따라 데이터가 기입된 페이지들과 데이터가 기입되지 않은 페이지들이 하나의 메모리 블록 내에 공존할 수 있다. 특히 하나의 메모리 셀이 세 개의 데이터 비트를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC)로 구성되는 경우에는 오픈 블록이 지속적으로 발생할 수 있다. 오픈 블록에 대한 프로그램 동작을 수행하는 경우, 메모리 장치의 신뢰성을 확보하기 위해 P/E사이클링 수를 이용하거나, 복잡한 알고리즘에 의한 프로그램 동작이 요구될 수 있다.

본 발명의 실시 예에서는 오픈 블록에 대한 프로그램 동작 전 및/또는 프로그램 동작 후에 프로그램 동작을 수행할 페이지 또는 프로그램 동작이 수행된 페이지에 대한 페일 비트를 체크하여, 오픈 블록에 대한 신뢰성을 보장할 수 있다. 본 발명의 실시 예에서는 프로그램 동작을 수행할 페이지 또는 프로그램 동작이 수행된 페이지에 기 설정된 기준 값을 초과하는 페일 비트들이 포함되면, 해당 메모리 블록을 기입 완료 블록(closed block)으로 설정하거나 베드 블록(bad block)으로 설정하여 메모리 블록을 관리함으로써 오픈 블록의 신뢰성을 보장할 수 있다.

본 발명의 실시 예에 따르면, 메모리 시스템은 프로그램 동작을 수행하기 전 또는 프로그램 동작을 수행한 후 적어도 한번 이상의 페일 비트 체크 동작을 수행할 수 있다. 또는 메모리 시스템은 프로그램 동작을 수행하기 전에 프로그램 할 적어도 하나의 페이지에 대한 페일 비트 체크 동작을 수행하고, 프로그램 동작을 수행한 뒤에 프로그램 된 적어도 하나의 페이지에 대해 페일 비트 체크 동작을 수행할 수 있다.

실시 예에서, 컨트롤러(200)는 페일 비트 체크 동작의 결과에 따라 메모리 블록 관리부(270)에 포함된 메모리 블록 정보를 갱신할 수 있다. 예를 들어, 프로그램 동작의 수행이 완료되어 더 이상 저장할 공간이 남아 있지 않은 메모리 블록들이 기입 완료 블록 정보에 포함되도록 메모리 블록 정보를 갱신할 수 있다. 실시 예에서, 컨트롤러(200)는 페일 비트 수가 기준 값을 초과하는 메모리 블록들이 베드 블록 정보에 포함되도록 메모리 블록 정보를 갱신 할 수 있다. 실시 예에서, 컨트롤러(200)는 소거 동작을 완료한 메모리 블록들이 프리 블록 정보에 포함되도록 메모리 블록 정보를 갱신 할 수 있다.

본 발명의 일 실시 예에서, 컨트롤러(200)는 프로그램 커맨드를 전송하기 전에 프로그램 할 적어도 하나의 페이지의 페일 비트들을 리드하기 위한 리드 커맨드를 반도체 메모리 장치(100)에 전송하고, 그 결과에 따라 프로그램 할 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제1 기준 값을 초과하는지 판단할 수 있다. 판단 결과 프로그램 할 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제1 기준 값을 초과하면, 컨트롤러(200)는 프로그램 할 적어도 하나의 페이지가 포함된 메모리 블록의 상태를 기입 완료 블록으로 설정하고, 다른 메모리 블록에 프로그램 하기 위한 프로그램 어드레스를 다시 생성할 수 있다. 컨트롤러(200)는 프로그램 할 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제1 기준 값을 초과하지 않으면, 프로그램 커맨드 및 프로그램 어드레스를 반도체 메모리 장치(100)에 전송할 수 있다.

본 발명의 일 실시 예에서, 반도체 메모리 장치(100)는 컨트롤러(200)로부터 페일 비트들을 리드하기 위한 리드 커맨드를 수신하지 않고, 프로그램 동작을 수행하기 전에 페일 비트 체크 동작을 수행할 수 있다. 구체적으로, 반도체 메모리 장치(100)는 컨트롤러(200)로부터 프로그램 커맨드를 수신하면, 프로그램 할 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제1 기준 값을 초과하는지 여부를 판단할 수 있다. 반도체 메모리 장치(100)는 프로그램 할 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제1 기준 값을 초과하면, 페일 블록 검출 신호를 컨트롤러(200)에 제공할 수 있다. 컨트롤러(200)는 프로그램 할 적어도 하나의 페이지가 포함된 메모리 블록의 상태를 기입 완료 블록으로 설정하고, 다른 메모리 블록에 프로그램 하기 위한 프로그램 어드레스를 다시 생성하여 반도체 메모리 장치(100)에 전송할 수 있다. 반도체 메모리 장치(100)는 프로그램 할 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제1 기준 값을 초과하지 않으면, 수신된 프로그램 커맨드에 따라 프로그램 동작을 수행할 수 있다.

본 발명의 다른 실시 예에서, 컨트롤러(200)는 프로그램 동작이 완료되면, 프로그램 된 적어도 하나의 페이지에 대한 페일 비트들을 리드하기 위한 리드 커맨드를 반도체 메모리 장치(100)에 전송하고, 그 결과에 따라 프로그램 된 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제2 기준 값을 초과하는지 여부를 판단할 수 있다. 판단 결과, 프로그램 된 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제2 기준 값을 초과하면, 컨트롤러(200)는 프로그램 된 적어도 하나의 페이지가 포함된 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 수행하고, 해당 메모리 블록의 상태를 베드 블록으로 설정할 수 있다. 실시 예에서, 컨트롤러(200)는 해당 메모리 블록을 소거하고 메모리 블록의 상태를 소거 상태로 설정할 수 있다. 컨트롤러(200)는 프로그램 된 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제2 기준 값을 초과하지 않으면 페일 비트 체크 동작을 종료한다.

본 발명의 다른 실시 예에서 반도체 메모리 장치(100)는 컨트롤러(200)로부터 페일 비트들을 리드하기 위한 리드 커맨드를 수신하지 않고, 프로그램 동작 후에 페일 비트 체크 동작을 수행할 수 있다. 반도체 메모리 장치(100)는 프로그램 동작이 완료되면, 프로그램 된 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제2 기준 값을 초과하는지 여부를 판단할 수 있다. 반도체 메모리 장치(100)는 프로그램 된 적어도 하나의 페이지에 포함된 포함된 페일 비트들의 수가 제2 기준 값을 초과하면, 페일 블록 검출 신호를 컨트롤러(200)에 제공할 수 있다. 컨트롤러(200)는 프로그램 된 적어도 하나의 페이지가 포함된 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 수행하고, 해당 메모리 블록의 상태를 베드 블록으로 설정할 수 있다. 실시 예에서, 컨트롤러(200)는 해당 메모리 블록을 소거하고 메모리 블록의 상태를 소거 상태로 설정할 수 있다. 반도체 메모리 장치(100)는 프로그램 된 적어도 하나의 페이지에 포함된 포함된 페일 비트들의 수가 제2 기준 값을 초과하지 않으면, 프로그램 동작을 종료할 수 있다.

다양한 실시 예에서, 반도체 메모리 장치(100) 또는 컨트롤러(200)는 프로그램 동작을 수행하기 전에 프로그램 할 적어도 하나의 페이지에 대한 페일 비트 체크 동작을 수행하고, 프로그램 동작을 수행한 뒤에 프로그램 된 적어도 하나의 페이지에 대해 페일 비트 체크 동작을 수행할 수 있다.

도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 블록들의 상태들을 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들은 데이터를 저장할 공간의 유무에 따라 복수의 상태들로 구분될 수 있다.

하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 하나의 페이지는 하나의 워드 라인에 연결된 메모리 셀들(미도시)로 구성될 수 있다. 예를 들어, 제1 메모리 블록(BLK1) 내지 제3 메모리 블록(BLK3)은 각각 제1 페이지 내지 제m 페이지(PG1~PGm)를 포함할 수 있다. 각 페이지에 포함된 메모리 셀들은 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC) 또는 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 중 어느 하나로 구성될 수 있다. 다양한 실시 예에서, 메모리 셀들은 각각 네 개의 데이터 비트를 저장하는 쿼드 레벨 셀(Quad- Level Cell; QLC) 일 수 있다. 실시 예에서, 메모리 셀에 네 개를 초과하는 데이터 비트들이 저장될 수도 있다.

제1 메모리 블록(BLK1)은 기입 완료 상태(closed)인 메모리 블록(이하 기입 완료 블록이라 한다)이다. 기입 완료 상태인 제1 메모리 블록(BLK1)에 포함된 모든 페이지들(PG1~PGm)은 데이터를 저장하고 있다. 따라서, 제1 메모리 블록(BLK1)에는 데이터가 더 이상 저장될 수 없다.

제2 메모리 블록(BLK2)은 기입 가능 상태(open)인 메모리 블록(이하 오픈 블록이라 한다)이다. 오픈 블록은 일부 페이지들에는 데이터가 저장되어 있고, 나머지 페이지들에는 데이터가 저장되지 않은 상태를 갖는 메모리 블록일 수 있다. 제2 메모리 블록(BLK2)의 제1 내지 제3 페이지(PG1~PG3)에는 데이터가 저장되어 있고, 나머지 페이지들에는 저장된 데이터가 없으므로 새로운 데이터를 저장할 수 있다. 데이터가 저장되지 않은 페이지들에 포함된 메모리 셀들은 소거 상태의 문턱전압을 가질 수 있다.

제3 메모리 블록(BLK3)은 프리 상태(free)인 메모리 블록(이하 프리 블록이라 한다)이다. 프리 블록에 포함된 모든 페이지들은 데이터가 저장될 수 있다. 프리 블록에 포함된 메모리 셀들은 소거 상태의 문턱 전압을 가질 수 있다.

메모리 셀 어레이(100)에 포함된 복수의 메모리 블록들의 상태들은 도 1을 참조하여 설명한 컨트롤러(200)의 메모리 블록 관리부(270)에 메모리 블록 정보로 저장될 수 있다. 메모리 블록 정보는 복수의 메모리 블록들의 상태들이 변경됨에 따라 갱신될 수 있다.

도 3은 도 1의 컨트롤러의 구조를 나타낸 블록도이다.

도 3을 참조하면, 컨트롤러(200)는 호스트 및 반도체 메모리 장치에 연결된다. 호스트로부터의 요청에 응답하여, 컨트롤러(200)는 반도체 메모리 장치를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치의 읽기 동작, 프로그램 동작, 그리고 소거 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치 및 호스트 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 반도체 메모리 장치(200)는 플래시 메모리 장치를 포함한다.

컨트롤러(200)는 내부 버스(210), 프로세서(220), 저장부(230), 에러 정정 회로 블록(ECC)(240), 메모리 인터페이스(250), 호스트 인터페이스(260), 그리고 메모리 블록 관리부(270)를 포함할 수 있다.

내부 버스(210)는 컨트롤러(200)의 구성요소들 사이에 채널을 제공하도록 구성된다. 예시적으로, 내부 버스(210)는 커맨드 및 데이터를 전송하기 위한 공통 채널일 수 있다. 다양한 실시 예에서, 내부 버스(210)는 커맨드 및 데이터를 각각 전송하기 위한 커맨드 채널 및 데이터 채널을 포함할 수 있다.

프로세서(220)는 컨트롤러(200)의 제반 동작을 제어하도록 구성된다. 프로세서(220)는 컨트롤러(200)에서 구동되는 소프트웨어 및 펌웨어를 실행하도록 구성될 수 있다. 프로세서(220)는 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 운용하도록 구성된다. 플래시 변환 레이어(FTL)는 반도체 메모리 장치(100)를 제어하기 위한 다양한 수단들을 제공한다. 플래시 변환 레이어(FTL)는 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스(Physical Block Address)로 변환할 수 있다. 플래시 변환 레이어(FTL)는 논리 블록 어드레스(Logical Block Address) 및 물리 블록 어드레스(Physical Block Address) 사이의 맵핑(mapping) 관계에 대한 정보를 테이블화하여 유지한다. 실시 예에서, 플래시 변환 레이어(FTL)는 반도체 메모리 장치(100)의 메모리 블록들의 프로그램 및 소거 횟수가 균일화되도록 제어하는 수단을 제공한다. 예를 들면, 플래시 변환 레이어(FTL)는 마모도 관리(wear leveling) 수단을 제공할 수 있다. 플래시 변환 레이어(FTL)는 반도체 메모리 장치(100)의 소거 횟수를 최소화시키기 위한 수단을 제공한다. 예를 들면, 플래시 변환 레이어(FTL)는 머지(merge), 가비지 컬렉션(garbage collection) 및 카피 백(copy back) 등과 같은 제어 수단을 제공한다.

프로세서(220)는 호스트로부터 호스트 인터페이스(260)를 통해 요청(request)을 수신하면 해당 요청에 대응하는 물리 블록 어드레스(Physical Block Address)를 생성할 수 있다.

프로세서(220)는 호스트의 요청에 포함된 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스(Physical Block Address)로 변환할 수 있다.

호스트로부터의 요청이 프로그램 요청일 때, 호스트로부터 프로그램 데이터가 수신될 수 있다. 프로세서(220)는 물리 블록 어드레스, 프로그램 데이터, 그리고 프로그램 요청에 대응하는 프로그램 커맨드를 저장부(230)에 저장할 수 있다. 저장부(230)에 저장된 프로그램 커맨드, 물리 블록 어드레스 및 프로그램 데이터는 메모리 인터페이스(250)을 통해 반도체 메모리 장치(100)에 전송될 수 있다.

호스트로부터의 요청이 읽기 요청일 때, 프로세서(220)는 물리 블록 어드레스 및 읽기 요청에 대응하는 읽기 커맨드를 저장부(230)에 저장할 수 있다. 저장부(230)에 저장된 읽기 커맨드 및 물리 블록 어드레스는 메모리 인터페이스(250)을 통해 반도체 메모리 장치(100)에 전송될 것이다. 반도체 메모리 장치(100)는 컨트롤러(200)로부터 수신한 물리 블록 어드레스에 대응하는 메모리 셀들을 엑세스 하고, 해당 메모리 셀들에 저장된 데이터를 읽어 내어 컨트롤러(200)로 전송할 수 있다.

호스트로부터의 요청이 소거 요청일 때, 프로세서(220)는 물리 블록 어드레스 및 소거 요청에 대응하는 소거 커맨드를 저장부(230)에 저장할 수 있다. 저장부(230)에 저장된 소거 커맨드 및 물리 블록 어드레스는 메모리 인터페이스(250)을 통해 반도체 메모리 장치(100)에 전송될 것이다. 반도체 메모리 장치(100)는 컨트롤러(200)로부터 수신한 물리 블록 어드레스에 대응하는 메모리 블록을 소거할 수 있다.

저장부(230)는 프로세서(220)의 워킹 메모리(working memory)로 이용될 수 있다. 또는, 반도체 메모리 장치(100) 및 호스트 사이의 버퍼 메모리(buffer memory)로 이용될 수 있다. 실시 예에서, 저장부(230)는 반도체 메모리 장치(100) 및 호스트 사이의 캐시 메모리로 이용될 수 있다. 또한, 반도체 메모리 장치(100)로부터 입력된 데이터를 임시 저장하는 버퍼로 사용될 수도 있다. 예시적으로, 저장부는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM), PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM), 노어 플래시 메모리 등과 같이, 랜덤 액세스가 가능한 다양한 메모리들 중 적어도 하나를 포함할 수 있다.

에러 정정 블록(error correction code; ECC)(240)은 반도체 메모리 장치(100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.

메모리 인터페이스(250)는 반도체 메모리 장치(100)와 통신하기 위한 프로토콜을 포함한다. 예를 들면, 메모리 인터페이스(250)는 낸드(NAND) 인터페이스, 노어(NOR) 인터페이스 등과 같은 플래시 인터페이스들 중 적어도 하나를 포함할 수 있다.

호스트 인터페이스(260)는 호스트(HOST) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(200)는 USB(Universal Serial Bus) 프로토콜, MMC(multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(smallcomputer small interface) 프로토콜, ESDI(enhanced small disk interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다.

메모리 블록 관리부(270)는 반도체 메모리 장치(100)에 포함된 메모리 셀 어레이(110)의 메모리 블록들을 관리한다. 메모리 블록 관리부(270)는 각 메모리 블록의 상태를 나타내는 메모리 블록 정보를 포함할 수 있다. 실시 예에서, 메모리 블록 정보는 불량 메모리 블록들의 정보인 베드 블록 정보(bad block information), 데이터를 저장할 공간이 남아있는 메모리 블록들의 정보인 오픈 블록 정보(open block information), 데이터가 저장되지 않은 메모리 블록들의 정보인 프리 블록 정보(free block information) 및 데이터를 저장할 공간이 남아 있지 않은 메모리 블록들의 정보인 기입 완료 블록 정보(closed block information) 중 적어도 어느 하나를 포함할 수 있다.

프로세서(220)는 메모리 블록 관리부(270)에 저장된 메모리 블록 정보를 기초로 물리 블록 어드레스(Physical Block Address)를 생성할 수 있다. 예를 들면, 프로세서(220)는 기입 완료 블록과 베드 블록을 제외한 오픈 블록 또는 프리 블록에 포함된 메모리 셀들의 어드레스를 데이터를 저장할 물리 블록 어드레스로 생성할 수 있다.

실시 예에서, 프로세서(220)는 페일 비트 체크 동작의 결과에 따라 메모리 블록 관리부(270)에 포함된 메모리 블록 정보를 갱신할 수 있다. 예를 들어, 프로세서(220)는 프로그램 동작의 수행이 완료되어 더 이상 저장할 공간이 남아 있지 않은 메모리 블록들의 상태를 기입 완료 상태로 설정하기 위해 메모리 블록 관리부(270)를 제어할 수 있다. 또는 프로세서(220)는 페일 비트 수가 제1 기준 값을 초과하는 메모리 블록들의 상태를 기입 완료 상태로 상태로 설정하기 위해 메모리 블록 관리부(270)를 제어할 수 있다. 실시 예에서, 프로세서(220)는 페일 비트 수가 제2 기준 값을 초과하는 메모리 블록들을 베드 블록으로 설정하기 위해 메모리 블록 관리부(270)를 제어할 수 있다. 실시 예에서, 컨트롤러(200)는 소거 동작을 완료한 메모리 블록들을 프리 블록 상태로 설정하기 위해 메모리 블록 관리부(270)를 제어할 수 있다.

본 발명의 일 실시 예에서, 프로세서(220)는 프로그램 커맨드를 전송하기 전에 프로그램 할 적어도 하나의 페이지의 페일 비트들을 리드하기 위한 리드 커맨드를 반도체 메모리 장치(100)에 전송하고, 그 결과에 따라 프로그램 할 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제1 기준 값을 초과하는지 판단할 수 있다. 판단 결과 프로그램 할 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제1 기준 값을 초과하면, 프로세서(220)는 프로그램 할 적어도 하나의 페이지가 포함된 메모리 블록의 상태를 기입 완료 블록으로 설정하고, 다른 메모리 블록에 프로그램 하기 위한 프로그램 어드레스를 다시 생성할 수 있다. 프로세서(220)는 프로그램 할 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제1 기준 값을 초과하지 않으면, 프로그램 커맨드 및 프로그램 어드레스를 반도체 메모리 장치에 전송할 수 있다.

본 발명의 일 실시 예에서, 반도체 메모리 장치는 컨트롤러(200)로부터 페일 비트들을 리드하기 위한 리드 커맨드를 수신하지 않고, 프로그램 동작을 수행하기 전에 페일 비트 체크 동작을 수행할 수 있다. 구체적으로, 반도체 메모리 장치는 컨트롤러(200)로부터 프로그램 커맨드를 수신하면, 프로그램 할 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제1 기준 값을 초과하는지 여부를 판단할 수 있다. 반도체 메모리 장치는 프로그램 할 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제1 기준 값을 초과하면, 페일 블록 검출 신호를 컨트롤러(200)에 제공할 수 있다. 프로세서(220)는 프로그램 할 적어도 하나의 페이지가 포함된 메모리 블록의 상태를 기입 완료 블록으로 설정하고, 다른 메모리 블록에 프로그램 하기 위한 프로그램 어드레스를 다시 생성하여 반도체 메모리 장치에 전송할 수 있다. 반도체 메모리 장치(100)는 프로그램 할 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제1 기준 값을 초과하지 않으면, 수신된 프로그램 커맨드에 따라 프로그램 동작을 수행할 수 있다.

본 발명의 다른 실시 예에서, 프로세서(220)는 프로그램 동작이 완료되면, 프로그램 된 적어도 하나의 페이지에 대한 페일 비트들을 리드하기 위한 리드 커맨드를 반도체 메모리 장치(100)에 전송하고, 그 결과에 따라 프로그램 된 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제2 기준 값을 초과하는지 여부를 판단할 수 있다. 판단 결과, 프로그램 된 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제2 기준 값을 초과하면, 프로세서(220)는 프로그램 된 적어도 하나의 페이지가 포함된 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 수행하고, 해당 메모리 블록의 상태를 베드 블록으로 설정할 수 있다. 프로세서(220)는 프로그램 된 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제2 기준 값을 초과하지 않으면 페일 비트 체크 동작을 종료한다.

본 발명의 다른 실시 예에서 반도체 메모리 장치는 컨트롤러(200)로부터 페일 비트들을 리드하기 위한 리드 커맨드를 수신하지 않고, 프로그램 동작 후에 페일 비트 체크 동작을 수행할 수 있다. 반도체 메모리 장치는 프로그램 동작이 완료되면, 프로그램 된 적어도 하나의 페이지에 포함된 페일 비트들의 수가 제2 기준 값을 초과하는지 여부를 판단할 수 있다. 반도체 메모리 장치는 프로그램 된 적어도 하나의 페이지에 포함된 포함된 페일 비트들의 수가 제2 기준 값을 초과하면, 페일 블록 검출 신호를 컨트롤러(200)에 제공할 수 있다. 프로세서(220)는 프로그램 된 적어도 하나의 페이지가 포함된 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 수행하고, 해당 메모리 블록의 상태를 베드 블록으로 설정할 수 있다. 실시 예에서, 컨트롤러(200)는 해당 메모리 블록을 소거하고 메모리 블록의 상태를 소거 상태로 설정할 수 있다. 반도체 메모리 장치는 프로그램 된 적어도 하나의 페이지에 포함된 포함된 페일 비트들의 수가 제2 기준 값을 초과하지 않으면, 프로그램 동작을 종료할 수 있다.

다양한 실시 예에서, 프로세서(220)는 프로그램 커맨드를 전송하기 전에 프로그램 할 적어도 하나의 페이지의 페일 비트들을 리드하기 위한 리드 커맨드를 반도체 메모리 장치에 전송하여 페일 비트 체크 동작을 수행하고, 프로그램 동작을 수행한 뒤에 프로그램 된 적어도 하나의 페이지의 페일 비트들을 리드하기 위한 리드 커맨드를 반도체 메모리 장치에 전송하여 페일 비트 체크 동작을 수행할 수 있다.

도 4는 도 1의 반도체 메모리 장치의 구조를 나타낸 블록도이다.

도 5는 도 4의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.

도 4를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120, peripheral circuit)를 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.

도 5를 참조하면, 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제 1 내지 제 m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 5에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제 1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.

메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.

제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.

드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 4의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(125)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.

다시 도 4를 참조하면, 주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124), 제어 로직(125) 및 페일 비트 검출기(126)를 포함한다.

어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 동작할 수 있다. 어드레스 디코더(121)는 제어 로직(125)을 통해 어드레스(ADDR)를 수신한다.

실시 예로서, 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록의 하나의 워드 라인을 선택한다. 이에 따라 하나의 페이지가 선택된다.

실시 예로서, 어드레스 디코더(120)는 어드레스 버퍼, 블록 디코더 및 행 디코더 등을 포함할 수 있다.

전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다.

실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.

실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(121)에 의해 선택된 워드 라인들에 인가된다.

프로그램 동작 시에, 전압 발생기(122)는 고전압의 프로그램 펄스 및 프로그램 펄스보다 낮은 패스 펄스를 생성할 것이다. 읽기 동작 시에, 전압 발생기(130)는 리드 전압 및 리드 전압보다 높은 패스 전압을 생성할 것이다. 소거 동작 시에, 전압 발생기(130)는 소거 전압을 생성할 것이다.

읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(125)의 제어에 응답하여 동작한다.

제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.

프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.

프로그램 동작이 수행되면 메모리 셀들은 각각 문턱 전압을 기초로 구별되는 소거상태 및 제1 내지 제n 프로그램 상태(PV1~PVn) 중 어느 하나의 상태에 해당하는 문턱전압을 가질 수 있다.

메모리 셀이 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)인 경우에는 프로그램 동작의 수행에 따라 소거 상태 및 제1 프로그램 상태(PV1) 중 어느 하나의 상태를 가질 수 있다. 메모리 셀이 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)인 경우에는 프로그램 동작의 수행에 따라 소거 상태 및 제1 내지 제3 프로그램 상태(PV1~PV3) 중 어느 하나의 프로그램 상태를 가질 수 있다. 메모리 셀이 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC)로 구성되는 경우에는 프로그램 동작의 수행에 따라 소거 상태 및 제1 내지 제7 프로그램 상태(PV1~PV7) 중 어느 하나의 프로그램 상태를 가질 수 있다. 실시 예에서, 메모리 셀은 네 개 또는 그 이상의 데이트 비트들을 저장할 수 있고 그에 따라 메모리 셀이 가질 수 있는 프로그램 상태는 증가할 수 있다.

읽기 동작 시, 어드레스 디코더(121)에 의해 선택된 워드라인에 리드 전압(Vread)이 인가될 수 있다. 선택된 워드라인에 인가되는 리드 전압은 메모리 셀이 저장하는 데이터 비트들의 수에 따라 결정되는 복수의 프로그램 상태들을 구분하는 전압 레벨을 가질 수 있다. 예를 들면, 메모리 셀이 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)인 경우에는 소거 상태 및 제1 프로그램 상태(PV1)를 구분하기 위한 제1 리드 전압(R1)이 인가될 수 있다. 메모리 셀이 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)인 경우에는 소거 상태 및 제1 내지 제3 프로그램 상태(PV1~PV3)들을 각각 구분하기 위한 제1 내지 제3 리드 전압(R1~R3)이 순차적으로 인가될 수 있다. 메모리 셀이 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC)인 경우에는 소거 상태 및 제1 내지 제7 프로그램 상태(PV1~PV7)들을 각각 구분하기 위한 제1 내지 제7 리드 전압(R1~R7)이 순차적으로 인가될 수 있다. 선택된 워드 라인에 리드 전압이 인가되면, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다.

소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다.

실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.

데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(125)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 읽기 동작 시에 데이터 입출력 회로(124)는 읽기 및 쓰기 회로(123)으로부터 읽어진 데이터(DATA)를 수신하여 외부 컨트롤러로 출력한다.

제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 페일 비트 검출기(126)에 연결된다. 제어 로직(125)은 반도체 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(125)은 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)은 커맨드(CMD)에 응답하여 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 페일 비트 검출기(126)를 제어할 수 있다. 제어 로직(125)은 어드레스(ADDR)를 어드레스 디코더(121)에 전달한다.

페일 비트 검출기(126)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm) 및 제어 로직(125)에 연결된다. 페일 비트 검출기(126)는 제어 로직(125)의 제어에 응답하여 동작한다.

본 발명의 실시 예에 따르면, 페일 비트 체크 동작 시 선택된 워드 라인에는 제1 페일 체크 전압 또는 제2 페일 체크 전압 중 어느 하나의 전압이 인가될 수 있다. 선택된 메모리 셀들로부터 읽어진 페이지 데이터는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 임시 저장될 것이다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(125)의 제어에 응답하여, 선택된 메모리 셀들에 포함된 페일 비트들을 검출할 수 있다. 제1 페일 체크 전압은 소거 상태의 문턱전압을 검증하는 전압 레벨을 가질 수 있다. 제2 페일 체크 전압은 하나의 메모리 셀이 세 개의 데이터 비트를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC)로 구성되는 경우 가장 마지막에 프로그램 된 논리 페이지를 리드하기 위한 전압일 수 있다. 실시 예에서 제2 페일 체크 전압은 최상위비트(Most Significant Bit, MSB)을 리드하기 위한 리드 전압일 수 있다. 실시 예에서, 제2 페일 체크 전압은 제1 리드 전압(R1)일 수 있다.

제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 페이지 데이터의 데이터 비트들이 소거 상태의 데이터 비트들과 서로 일치하는지 여부를 나타내는 페일 비트들을 생성할 수 있다. 따라서, 페일 비트들은 선택된 메모리 셀들의 문턱전압이 소거 상태인지 여부를 나타낼 수 있다. 생성된 페일 비트들은 페일 비트 검출기(126)에 전달된다.

페일 비트 검출기(126)는 페일 비트들의 수가 정해진 개수(제1 기준 값 또는 제2 기준 값)를 초과 하면 감지 신호(Detection Signal, DS)를 인에이블한다. 페일 비트 검출기(126)는 페일 비트들의 수가 기준 값보다 작거나 같을 때 감지 신호(DS)를 디스에이블한다. 감지 신호를 인에이블할지 여부를 판단할 때, 프로그램 할 적어도 하나의 페이지에 대한 페일 비트를 체크하는 경우에는 제1 기준 값이 사용되고, 프로그램 된 적어도 하나의 페이지에 대한 페일 비트를 체크하는 경우에는 제2 기준 값이 사용될 수 있다. 실시 예에서, 제2 기준 값은 제1 기준 값보다 더 큰 값을 가질 수 있다.

제어 로직(125)은 감지 신호(DS)가 디스에이블될 때, 프로그램 동작을 수행하도록 주변 회로(120)를 제어한다. 제어 로직(125)은 감지 신호(DS)가 인에이블 될 때, 선택된 페이지가 포함된 메모리 블록이 페일 블록임을 나타내는 페일 블록 검출 신호(SF)를 출력할 수 있다.

도 6은 도 4의 메모리 셀 어레이의 다른 실시 예를 나타낸 것이다.

도 6을 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 5에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.

도 6을 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 6에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.

복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.

선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.

실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 6에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.

다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.

제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라, 메모리 블록(BLK1)에 저장된 데이터의 신뢰성은 향상된다.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.

행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.

도 7은 도 4의 메모리 셀 어레이의 다른 실시 예를 나타낸 것이다.

도 7을 참조하면, 메모리 셀 어레이(110_3)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 7에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제 1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.

제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 7에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.

복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.

각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(BLK1')에 저장된 데이터의 신뢰성은 향상된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 7의 메모리 블록(BLK1')은 도 6의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.

도 8은 본 발명의 일 실시 예에 따른 컨트롤러 동작을 설명하기 위한 순서도이다.

도 8을 참조하면, 801단계에서 컨트롤러는 호스트로부터 프로그램 요청을 수신한다. 컨트롤러는 호스트로부터 반도체 메모리 장치에 저장할 데이터와 논리 블록 어드레스를 수신할 수 있다.

803단계에서, 컨트롤러는 데이터를 저장하기 위한 커맨드인 프로그램 커맨드와 데이터를 저장할 물리 블록 어드레스인 프로그램 어드레스를 생성할 수 있다. 실시 예에서, 컨트롤러는 반도체 메모리 장치에 포함된 복수의 메모리 블록들의 상태를 기초로 물리 블록 어드레스를 생성할 수 있다. 예를 들면, 컨트롤러는 프리 블록 또는 오픈 블록 중 어느 하나의 블록에 포함된 적어도 하나의 페이지에 데이터를 저장하도록 프로그램 어드레스를 생성할 수 있다.

805단계에서, 컨트롤러는 프로그램 어드레스가 오픈 블록에 속하는지 여부를 판단할 수 있다. 컨트롤러는 메모리 블록 관리부에 포함된 메모리 블록 정보를 기초로 프로그램 어드레스가 오픈 블록에 속하는지 여부를 판단할 수 있다. 메모리 블록 정보는 불량 메모리 블록들의 정보인 베드 블록 정보(bad block information), 데이터를 저장할 공간이 남아있는 메모리 블록들의 정보인 오픈 블록 정보(open block information), 데이터가 저장되지 않은 메모리 블록들의 정보인 프리 블록 정보(free block information) 및 데이터를 저장할 공간이 남아 있지 않은 메모리 블록들의 정보인 기입 완료 블록 정보(closed block information) 중 적어도 어느 하나를 포함할 수 있다. 판단한 결과, 프로그램 어드레스가 오픈 블록에 속하지 않는 경우 807 단계로 진행하고, 프로그램 어드레스가 오픈 블록에 속하는 경우 809 단계로 진행한다.

807 단계에서, 컨트롤러는 803단계에서 생성한 프로그램 커맨드 및 프로그램 어드레스를 반도체 메모리 장치로 전송할 수 있다. 805 단계에서 프로그램 어드레스가 오픈 블록에 속하지 않으면 프로그램 어드레스가 프리 블록에 속할 것이다. 컨트롤러는 프리 블록에 대해서는 페일 비트 체크 동작의 수행 없이 프로그램 동작을 수행한다.

809 단계에서, 프로그램 어드레스가 오픈 블록에 속하는 경우 페일 비트 체크 동작을 수행할 수 있다. 페일 비트 체크 동작의 구체적인 수행 방법에 대해서는 후술하는 도 9에 대한 설명에서 보다 상세하게 설명한다.

811 단계에서, 페일 비트 체크 동작이 패스이면, 해당 오픈 블록에 대해서 프로그램 동작을 수행한다. 811 단계에서 페일 비트 체크 동작이 페일이면, 해당 오픈 블록에 대해서는 프로그램 동작을 수행하지 아니하고, 새로운 프로그램 어드레스를 생성하기 위해 803 단계로 진행한다. 실시 예에서, 페일 비트 체크 동작에 페일한 오픈 블록은 기입 완료 상태로 설정할 수 있다. 이 때, 페일 비트 체크 동작에 페일한 오픈 블록의 데이터가 저장되지 않은 페이지들에 더미 데이터를 저장하는 프로그램 동작을 수행한 뒤, 기입 완료 상태로 설정할 수 있다.

도 9는 도 8의 페일 비트 체크 동작을 설명하기 위한 순서도이다.

도 9를 참조하면, 901 단계에서, 컨트롤러는 오픈 블록에 포함된 적어도 하나의 페이지의 페일 비트를 검출할 수 있다. 컨트롤러는 페일 비트를 검출하기 위하여 오픈 블록에 포함된 적어도 하나의 페이지를 리드 하기 위한 리드 커맨드를 생성하고, 생성된 리드 커맨드를 반도체 메모리 장치로 전송할 수 있다.

오픈 블록에 포함된 적어도 하나의 페이지는 도 8의 803단계에서 생성된 프로그램 어드레스에 대응하는 페이지들일 수 있다. 실시 예에서, 페일 비트를 검출하는 동작은 오픈 블록의 데이터가 저장되지 않은 페이지들 전부 또는 일부에 대해서 수행될 수 있다. 일부의 페이지들에 대해서 페일 비트를 검출하는 경우, 실시 예에서 일부의 페이지들은 드레인 선택 라인 또는 소스 선택 라인 중 어느 하나의 라인에 인접한 워드 라인에 대응하는 페이지들 중 적어도 하나의 페이지일 수 있다.

실시 예에 따르면, 오픈 블록에 포함된 적어도 하나의 페이지를 리드하는 동작시 선택된 워드 라인에는 제1 페일 체크 전압이 인가될 수 있다. 여기서 제1 페일 체크 전압은 소거 상태의 문턱전압을 검증하는 전압 레벨을 가질 수 있다. 컨트롤러는 프로그램 할 적어도 하나의 페이지에 대하여 제1 페일 체크 전압으로 리드 동작을 수행한 결과를 반도체 메모리 장치로부터 수신할 수 있다.

903 단계에서, 컨트롤러는 검출된 페일 비트의 수가 기준 값을 초과하는지 여부를 판단할 수 있다. 이 때, 기준 값은 제1 기준 값이 사용될 수 있다. 제1 기준 값은 1키로바이트(1kB)당 몇 비트의 페일 비트를 가지는지를 나타낸다. 실시 예에서, 제1 기준 값은 1kB당 5개의 페일 비트를 나타낼 수 있다.

903 단계에서 판단한 결과, 컨트롤러는 검출된 페일 비트의 수가 제1 기준 값을 초과하면 905 단계로 진행하여 페일 비트 체크 동작이 페일한 것으로 결정할 수 있다. 또는 컨트롤러는 검출된 페일 비트의 수가 제1 기준 값을 초과하지 않으면 907 단계로 진행하여 페일 비트 체크 동작이 패스한 것으로 결정할 수 있다.

도 10은 본 발명의 다른 실시 예에 따른 프로그램 동작을 설명하기 위한 순서도이다.

도 10의 실시 예는 프로그램 동작을 수행한 뒤 수행하는 페일 비트 체크 동작에 대한 것이다. 도 10을 참조하면, 1001단계에서, 컨트롤러는 프로그램된 적어도 하나의 페이지에 대한 페일 비트 체크 동작을 수행할 수 있다. 프로그램 동작을 수행한 뒤 수행하는 페일 비트 체크 동작의 구체적인 설명은 후술하는 도 11에 대한 설명에서 보다 상세하게 설명한다.

1003 단계에서, 페일 비트 체크 동작이 패스이면 컨트롤러는 페일 비트 체크 동작을 종료한다. 1003 단계에서 컨트롤러는, 페일 비트 체크 동작이 페일이면, 해당 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키기 위해 반도체 메모리 장치를 제어할 수 있다. 컨트롤러는 페일 비트 체크 동작이 페일된 메모리 블록의 데이터를 프리 블록에 저장하기 위해서 해당 메모리 블록의 데이터를 리드하는 리드 커맨드를 반도체 메모리 장치로 전송할 수 있다. 이후에 컨트롤러는 리드된 데이터를 프리 블록에 저장하기 위해 프로그램 커맨드 및 프로그램 어드레스를 반도체 메모리 장치로 전송할 수 있다. 실시 예에서, 컨트롤러는 페일 비트 체크 동작이 페일된 메모리 블록을 소거하고 해당 메모리 블록을 소거 상태로 설정할 수 있다(미도시).

도 11은 도 10의 페일 비트 체크 동작을 설명하기 위한 순서도이다.

도 11을 참조하면, 1101단계에서, 컨트롤러는 프로그램 된 적어도 하나의 페이지의 페일 비트를 검출할 수 있다. 컨트롤러는 페일 비트를 검출하기 위하여 프로그램 된 적어도 하나의 페이지를 리드 하기 위한 리드 커맨드를 생성하고, 생성된 리드 커맨드를 반도체 메모리 장치로 전송할 수 있다.

실시 예에서, 페일 비트를 검출하는 동작은 프로그램 동작이 완료된 뒤, 해당 프로그램 동작을 통해 프로그램 된 페이지들 전부 또는 일부에 대해서 수행될 수 있다. 컨트롤러는 일부의 페이지들에 대해서 페일 비트를 검출하는 경우, 해당 메모리 블록에서 가장 마지막에 프로그램 된 페이지의 페일 비트를 검출할 수 있다.

실시 예에 따르면, 프로그램 된 적어도 하나의 페이지를 리드하는 동작시 선택된 워드 라인에는 제2 페일 체크 전압이 인가될 수 있다. 제2 페일 체크 전압은 소거 상태의 문턱전압을 검증하는 전압 레벨을 가질 수 있다. 또는 제2 페일 체크 전압은 하나의 메모리 셀이 세 개의 데이터 비트를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC)로 구성되는 경우 가장 마지막에 프로그램 된 논리 페이지를 리드하기 위한 전압일 수 있다. 실시 예에서 제2 페일 체크 전압은 최상위비트(Most Significant Bit, MSB)을 리드하기 위한 리드 전압일 수 있다. 실시 예에서, 제2 페일 체크 전압은 제1 리드 전압(R1)일 수 있다. 컨트롤러는 프로그램 된 적어도 하나의 페이지에 대하여 제2 페일 체크 전압으로 리드 동작을 수행한 결과를 반도체 메모리 장치로부터 수신할 수 있다.

1103 단계에서, 컨트롤러는 검출된 페일 비트의 수가 기준 값을 초과하는지 여부를 판단할 수 있다. 이 때, 기준 값은 제2 기준 값이 사용될 수 있다. 제2 기준 값은 1키로바이트(1kB)당 몇 비트의 페일 비트를 가지는지를 나타낸다. 실시 예에서, 제2 기준 값은 1kB당 50개의 페일 비트를 나타낼 수 있다. 실시 예에서, 제2 기준 값은 프로그램 동작의 수행 전에 수행되는 페일 비트 체크 동작에서 사용되는 제1 기준 값보다 더 큰 값일 수 있다.

1103 단계에서 판단한 결과, 컨트롤러는 검출된 페일 비트의 수가 제2 기준 값을 초과하면 1105 단계로 진행하여 페일 비트 체크 동작이 페일한 것으로 결정할 수 있다. 또는 컨트롤러는 검출된 페일 비트의 수가 제2 기준 값을 초과하지 않으면 1107 단계로 진행하여 페일 비트 체크 동작이 패스한 것으로 결정할 수 있다.

도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.

도 12의 실시 예는 컨트롤러가 호스트의 프로그램 요청에 따라 프로그램 동작 전 페일 비트 체크 동작을 수행하는 도 9 내지 10의 실시 예와 달리, 컨트롤러는 프로그램 커맨드 및 어드레스를 전송하고, 반도체 메모리 장치가 프로그램 전압을 인가하는 프로그램 동작을 수행하기 전에 오픈 블록에 대한 페일 비트 체크 동작을 수행하는 실시 예를 설명하기 위한 도면이다.

도 12를 참조하면, 반도체 메모리 장치는 1201 단계에서, 컨트롤러로부터 프로그램 커맨드 및 프로그램 어드레스를 수신할 수 있다. 프로그램 어드레스는 반도체 메모리 장치에 포함된 메모리 블록들 중 어느 하나의 블록을 특정하고, 해당 메모리 블록 내에 포함된 적어도 하나의 페이지에 대응되는 물리 블록 어드레스일 수 있다.

1203 단계에서, 반도체 메모리 장치는 프로그램 어드레스로부터 프로그램 할 적어도 하나의 페이지를 선택하고 프로그램 할 적어도 하나의 페이지의 페일 비트를 검출할 수 있다. 구체적으로 반도체 메모리 장치는 선택된 워드 라인에 제1 페일 체크 전압을 인가하여 프로그램 할 적어도 하나의 페이지의 데이터를 리드 할 수 있다. 제1 페일 체크 전압은 소거 상태의 문턱전압을 검증하는 전압 레벨을 가질 수 있다.

1205 단계에서, 반도체 메모리 장치는 검출된 페일 비트 수가 제1 기준 값을 초과하는 지 여부를 판단할 수 있다. 반도체 메모리 장치는 제1 페일 체크 전압으로 선택된 페이지를 리드하고, 그 결과로부터 검출된 페일 비트 수가 기준 값을 초과하는 지 여부를 판단할 수 있다. 판단 결과 검출된 페일 비트 수가 제1 기준 값을 초과하면, 1207 단계로 진행하고, 검출된 페일 비트 수가 제1 기준 값을 초과하지 않으면 1209 단계로 진행한다.

1207 단계에서, 반도체 메모리 장치는 1201 단계에서 수신한 프로그램 커맨드 및 프로그램 어드레스에 따라 프로그램 동작을 수행할 수 있다.

1209 단계에서 반도체 메모리 장치는 선택된 페이지가 포함된 메모리 블록이 페일 블록임을 나타내는 페일 블록 검출 신호를 컨트롤러로 출력할 수 있다.

컨트롤러는 반도체 메모리 장치로부터 페일 블록 검출 신호를 수신하면, 프로그램 할 적어도 하나의 페이지가 포함된 메모리 블록의 상태를 기입 완료 블록으로 설정하고, 다른 메모리 블록에 프로그램 하기 위한 프로그램 어드레스를 다시 생성하여 반도체 메모리 장치에 전송할 수 있다. 실시 예에서, 반도체 메모리 장치는 선택된 페이지가 속한 오픈 블록의 데이터가 저장되지 않은 페이지들에 더미 데이터를 저장할 수 있다(미도시).

도 13은 본 발명의 다른 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.

구체적으로, 도 13의 실시 예는 프로그램 동작을 수행하기 전에 프로그램 할 적어도 하나의 페이지에 대한 페일 비트 체크 동작을 수행하고, 프로그램 동작을 수행한 뒤에 프로그램 된 적어도 하나의 페이지에 대해 페일 비트 체크 동작을 수행하는 메모리 시스템의 동작을 나타낸 도면이다.

도 13에서 1301 단계 내지 1311 단계는 도 8을 참조하여 설명된 801 단계 내지 811 단계에 따라 수행될 수 있다. 실시 예에서 1305 단계 내지 1311단계는 도 12를 참조하여 설명된 1201 단계 내지 1209 단계에 따라 수행될 수 있다.

도 13에서 1313 단계 내지 1317 단계는 도 10을 참조하여 설명된 1001 단계 내지 1005 단계에 따라 수행될 수 있다.

실시 예에서 1313 단계 내지 1317 단계는 후술하는 설명에 따라 수행될 수 있다.

1313 단계에서, 반도체 메모리 장치는 프로그램 동작이 완료되면, 프로그램 된 적어도 하나의 페이지에 대해 페일 비트 체크 동작을 수행할 수 있다. 실시 예에서, 페일 비트를 검출하는 동작은 프로그램 동작이 완료된 뒤, 해당 프로그램 동작을 통해 프로그램 된 페이지들 전부 또는 일부에 대해서 수행될 수 있다. 반도체 메모리 장치는 일부의 페이지들에 대해서 페일 비트를 검출하는 경우, 해당 메모리 블록에서 가장 마지막에 프로그램 된 페이지의 페일 비트를 검출할 수 있다.

실시 예에 따르면, 프로그램 된 적어도 하나의 페이지를 리드하는 동작시 선택된 워드 라인에는 제2 페일 체크 전압이 인가될 수 있다. 제2 페일 체크 전압은 소거 상태의 문턱전압을 검증하는 전압 레벨을 가질 수 있다. 또는 제2 페일 체크 전압은 하나의 메모리 셀이 세 개의 데이터 비트를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC)로 구성되는 경우 가장 마지막에 프로그램 된 논리 페이지를 리드하기 위한 전압일 수 있다. 실시 예에서 제2 페일 체크 전압은 최상위비트(Most Significant Bit, MSB)을 리드하기 위한 리드 전압일 수 있다. 실시 예에서, 제2 페일 체크 전압은 제1 리드 전압(R1)일 수 있다.

반도체 메모리 장치는 검출된 페일 비트의 수가 기준 값을 초과하는지 여부를 판단할 수 있다. 이 때, 기준 값은 제2 기준 값이 사용될 수 있다. 제2 기준 값은 1키로바이트(1kB)당 몇 비트의 페일 비트를 가지는지를 나타낸다. 실시 예에서, 제2 기준 값은 1kB당 50개의 페일 비트를 나타낼 수 있다. 실시 예에서, 제2 기준 값은 프로그램 동작의 수행 전에 수행되는 페일 비트 체크 동작에서 사용되는 제1 기준 값보다 더 큰 값일 수 있다.

반도체 메모리 장치는 프로그램 된 적어도 하나의 페이지의 페일 비트들의 수가 제2 기준 값을 초과하면 선택된 페이지가 포함된 메모리 블록이 페일 블록임을 나타내는 페일 블록 검출 신호를 컨트롤러로 출력할 수 있다.

컨트롤러는 프로그램 된 적어도 하나의 페이지가 포함된 메모리 블록에 저장된 데이터를 다른 메모리 블록으로 이동시키는 동작을 수행하고, 해당 메모리 블록의 상태를 베드 블록으로 설정할 수 있다. 실시 예에서, 컨트롤러는 해당 메모리 블록을 소거하고 메모리 블록의 상태를 소거 상태로 설정할 수 있다. 반도체 메모리 장치는 프로그램 된 적어도 하나의 페이지의 페일 비트들의 수가 제2 기준 값을 초과하지 않으면, 동작을 종료한다.

도 14는 도 1의 컨트롤러를 구현하기 위한 일 실시 예를 보여주는 블록도이다.

도 14를 참조하면, 컨트롤러(1600)는 램(1610, Random Access Memory), 프로세싱 유닛(1620, processing unit), 호스트 인터페이스(1630, host interface), 메모리 인터페이스(1640, memory interface) 및 에러 정정 블록(1650)을 포함한다.

프로세싱 유닛(1620)은 컨트롤러(1600)의 제반 동작을 제어한다. 램(1610)은 프로세싱 유닛(1620)의 동작 메모리, 반도체 메모리 장치 및 호스트 사이의 캐시 메모리, 그리고 반도체 장치 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다. 프로세싱 유닛(1620)은 펌웨어를 실행하여 도 3을 참조하여 설명된 프로세서(220)의 기능을 수행할 수 있다.

호스트 인터페이스(1630)는 호스트 및 컨트롤러(1600) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 실시 예로서, 컨트롤러(1600)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성된다.

메모리 인터페이스(1640)는 반도체 메모리 장치와 인터페이싱한다.

에러 정정 블록(1650)은 에러 정정 코드를 이용하여 반도체 메모리 장치로부터 수신된 데이터를 디코딩할 것이다.

도 15는 도 14의 컨트롤러를 포함하는 메모리 시스템의 응용 예를 보여주는 블록도이다.

도 15를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 15에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 4를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 3을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성될 수 있다. 도 15에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.

컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 16은 도 15을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

도 16을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 16에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 16에서, 도 15를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 1을 참조하여 설명된 메모리 시스템으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 1 및 도 15를 참조하여 설명된 메모리 시스템들을 모두 포함하도록 구성될 수 있다.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 주변회로
200: 컨트롤러
270: 메모리 블록 관리부

Claims

복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서,
상기 복수의 메모리 블록들 중 오픈 블록에 포함된 적어도 하나의 페이지에 프로그램 동작을 수행하는 프로그램 커맨드 및 프로그램 어드레스를 생성하는 단계;
상기 프로그램 어드레스에 대응하는 적어도 하나의 페이지의 데이터를 리드하는 단계; 및
상기 적어도 하나의 페이지의 데이터에 포함된 페일 비트들의 개수가 제1 기준값 보다 작거나 같으면, 상기 프로그램 커맨드 및 프로그램 어드레스를 상기 반도체 메모리 장치에 전송하는 단계;를 포함하는 컨트롤러의 동작 방법.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서,
상기 페이지의 데이터에 포함된 페일 비트들의 개수가 제1 기준 값을 초과하면, 상기 오픈 블록 이외의 메모리 블록에 프로그램 동작을 수행하는 프로그램 커맨드 및 프로그램 어드레스를 생성하는 단계;를 더 포함하는 컨트롤러의 동작 방법.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 2항에 있어서,
상기 오픈 블록의 데이터가 저장되지 않은 적어도 하나의 페이지들에 더미 데이터를 프로그램 하는 단계; 및
상기 오픈 블록을 소거 상태로 설정하는 단계;를 더 포함하는 컨트롤러의 동작 방법.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서, 상기 제1 기준 값은,
1키로바이트(1kB)당 기 설정된 페일 비트의 개수인 컨트롤러의 동작 방법.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서, 상기 적어도 하나의 페이지는,
상기 오픈 블록의 드레인 선택 라인 또는 소스 선택 라인 중 어느 하나의 라인에 인접한 워드 라인에 대응되는 페이지인 컨트롤러의 동작 방법.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서, 상기 적어도 하나의 페이지의 데이터를 리드하는 단계는,
상기 적어도 하나의 페이지에 대한 리드 커맨드를 반도체 메모리 장치에 전송하는 단계;
상기 반도체 메모리 장치로부터 상기 적어도 하나의 페이지의 데이터를 제1 페일 체크 전압으로 리드한 데이터를 수신하는 단계;를 포함하는 컨트롤러의 동작 방법.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 6항에 있어서, 상기 제1 페일 체크 전압은,
소거 상태의 문턱전압을 검증하는 전압 레벨인 컨트롤러의 동작 방법.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 1항에 있어서,
상기 프로그램 커맨드에 따른 프로그램 동작이 완료되면, 프로그램 된 적어도 하나의 페이지의 데이터를 리드 하는 단계; 및
상기 프로그램 된 적어도 하나의 페이지의 데이터에 포함된 페일 비트의 수가 제2 기준 값을 초과하면, 상기 프로그램 된 적어도 하나의 페이지가 포함된 메모리 블록의 데이터를 상기 오픈 블록 이외의 메모리 블록에 이동하는 단계;를 더 포함하는 컨트롤러의 동작 방법.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 8항에 있어서, 상기 제2 기준 값은,
상기 제1 기준 값보다 큰 값을 갖는 컨트롤러의 동작 방법.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 8항에 있어서, 상기 프로그램 커맨드에 따른 프로그램 동작이 완료되면, 프로그램 된 적어도 하나의 페이지의 데이터를 리드 하는 단계는,
상기 프로그램 된 적어도 하나의 페이지에 대한 리드 커맨드를 반도체 메모리 장치에 전송하는 단계;
상기 반도체 메모리 장치로부터 상기 프로그램 된 적어도 하나의 페이지의 데이터를 제2 페일 체크 전압으로 리드한 데이터를 수신하는 단계;를 포함하는 컨트롤러의 동작 방법.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 10항에 있어서, 상기 제2 페일 체크 전압은,
상기 프로그램 된 적어도 하나의 페이지에 포함된 메모리 셀들을 소거 상태와 프로그램 상태로 구분하기 위한 리드 전압인 컨트롤러의 동작 방법.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 8항에 있어서, 상기 프로그램 된 적어도 하나의 페이지는,
상기 오픈 블록에 포함된 복수의 페이지들 중 상기 프로그램 동작에서 마지막에 프로그램 된 페이지인 컨트롤러의 동작 방법.
복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러에 있어서,
상기 복수의 메모리 블록의 상태인 메모리 블록 상태 정보를 관리하는 메모리 블록 관리부; 및
상기 메모리 블록 상태 정보를 기초로 상기 복수의 메모리 블록 중 오픈 블록에 포함된 적어도 하나의 페이지에 프로그램 동작을 수행하기 전에 상기 프로그램 동작을 수행할 페이지 중 적어도 하나의 페이지에 대한 페일 비트 체크 동작을 수행하고, 상기 적어도 하나의 페이지의 데이터에 포함된 페일 비트들의 개수가 제1 기준 값보다 작거나 같으면 상기 프로그램 동작을 수행하는 프로그램 커맨드 및 프로그램 어드레스를 생성하는 프로세서;를 포함하는 컨트롤러.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 13항에 있어서, 상기 프로세서는,
상기 오픈 블록에 포함된 적어도 하나의 페이지의 데이터를 리드하고, 상기 적어도 하나의 페이지의 데이터에 포함된 페일 비트의 개수가 제1 기준 값을 초과하면, 상기 오픈 블록 이외의 메모리 블록에 프로그램 동작을 수행하는 프로그램 커맨드 및 프로그램 어드레스를 생성하는 컨트롤러.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제 13항에 있어서, 상기 프로세서는,
상기 오픈 블록의 데이터가 저장되지 않은 적어도 하나의 페이지들에 더미 데이터를 프로그램 하고,
상기 메모리 블록 관리부는,
상기 오픈 블록을 소거 상태로 설정하는 컨트롤러.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 14항에 있어서, 상기 프로세서는,
상기 프로그램 동작에 따라 프로그램 된 적어도 하나의 페이지의 데이터를 리드하고, 상기 프로그램 된 적어도 하나의 페이지의 데이터에 포함된 페일 비트의 수가 제2 기준 값을 초과하면, 상기 프로그램 된 적어도 하나의 페이지가 포함된 메모리 블록의 데이터를 상기 오픈 블록 이외의 메모리 블록에 이동시키는 컨트롤러.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 16항에 있어서, 상기 제2 기준 값은,
상기 제1 기준 값보다 큰 값을 갖는 컨트롤러.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 16항에 있어서, 상기 프로세서는,
상기 프로그램 된 적어도 하나의 페이지가 포함된 메모리 블록을 소거하고,
상기 메모리 블록 관리부는,
상기 상기 프로그램 된 적어도 하나의 페이지가 포함된 메모리 블록을 프리 블록 상태로 설정하는 컨트롤러.
프로그램 동작을 수행하기 전 프로그램 할 메모리 블록에 포함된 적어도 하나의 페이지에 대한 제1 페일 비트 체크 동작을 수행하는 단계;
상기 제1 페일 비트 체크 동작 결과에 따라 상기 프로그램 동작을 수행하는 단계;
상기 프로그램 동작에 따라 프로그램 된 적어도 하나의 페이지에 대한 제2 페일 비트 체크 동작을 수행하는 단계; 및
상기 제2 페일 비트 체크 동작 결과에 따라 상기 메모리 블록에 저장된 데이터를 상기 메모리 블록 이외의 메모리 블록에 저장하는 단계;를 포함하는 메모리 시스템의 동작 방법.