KR20210076729A - 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법 - Google Patents

반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 읽기 및 쓰기 회로, 비트 플립 감지부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 읽기 및 쓰기 회로는 프로그램 데이터를 수신하고, 상기 프로그램 데이터에 기초하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 비트 플립 감지부는 상기 읽기 및 쓰기 회로로부터 상기 프로그램 데이터를 수신하고, 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 판단한다. 상기 제어 로직은 상기 읽기 및 쓰기 회로의 프로그램 동작을 제어하고, 상기 비트 플립 감지부의 판단 결과에 기초하여 프로그램 상태 정보를 생성한다.

Description

반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법 {SEMICONDUCTOR MEMORY DEVICE, CONTROLLER AND OPERATING METHODS THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치, 컨트롤러 및 이들의 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 반도체 메모리 장치는 2차원 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 동작 신뢰성이 향상된 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 읽기 및 쓰기 회로, 비트 플립 감지부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 읽기 및 쓰기 회로는 프로그램 데이터를 수신하고, 상기 프로그램 데이터에 기초하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 비트 플립 감지부는 상기 읽기 및 쓰기 회로로부터 상기 프로그램 데이터를 수신하고, 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 판단한다. 상기 제어 로직은 상기 읽기 및 쓰기 회로의 프로그램 동작을 제어하고, 상기 비트 플립 감지부의 판단 결과에 기초하여 프로그램 상태 정보를 생성한다.
일 실시 예에서, 상기 비트 플립 감지부는 비트 카운터, 기준값 저장부 및 비교부를 포함할 수 있다. 상기 비트 카운터는 상기 프로그램 데이터에 포함된 비트들 중 제1 비트의 수를 카운트할 수 있다. 상기 기준값 저장부는 상기 프로그램 데이터의 비트 플립을 판정하기 위한 기준값을 저장할 수 있다. 상기 비교부는 상기 제1 비트의 수와 상기 기준값을 비교하여, 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 나타내는 비트 플립 정보를 생성할 수 있다.
일 실시 예에서, 상기 제1 비트는 상기 프로그램 데이터에 포함된 1의 비트일 수 있다.
일 실시 예에서, 상기 제1 비트는 상기 프로그램 데이터에 포함된 0의 비트일 수 있다.
일 실시 예에서, 상기 기준값은 제1 기준값 및 상기 제1 기준값보다 큰 제2 기준값을 포함할 수 있다. 상기 제1 비트의 수가 상기 제1 기준값보다 크고 상기 제2 기준값보다 작은 경우, 상기 비교부는 상기 프로그램 데이터에 비트 플립이 발생하지 않았음을 나타내는 상기 비트 플립 정보를 생성할 수 있다.
일 실시 예에서, 상기 프로그램 데이터에 기초한 프로그램 동작이 실패한 경우, 상기 제어 로직은, 상기 비트 플립 정보에 기초하여, 비트 플립과 무관한 프로그램 실패가 발생하였음을 나타내는 상기 프로그램 상태 정보를 생성할 수 있다.
일 실시 예에서, 상기 기준값은 제1 기준값 및 상기 제1 기준값보다 큰 제2 기준값을 포함할 수 있다. 상기 제1 비트의 수가 상기 제1 기준값보다 작거나 같은 경우, 또는 상기 제1 비트의 수가 상기 제2 기준값보다 크거나 같은 경우, 상기 비교부는 상기 프로그램 데이터에 비트 플립이 발생하였음을 나타내는 상기 비트 플립 정보를 생성할 수 있다.
일 실시 예에서, 상기 제어 로직은 상기 비트 플립 정보에 기초하여, 비트 플립에 의한 프로그램 실패가 발생하였음을 나타내는 상기 프로그램 상태 정보를 생성할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 프로그램 데이터를 수신하고, 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 판단하며, 상기 판단 결과에 기초하여 상기 프로그램 데이터에 기초한 프로그램 동작의 성공 여부를 결정한다.
일 실시 예에서, 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 판단하는 단계는, 상기 프로그램 데이터에 포함된 제1 비트의 수를 카운트하는 단계, 상기 제1 비트의 수를 기준값과 비교하는 단계 및 상기 비교 결과에 기초하여 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 결정하는 단계를 포함한다.
일 실시 예에서, 상기 기준값은 제1 기준값 및 상기 제1 기준값보다 큰 제2 기준값을 포함할 수 있다. 상기 비교 결과에 기초하여 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 결정하는 단계에서는, 상기 제1 비트의 수가 상기 제1 기준값보다 크고 상기 제2 기준값보다 작은 경우, 상기 프로그램 데이터에 비트 플립이 발생하지 않은 것으로 결정할 수 있다.
일 실시 예에서, 상기 판단 결과에 기초하여 상기 프로그램 데이터에 기초한 프로그램 동작의 성공 여부를 결정하는 단계는, 상기 프로그램 동작을 개시하는 단계 및 상기 프로그램 동작의 성공 여부를 결정하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 기준값은 제1 기준값 및 상기 제1 기준값보다 큰 제2 기준값을 포함할 수 있다. 상기 비교 결과에 기초하여 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 결정하는 단계에서는, 상기 제1 비트의 수가 상기 제1 기준값보다 작거나 같은 경우, 또는 상기 제1 비트의 수가 상기 제2 기준값보다 크거나 같은 경우, 상기 프로그램 데이터에 비트 플립이 발생한 것으로 결정할 수 있다.
일 실시 예에서, 상기 판단 결과에 기초하여 상기 프로그램 데이터에 기초한 프로그램 동작의 성공 여부를 결정하는 단계에서는, 상기 프로그램 동작이 실패한 것으로 결정할 수 있다.
본 발명의 또 다른 실시 예에 따라, 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 상기 반도체 메모리 장치로 프로그램 데이터를 전달하는 단계, 상기 반도체 메모리 장치의 프로그램 상태를 확인하는 단계 및 상기 반도체 메모리 장치의 프로그램 동작이 실패한 경우, 상기 프로그램 데이터의 비트 플립 여부에 기초하여 상기 반도체 메모리 장치의 프로그램 동작을 제어하는 단계를 포함한다.
일 실시 예에서, 상기 반도체 메모리 장치의 프로그램 상태를 확인하는 단계에서는, 상기 반도체 메모리 장치로부터 수신되는 프로그램 상태 정보를 확인하여, 상기 프로그램 동작의 실패가 비트 플립에 의한 것인지 여부를 판단할 수 있다.
일 실시 예에서, 비트 플립에 의해 상기 프로그램 동작이 실패한 경우, 상기 프로그램 데이터의 비트 플립 여부에 기초하여 상기 반도체 메모리 장치의 프로그램 동작을 제어하는 단계는, 상기 프로그램 데이터를 상기 반도체 메모리 장치로 재전달하는 단계를 포함할 수 있다.
일 실시 예에서, 비트 플립에 의해 상기 프로그램 동작이 실패한 경우, 상기 프로그램 데이터의 비트 플립 여부에 기초하여 상기 반도체 메모리 장치의 프로그램 동작을 제어하는 단계는, 상기 프로그램 동작을 시도한 물리 페이지를 무효 페이지로 등록하는 단계 및 프로그램 어드레스를 변경하여 상기 프로그램 데이터를 상기 반도체 메모리 장치로 재전달하는 단계를 포함할 수 있다.
일 실시 예에서, 비트 플립에 의해 상기 프로그램 동작이 실패한 경우, 상기 프로그램 데이터의 비트 플립 여부에 기초하여 상기 반도체 메모리 장치의 프로그램 동작을 제어하는 단계는, 상기 프로그램 동작을 시도한 플레인 내 모든 메모리 블록을 배드 블록으로 등록하는 단계 및 프로그램 어드레스를 변경하여 상기 프로그램 데이터를 상기 반도체 메모리 장치로 재전달하는 단계를 포함할 수 있다.
일 실시 예에서, 비트 플립과 무관하게 상기 프로그램 동작이 실패한 경우, 상기 프로그램 데이터의 비트 플립 여부에 기초하여 상기 반도체 메모리 장치의 프로그램 동작을 제어하는 단계는, 상기 반도체 메모리 장치의 프로그램 파라미터를 변경하는 단계 및 상기 프로그램 데이터를 상기 반도체 메모리 장치로 재전달하는 단계를 포함할 수 있다.
본 기술에 의하면 동작 신뢰성이 향상된 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 저장 장치를 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 예시적인 실시 예에 따른 페이지 버퍼(131)를 개략적으로 나타내는 도면이다.
도 8은 복수의 페이지 버퍼들에 저장되는 데이터를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 비트 플립 감지부(160)의 예시적인 실시 예를 나타내는 블록도이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다.
도 11a는 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 11b는 본 발명의 다른 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다.
도 13a는 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 13b는 본 발명의 다른 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 14는 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 15는 도 1의 저장 장치의 응용 예를 보여주는 블록도이다.
도 16은 도 15를 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 저장 장치를 나타내는 블록도이다.
도 1을 참조하면, 저장 장치(1000)는 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 저장 장치(1000)는 호스트(300)와 통신한다. 또한 컨트롤러(200)는 호스트(300)로부터 수신한 요청들에 기초하여, 커맨드들(CMDs)을 전달함으로써 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한, 컨트롤러(200)는 각 커맨드들(CMDs)에 대응하는 데이터(DATA)를 반도체 메모리 장치(100)로 전달하거나, 또는 반도체 메모리 장치(100)로부터 수신한다. 예를 들어, 호스트(300)로부터 프로그램 요청 및 프로그램 데이터를 수신한 경우, 컨트롤러(200)는 이에 대응하는 프로그램 커맨드 및 프로그램 데이터를 반도체 메모리 장치(100)로 전달한다. 다른 예에서, 호스트(300)로부터 리드 요청을 수신한 경우, 컨트롤러(200)는 이에 대응하는 리드 커맨드를 반도체 메모리 장치(100)로 전달한다. 이후, 반도체 메모리 장치(100)는 리드 커맨드에 대응하는 리드 데이터를 컨트롤러(200)로 전달한다.
프로그램 동작을 위해 컨트롤러(200)로부터 반도체 메모리 장치(100)로 프로그램 데이터가 전달된다. 상기 프로그램 데이터는 반도체 메모리 장치(100)의 페이지 버퍼에 저장된다. 상기 페이지 버퍼는 반도체 메모리 장치(100)의 읽기 및 쓰기 회로에 포함될 수 있다. 읽기 및 쓰기 회로 및 페이지 버퍼에 대해서는 도 2를 참조하여 후술하기로 한다. 이후, 페이지 버퍼에 저장된 프로그램 데이터에 기초하여, 반도체 메모리 장치(100)에 포함된 메모리 셀들이 프로그램 된다.
프로그램 데이터가 컨트롤러(200)에서 페이지 버퍼로 전달되는 과정에서, 또는 프로그램 데이터가 페이지 버퍼에 저장되는 과정에서 비트 플립(Bit-flip)이 발생할 수 있다. 비트 플립은 데이터 에러의 일종으로, 데이터에 포함된 비트들 중 일부의 값이 변경되는 현상을 의미한다. 일 예로서, 프로그램 데이터가 페이지 버퍼로 전달되어 저장되는 과정에서 비트 플립이 발생한 경우에, 에러를 포함하는 데이터가 반도체 메모리 장치의 메모리 셀들에 프로그램 된다. 다른 예로서, 반도체 메모리 장치 내 페이지 버퍼 회로에 결함이 발생하여 프로그램 데이터에 비트 플립이 발생한 경우에, 에러를 포함하는 데이터가 반도체 메모리 장치의 메모리 셀들에 프로그램 된다. 이 경우 반도체 메모리 장치 및 이를 포함하는 저장 장치의 신뢰성이 문제된다.
컨트롤러(200)는 반도체 메모리 장치(100)의 프로그램 동작을 제어하기 위해, 프로그램 커맨드 및 이에 대응하는 프로그램 데이터를 반도체 메모리 장치(100)로 전달한다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)는 페이지 버퍼에 저장된 프로그램 데이터의 비트 플립 여부를 판단한다. 이 과정에서, 반도체 메모리 장치(100)는 수신한 프로그램 데이터에 포함된 1의 비트 수가 특정 범위 내에 있는지 여부에 기초하여, 해당 프로그램 데이터의 비트 플립 여부를 판단할 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100)로 프로그램 데이터를 전달하기 전에 데이터 랜더마이징 동작을 수행할 수 있다. 상기 데이터 랜더마이징 동작에 의해, 반도체 메모리 장치(100)로 전달되는 실제 프로그램 데이터는 랜더마이징 된 데이터일 수 있다. 상기 랜더마이징 된 데이터에는 1의 비트 수와 0의 비트 수가 거의 동일하게 포함될 수 있다. 일 예로서, 반도체 메모리 장치(100)로 전달되는 프로그램 데이터는 1의 비트 수가 전체 데이터 내 비트 수의 약 50 퍼센트를 차지할 수 있다.
다만, 컨트롤러(200)에서 반도체 메모리 장치(100)로 프로그램 데이터가 전달되는 과정에서 노이즈 등에 의한 전송 오류가 발생하는 경우, 또는 페이지 버퍼 회로에 결함이 존재하는 경우, 반도체 메모리 장치(100)의 페이지 버퍼 내에 저장된 프로그램 데이터 내 1의 비트 수와 0의 비트 수에 차이가 발생할 수 있다. 이 경우, 반도체 메모리 장치(100)로 수신된 프로그램 데이터에 포함된 1의 비트 수는 전체 데이터 내 비트 수의 50 퍼센트보다 크거나, 또는 50 퍼센트보다 작은 값일 수 있다. 반도체 메모리 장치(100)는 페이지 버퍼 내에 저장된 프로그램 데이터에 포함된 1의 비트 수가 전체 데이터 내 비트 수의 50 퍼센트를 중심으로 일정 범위 내에 포함되지 않는 경우, 해당 프로그램 데이터에 비트 플립이 발생한 것으로 결정할 수 있다. 한편, 반도체 메모리 장치(100)는 페이지 버퍼 내에 저장된 프로그램 데이터에 포함된 1의 비트 수가 전체 데이터 내 비트 수의 50 퍼센트를 중심으로 일정 범위 내에 포함된 경우, 해당 프로그램 데이터에 비트 플립이 발생하지 않은 것으로 결정할 수 있다.
프로그램 데이터에 비트 플립이 발생하지 않은 것으로 결정된 경우, 반도체 메모리 장치(100)는 수신한 프로그램 데이터를 저장할 수 있다. 프로그램 데이터에 비트 플립이 발생한 것으로 결정된 경우, 반도체 메모리 장치(100)는 비트 플립이 발생하였음을 나타내는 정보를 컨트롤러(200)로 전달할 수 있다. 컨트롤러(200)는 반도체 메모리 장치(100)로부터 수신한 정보에 기초하여 후속 동작을 수행할 수 있다.
예를 들어, 데이터 전송 과정에서 비트 플립이 발생한 경우 컨트롤러(200)는 반도체 메모리 장치(100)로 동일한 프로그램 데이터를 다시 전송하고, 다시 전송된 데이터를 프로그램 하도록 반도체 메모리 장치(100)를 제어할 수 있다. 따라서, 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치(1000)의 신뢰성이 향상될 수 있다.
다른 예로서, 페이지 버퍼 회로에 결함이 존재하는 경우 컨트롤러(200)는 해당 페이지 버퍼 회로를 사용하는 플레인 내 모든 메모리 블록들을 배드 블록으로 등록할 수 있다. 추가적으로, 반도체 메모리 장치(100)의 다른 플레인에 포함된 메모리 블록에 데이터를 프로그램하도록 프로그램 데이터를 반도체 메모리 장치(100)로 다시 전송할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치(100) 및 컨트롤러(200)에 의하면 비트 플립에 의하여 발생하는 프로그램 오류를 방지할 수 있다. 이에 따라 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치(1000)의 동작 신뢰성이 향상될 수 있다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 비트 플립 감지부(160)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 전술한 바와 같이, 전압 생성부(150)는 차지 펌프(charge pump)를 포함할 수 있으며, 상기 차지 펌프는 상술한 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)에 포함되는 차지 펌프의 구체적인 구성은 필요에 따라 다양하게 설계될 수 있다.
비트 플립 감지부(160)는 읽기 및 쓰기 회로(130)에 저장된 프로그램 데이터(DATA_PGM)를 수신하고, 프로그램 데이터(DATA_PGM)의 비트 플립 여부를 판단할 수 있다. 판단 결과, 비트 플립 감지부(160)는 프로그램 데이터(DATA_PGM)에 비트 플립이 발생하였는지 여부를 나타내는 비트 플립 정보(INF_BF)를 제어 로직으로 전달한다.
프로그램 데이터(DATA_PGM)은 읽기 및 쓰기 회로(130)로 전달되는 데이터(DATA) 중, 컨트롤러(200)로부터 전달된 프로그램 데이터를 의미할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
제어 로직(140)은 반도체 메모리 장치(100)의 프로그램 동작에 대한 상태를 나타내는 프로그램 상태 정보(INF_PS)를 컨트롤러(200)로 전달할 수 있다. 프로그램 상태 정보(INF_PS)는 컨트롤러(200)로부터 수신한 프로그램 커맨드에 따른 프로그램 동작이 성공하였는지 또는 실패하였는지를 나타내는 정보를 포함할 수 있다. 한편, 프로그램 동작이 실패한 경우, 프로그램 상태 정보(INF_PS)는 해당 프로그램 실패가 비트 플립에 따른 실패인지, 또는 비트 플립과는 무관한 통상적인 프로그램 실패를 나타내는 정보를 포함할 수 있다. 이 경우, 프로그램 상태 정보(INF_PS)는 프로그램 실패 여부를 나타내는 데이터 필드 이외에, 비트 플립의 발생 여부를 나타내는 데이터 필드를 추가적으로 포함할 수 있다.
일 예로서, 비트 플립 감지부(160)로부터 제어 로직(140)으로 전달된 비트 플립 정보(INF_BF)가, 프로그램 데이터(DATA_PGM)에 비트 플립이 발생하였음을 나타내는 경우, 제어 로직(140)은 비트 플립에 따른 프로그램 실패를 나타내는 프로그램 상태 정보(INF_PS)를 컨트롤러(200)로 전달할 수 있다.
다른 예로서, 비트 플립 감지부(160)로부터 제어 로직(140)으로 전달된 비트 플립 정보(INF_BF)가, 프로그램 데이터(DATA_PGM)에 비트 플립이 발생하지 않았음을 나타내는 경우에, 통상적인 프로그램 실패가 발생할 수 있다. 예를 들어, 최대 프로그램 펄스가 선택된 프로그램 페이지에 인가되었음에도 검증 결과 프로그램 동작이 완료되지 않은 경우, 프로그램 동작이 종료되고 해당 프로그램 동작은 실패한 것으로 결정될 수 있다. 이와 같은 통상적인 프로그램 실패의 경우, 제어 로직(140)은 비트 플립에 의한 프로그램 실패가 아닌 통상적인 프로그램 실패를 나타내는 프로그램 상태 정보(INF_PS)를 컨트롤러(200)로 전달할 수 있다.
비트 플립 감지부(160)의 보다 자세한 실시 예에 대해서는 도 9를 참조하여 후술하기로 한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 예시적인 실시 예에 따른 페이지 버퍼(131)를 개략적으로 나타내는 도면이다.
리드 또는 프로그램 검증 동작 시, 메모리 셀에 저장된 데이터 또는 메모리 셀의 문턱 전압이 비트 라인(BL)을 통해 센싱(sensing)된다. 페이지 버퍼(131)는 이러한 센싱 결과를 저장하기 위한 비트 라인 센스 래치(BSLAT; 1314)를 포함할 수 있다. 또한 비트 라인 센스 래치(1314)는 프로그램 실행(program execution) 동작 시, 비트 라인(BL)에 인가되는 프로그램 허용 전압 또는 프로그램 금지 전압을 결정하는 데 활용될 수 있다.
페이지 버퍼(131)는 프로그램 동작 시 외부에서 입력된 프로그램 데이터(Data)를 저장하기 위한 복수의 데이터 래치들(1311, 1312, 1313)을 포함할 수 있다. 예를 들어, 도 6에 도시된 실시 예에서, 페이지 버퍼(131)는 3 비트의 데이터를 저장할 수 있다. 이 경우, 데이터 래치(LAT1, 1311)는 최상위 비트(most significant bit; MSB)를 저장하고, 데이터 래치(LAT2, 1312)는 중간 순위 비트(central significant bit; CSB)를 저장하며, 데이터 래치(LAT3, 1313)는 최하위 비트(least significant bit; LSB)를 저장할 수 있다. 메모리 셀이 프로그램 완료될 때까지, 데이터 래치들(1311, 1312, 1313)은 저장된 프로그램 데이터를 유지할 수 있다.
한편, 페이지 버퍼(131)는 비트 라인(BL)과 비트 라인 센스 래치(1314), 데이터 래치들(1311, 1312, 1313) 및 캐시 래치(1315)와의 연결을 제어하는 비트 라인 연결 트랜지스터(1316)를 포함할 수 있다. 비트 라인 연결 트랜지스터(1316)는 비트 라인 연결 신호(PB_SENSE)에 의해 제어된다. 예를 들어, 메모리 셀로부터 데이터를 읽어낼 때, 비트 라인 연결 트랜지스터(1316)는 턴-온(turn-on)되어 비트 라인(BL)과 비트 라인 센스 래치(1314)를 전기적으로 연결시켜 준다. 또한 비트 라인 센스 래치(1314)에 저장된 데이터를 캐시 래치(1315)로 전송할 때 비트 라인 연결 트랜지스터(1316)는 턴-오프(turn-off)될 수 있다.
도 8은 복수의 페이지 버퍼들에 저장되는 데이터를 설명하기 위한 도면이다.
도 8을 참조하면, 읽기 및 쓰기 회로(130)는 제1 내지 제m 페이지 버퍼들(PB1~PBm)을 포함한다. 도 7을 참조하여 설명한 바와 같이, 각 페이지 버퍼는 복수의 데이터 래치들(1311, 1312, 1313)을 포함할 수 있다. 전술한 바와 같이, 데이터 래치(LAT1, 1311)는 최상위 비트(most significant bit; MSB)를 저장하고, 데이터 래치(LAT2, 1312)는 중간 순위 비트(central significant bit; CSB)를 저장하며, 데이터 래치(LAT3, 1313)는 최하위 비트(least significant bit; LSB)를 저장할 수 있다.
읽기 및 쓰기 회로(130)의 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 포함된 데이터 래치들 중 데이터 래치(LAT1)들은 제1 버퍼(BFR1)를 구성할 수 있다. 제1 버퍼(BFR1)에는 최상위 비트 페이지 데이터(DATA_MSB)가 저장될 수 있다. 최상위 비트 페이지 데이터(DATA_MSB)는 m개의 데이터 비트들을 포함할 수 있다. 최상위 비트 페이지 데이터(DATA_MSB)는 m개의 데이터 비트들은 선택된 물리 페이지에 포함된 메모리 셀들에 각각 저장되는 최상위 비트일 수 있다.
읽기 및 쓰기 회로(130)의 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 포함된 데이터 래치들 중 데이터 래치(LAT2)들은 제2 버퍼(BFR2)를 구성할 수 있다. 제2 버퍼(BFR2)에는 중간 순위 비트 페이지 데이터(DATA_CSB)가 저장될 수 있다. 중간 순위 비트 페이지 데이터(DATA_CSB)는 m개의 데이터 비트들을 포함할 수 있다. 중간 순위 비트 페이지 데이터(DATA_CSB)에 포함된 m개의 데이터 비트들은 선택된 물리 페이지에 포함된 메모리 셀들에 각각 저장되는 중간 순위 비트일 수 있다.
읽기 및 쓰기 회로(130)의 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 포함된 데이터 래치들 중 데이터 래치(LAT3)들은 제3 버퍼(BFR3)를 구성할 수 있다. 제3 버퍼(BFR3)에는 최하위 비트 페이지 데이터(DATA_LSB)가 저장될 수 있다. 최하위 비트 페이지 데이터(DATA_LSB)는 m개의 데이터 비트들을 포함할 수 있다. 최하위 비트 페이지 데이터(DATA_LSB)에 포함된 m개의 데이터 비트들은 선택된 물리 페이지에 포함된 메모리 셀들에 각각 저장되는 최하위 비트일 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 비트 플립 감지부(160)는 읽기 및 쓰기 회로(130)에 저장되어 있는 복수의 페이지 데이터들 중 적어도 어느 하나의 데이터에 비트 플립이 발생하였는지 여부를 판단할 수 있다. 예를 들어, 비트 플립 감지부(160)는 제3 버퍼(BFR3)에 저장된 최하위 비트 페이지 데이터(DATA_LSB)에 비트 플립이 발생하였는지 여부를 판단할 수 있다. 이하 도 9에서는 최하위 비트 페이지 데이터(DATA_LSB)에 비트 플립이 발생하였는지 여부를 판단하는 비트 플립 감지부(160)를 설명하기로 한다.
도 9는 본 발명의 일 실시 예에 따른 비트 플립 감지부(160)의 예시적인 실시 예를 나타내는 블록도이다.
도 9를 참조하면, 비트 플립 감지부(160)는 비트 카운터(161), 기준값 저장부(163) 및 비교부(165)를 포함할 수 있다.
비트 플립 감지부(160)의 비트 카운터(161)는 읽기 및 쓰기 회로(130)로부터 최하위 비트 페이지 데이터(DATA_LSB)를 수신할 수 있다. 비록 도 9의 예시에서는 최하위 비트 페이지 데이터(DATA_LSB)가 수신되는 것으로 도시되어 있으나, 본 발명에 따른 비트 플립 감지부(160)는 최상위 비트 페이지 데이터(DATA_MSB) 또는 중간 순위 비트 페이지 데이터(DATA_CSB) 또한 수신하여, 해당 데이터에 비트 플립이 발생하였는지 여부를 판단할 수 있다.
비트 카운터(161)는 수신한 최하위 비트 페이지 데이터(DATA_LSB)에 포함된 1의 비트 수(N_BIT)를 카운트할 수 있다. 비트 카운터(161)는 카운트된 1의 비트 수(N_BIT)를 생성하여 비교부(165)로 전달할 수 있다. 다른 실시 예로서, 비트 카운터(161)는 수신한 최하위 비트 페이지 데이터(DATA_LSB)에 포함된 0의 비트 수를 카운트하여 비교부(165)로 전달할 수도 있다.
기준값 저장부(163)는 비트 플립 여부를 판단하기 위한 기준값들을 저장할 수 있다. 일 실시 예로서, 기준값 저장부(163)는 제1 기준값(N_R1) 및 제2 기준값(N_R2)을 저장할 수 있다. 일 실시 예에서, 제1 기준값(N_R1) 및 제2 기준값(N_R2)은 각각 자연수일 수 있다. 한편, 일 실시 예로서, 제1 기준값(N_R1)은 제2 기준값(N_R2)보다 작은 값일 수 있다. 또한, 일 실시 예로서, 제1 기준값(N_R1)은 최하위 비트 페이지 데이터(DATA_LSB)에 포함된 전체 비트 수의 절반인 2/m보다 작은 값일 수 있다. 한편, 제2 기준값(N_R2)은 최하위 비트 페이지 데이터(DATA_LSB)에 포함된 전체 비트 수의 절반인 2/m보다 큰 값일 수 있다. 제1 기준값(N_R1) 및 제2 기준값(N_R2)은, 최하위 비트 페이지 데이터(DATA_LSB)에 포함된 전체 비트 수에 따라, 또는 다른 설계 조건 등에 따라 다양하게 결정될 수 있다.
비교부(165)는 비트 카운터(161)로부터 1의 비트 수(N_BIT)를 수신하고, 기준값 저장부(163)로부터 제1 기준값(N_R1) 및 제2 기준값(N_R2)을 수신할 수 있다. 한편, 비교부(165)는 1의 비트 수(N_BIT)를 제1 기준값(N_R1) 및 제2 기준값(N_R2)과 각각 비교하여 비트 플립 여부를 결정할 수 있다.
예를 들어, 1의 비트 수(N_BIT)가 제1 기준값(N_R1)보다 크고 제2 기준값(N_R2)보다 작은 경우, 비교부(165)는 최하위 비트 페이지 데이터(DATA_LSB)에 비트 플립이 발생하지 않은 것으로 결정할 수 있다. 한편, 1의 비트 수(N_BIT)가 제1 기준값(N_R1)보다 작거나 같은 경우, 또는 1의 비트 수(N_BIT)가 제2 기준값(N_R2)보다 크거나 같은 경우, 비교부(165)는 최하위 비트 페이지 데이터(DATA_LSB)에 비트 플립이 발생한 것으로 결정할 수 있다.
비교부(165)는 결정 결과에 기초하여 비트 플립 정보(INF_BF)를 생성할 수 있다. 비트 플립 정보(INF_BF)는 최하위 비트 페이지 데이터(DATA_LSB)에 비트 플립이 발생하였는지 여부를 나타내는 정보를 포함할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다.
도 10을 참조하면, 단계(S110)에서 반도체 메모리 장치(100)는 컨트롤러(200)로부터 프로그램 데이터를 수신할 수 있다. 수신된 프로그램 데이터는 읽기 및 쓰기 회로(130)에 포함된 제1 내지 제3 버퍼(BFR1~BFR3)에 저장될 수 있다.
단계(S120)에서, 비트 플립 감지부(160)의 비트 카운터(161)는 프로그램 데이터에 포함된 1의 비트 수(N_BIT) 수를 카운트한다. 단계(S120)에서, 프로그램 데이터는 도 8에 도시된 최상위 비트 페이지 데이터(DATA_MSB), 중간 순위 비트 페이지 데이터(DATA_CSB), 최하위 비트 페이지 데이터(DATA_LSB) 중 어느 하나일 수 있다.
단계(S130)에서, 비트 플립 감지부(160)의 비교부(165)는 1의 비트 수(N_BIT)가 제1 기준값(N_R1)보다 크고 제2 기준값(N_R2)보다 작은지 여부를 판단한다. 즉, 비교부(165)는 카운트된 1의 비트 수(N_BIT)가 제1 기준값(N_R1) 및 제2 기준값(N_R2)에 의해 설정되는 일정 범위 내에 포함되는지 여부를 판단한다.
프로그램 데이터에 포함된 1의 비트 수(N_BIT)가 제1 기준값(N_R1)보다 크고 제2 기준값(N_R2)보다 작은 경우(S130: 예), 비트 플립이 발생하지 않은 것으로 결정할 수 있다. 이에 따라, 수신한 프로그램 데이터에 기초한 프로그램 동작을 개시할 수 있다(S140). 단계(S140)에서 제어 로직(140)은 프로그램 데이터를 메모리 셀 어레이 내 선택된 메모리 셀들에 프로그램하는 동작을 시작하도록 읽기 및 쓰기 회로(130) 및 다른 주변 회로들을 제어한다.
이후 단계(S150)에서 프로그램 성공 여부를 판단한다. 프로그램이 성공한 경우(S150: 예), 프로그램이 성공한 것으로 결정한다(S160). 단계(S160)에서 제어 로직(140)은 프로그램이 성공하였음을 나타내는 프로그램 상태 정보(INF_PS)를 생성하여 컨트롤러(200)로 전달할 수 있다.
프로그램이 실패한 경우(S150: 아니오), 프로그램의 실패를 결정한다(S155). 단계(S1550)에서 제어 로직(140)은 프로그램이 실패하였음을 나타내는 프로그램 상태 정보(INF_PS)를 생성하여 컨트롤러(200)로 전달할 수 있다.
프로그램 데이터에 포함된 1의 비트 수(N_BIT)가 제1 기준값(N_R1)보다 작거나 같은 경우, 또는 프로그램 데이터에 포함된 1의 비트 수(N_BIT)가 제2 기준값(N_R2)보다 크거나 같은 경우(S130: 아니오), 비트 플립이 발생한 것으로 결정할 수 있다(S145). 이에 따라 비교부(165)는 비트 플립이 발생하였음을 나타내는 비트 플립 정보(INF_BF)를 생성하여 제어 로직(140)으로 전달할 수 있다.
제어 로직(140)은 수신한 비트 플립 정보(INF_BF)에 기초하여, 프로그램의 실패를 결정한다(S155). 단계(S155)에서 제어 로직(140)은 프로그램이 실패하였음을 나타내는 프로그램 상태 정보(INF_PS)를 생성하여 컨트롤러(200)로 전달할 수 있다.
비트 플립이 발생하지 않았으나(S130: 예) 프로그램이 성공하지 않아(S150) 프로그램 실패를 결정한 경우, 단계(S155)에서 제어 로직(140)은 비트 플립에 의한 프로그램 실패가 아닌 통상적인 프로그램 실패를 나타내는 프로그램 상태 정보(INF_PS)를 컨트롤러(200)로 전달할 수 있다.
반면, 비트 플립이 발생한 경우(S130: 아니오)에 의해 프로그램 실패를 결정한 경우, 단계(S155)에서 제어 로직(140)은 비트 플립에 따른 프로그램 실패를 나타내는 프로그램 상태 정보(INF_PS)를 컨트롤러(200)로 전달할 수 있다.
이에 따라, 컨트롤러(200)는 프로그램 실패를 나타내는 프로그램 상태 정보(INF_PS)를 수신한 경우, 해당 프로그램 실패가 비트 플립에 의한 것인지 또는 통상적인 프로그램 실패에 해당하는지 여부를 알 수 있다.
도 10에 도시된 실시 예에 따르면, 반도체 메모리 장치(100)는 프로그램 데이터를 수신한 경우, 먼저 프로그램 데이터에 비트 플립이 발생하였는지 여부를 판단하고(S130), 비트 플립이 발생하지 않은 경우(S130: 예)에만 프로그램 동작을 개시한다.
도 11a는 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 11a를 참조하면, 단계(S210)에서 컨트롤러(200)는 반도체 메모리 장치(100)로 프로그램 커맨드 및 프로그램 데이터를 전달할 수 있다. 이후 컨트롤러(200)는 반도체 메모리 장치(100)의 프로그램 상태를 확인한다(S220). 단계(S220)에서, 반도체 메모리 장치(100)로부터 수신되는 프로그램 상태 정보(INF_PS)에 따라 프로그램 상태를 확인할 수 있다.
프로그램 상태를 확인한 결과, 프로그램이 성공한 경우(S230: 예), 전체 프로그램 동작을 종료할 수 있다.
프로그램 상태를 확인한 결과 프로그램이 실패한 경우(S230: 아니오), 프로그램 상태 정보(INF_PS)에 기초하여 해당 프로그램 실패가 비트 플립에 의한 프로그램 실패인지 여부를 판단한다(S240).
단계(S230)에서 판단된 프로그램 실패가 비트 플립에 의한 것이 아닌 경우 (S240: 아니오), 이는 통상적인 프로그램 동작의 실패일 수 있다. 통상적인 프로그램 실패의 경우, 최대 횟수만큼 프로그램 펄스가 메모리 셀들에 인가되었음에도 프로그램 검증이 실패한 경우이다. 따라서 이 경우 프로그램 동작을 위한 반도체 메모리 장치의 프로그램 파라미터를 변경하여야 할 필요가 있다. 예를 들어, 프로그램 펄스의 크기 또는 최대 프로그램 펄스 횟수 등 다양한 프로그램 파라미터가 변경될 수 있다. 이를 위해, 단계(S250)에서 컨트롤러(200)는 프로그램 파라미터를 변경하기 위한 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 상기 커맨드는 파라미터 설정 커맨드(SET-PARAMETER COMMAND)일 수 있다. 반도체 메모리 장치(100)는 수신한 파라미터 설정 커맨드에 기초하여, 프로그램 동작을 위한 프로그램 파라미터를 변경할 수 있다.
이후, 컨트롤러(200)는 프로그램 데이터 및 프로그램 커맨드를 반도체 메모리 장치(100)로 재전달할 수 있다(S260). 반도체 메모리 장치(100)는 단계(S250)에 따라 변경된 프로그램 파라미터에 기초하여, 프로그램 동작을 다시 실시할 수 있다.
한편, 단계(S230)에서 판단된 프로그램 실패가 비트 플립에 의한 프로그램 실패인 경우(S240: 예), 프로그램 데이터 및 프로그램 커맨드를 반도체 메모리 장치(S260)로 프로그램 데이터 및 프로그램 커맨드를 재전달한다(S260). 많은 경우에, 비트 플립은 프로그램 데이터의 전송 과정에서 노이즈 등에 의해 일시적으로 발생할 수 있다. 따라서 이와 같은 경우 프로그램 데이터를 반도체 메모리 장치(100)로 재전달하여 다시 프로그램 동작을 수행하도록 한다.
도 11b는 본 발명의 다른 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 11b를 참조하면, 단계들(S210, S220, S230, S240, S250, S260)은 실질적으로 도 11a에 도시된 단계들(S210, S220, S230, S240, S250, S260)과 동일하다. 따라서 중복된 설명은 생략하기로 한다.
도 11b의 실시 예에서, 단계(S230)에서 판단된 프로그램 실패가 비트 플립에 의한 프로그램 실패인 경우(S240: 예), 프로그램 동작을 시도한 플레인 내 모든 메모리 블록을 배드 블록으로 등록할 수 있다(S265). 일 실시 예에서, 메모리 셀 어레이(110)는 복수의 플레인들을 포함할 수 있고, 하나의 플레인은 복수의 메모리 블록들을 포함할 수 있다. 본 명세서에서, 읽기 및 쓰기 회로(130)를 공유하는 복수의 메모리 블록들을 하나의 플레인(plane)으로 정의할 수 있다. 또한, 메모리 셀 어레이(110)가 복수의 플레인을 포함하는 경우, 반도체 메모리 장치는 복수의 읽기 및 쓰기 회로를 포함할 수 있다.
따라서, 읽기 및 쓰기 회로(130) 내 페이지 버퍼에 결함이 있어 비트 플립이 발생하는 경우, 해당 읽기 및 쓰기 회로(130)가 연결된 플레인 내 모든 메모리 블록들에 대한 프로그램 동작이 제대로 수행되지 않을 수 있다. 이와 같은 경우에, 컨트롤러(200)는 프로그램 동작을 시도한 플레인 내 모든 메모리 블록을 배드 블록으로 등록하여 추가적인 프로그램 동작 실패를 방지할 수 있다.
이후에, 프로그램 데이터 및 프로그램 커맨드를 반도체 메모리 장치(100)로 재전달할 수 있다(S260). 이 경우, 다른 플레인에 포함된 메모리 블록에 프로그램 동작을 수행하도록 프로그램 어드레스를 변경하여 반도체 메모리 장치(100)로 전달할 수 있다.
도 11a의 실시 예가 수행된 이후에도 비트 플립에 의한 프로그램 실패가 반복되는 경우에 도 11b의 실시 예가 수행될 수 있다. 예를 들어, 비트 플립에 의한 프로그램 실패가 1회적으로 발생하는 경우, 이는 데이터 전송 오류에 따른 비트 플립인 것으로 판단할 수 있다. 따라서 1회적인 비트 플립의 경우 도 11a의 실시 예에 따라 프로그램 동작을 재수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 그러나, 비트 플립에 의핸 프로그램 실패가 반복적이고 연속적으로 수 회 발생하는 경우, 이는 데이터 전송 오류가 아닌 해당 플레인과 연결된 페이지 버퍼의 결함인 것으로 판단할 수 있다. 따라서, 도 11a의 실시 예에 따라 프로그램 동작을 수회 반복하였음에도 비트 플립에 따른 프로그램 실패가 발생하는 경우, 도 11b의 단계(S265)에 따라 해당 플레인 내 모든 메모리 블록들을 배드 블록으로 등록할 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다.
도 12를 참조하면, 단계(S310)에서 반도체 메모리 장치(100)는 컨트롤러(200)로부터 프로그램 데이터를 수신할 수 있다. 수신된 프로그램 데이터는 읽기 및 쓰기 회로(130)에 포함된 제1 내지 제3 버퍼(BFR1~BFR3)에 저장될 수 있다.
단계(S320)에서, 비트 플립 감지부(160)의 비트 카운터(161)는 프로그램 데이터에 포함된 1의 비트 수(N_BIT) 수를 카운트한다. 단계(S320)에서, 프로그램 데이터는 도 8에 도시된 최상위 비트 페이지 데이터(DATA_MSB), 중간 순위 비트 페이지 데이터(DATA_CSB), 최하위 비트 페이지 데이터(DATA_LSB) 중 어느 하나일 수 있다.
한편, 단계(S320)의 수행과 병행하여, 읽기 및 쓰기 회로(130)는 수신한 프로그램 데이터에 기초하여 프로그램 동작을 개시할 수 있다(S325). 단계(S325)에서 제어 로직(140)은 프로그램 데이터를 메모리 셀 어레이 내 선택된 메모리 셀들에 프로그램하는 동작을 시작하도록 읽기 및 쓰기 회로(130) 및 다른 주변 회로들을 제어한다.
단계(S330)에서, 비트 플립 감지부(160)의 비교부(165)는 1의 비트 수(N_BIT)가 제1 기준값(N_R1)보다 크고 제2 기준값(N_R2)보다 작은지 여부를 판단한다. 즉, 비교부(165)는 카운트된 1의 비트 수(N_BIT)가 제1 기준값(N_R1) 및 제2 기준값(N_R2)에 의해 설정되는 일정 범위 내에 포함되는지 여부를 판단한다.
프로그램 데이터에 포함된 1의 비트 수(N_BIT)가 제1 기준값(N_R1)보다 작거나 같은 경우, 또는 프로그램 데이터에 포함된 1의 비트 수(N_BIT)가 제2 기준값(N_R2)보다 크거나 같은 경우(S330: 아니오), 비트 플립이 발생한 것으로 결정할 수 있다. 이에 따라 프로그램이 실패한 것으로 결정한다(S340). 단계(S325)에 의해 이미 시작된 프로그램 동작은 단계(S340)에 따라 중지될 것이다.
반면, 프로그램 데이터에 포함된 1의 비트 수(N_BIT)가 제1 기준값(N_R1)보다 크고 제2 기준값(N_R2)보다 작은 경우(S330: 예), 비트 플립이 발생하지 않은 것으로 결정할 수 있다. 이에 따라, 이미 시작된 단계(S325)에 따른 프로그램 동작이 성공하였는지 여부를 판단한다(S335). 프로그램이 실패한 경우(S335: 아니오), 프로그램 실패를 결정한다(S340). 단계(S340)에서 제어 로직(140)은 프로그램이 실패하였음을 나타내는 프로그램 상태 정보(INF_PS)를 생성하여 컨트롤러(200)로 전달할 수 있다. 한편, 프로그램이 성공한 경우(S335: 예), 프로그램 성공을 결정한다(S350). 단계(S350)에서 제어 로직(140)은 프로그램이 성공하였음을 나타내는 프로그램 상태 정보(INF_PS)를 생성하여 컨트롤러(200)로 전달할 수 있다.
비트 플립이 발생하지 않았으나(S330: 예) 프로그램이 성공하지 않아(S335: 아니오) 프로그램 실패를 결정한 경우, 단계(S340)에서 제어 로직(140)은 비트 플립에 의한 프로그램 실패가 아닌 통상적인 프로그램 실패를 나타내는 프로그램 상태 정보(INF_PS)를 컨트롤러(200)로 전달할 수 있다.
반면, 비트 플립이 발생한 경우(S330: 아니오)에 의해 프로그램 실패를 결정한 경우, 단계(S340)에서 제어 로직(140)은 비트 플립에 따른 프로그램 실패를 나타내는 프로그램 상태 정보(INF_PS)를 컨트롤러(200)로 전달할 수 있다.
이에 따라, 컨트롤러(200)는 프로그램 실패를 나타내는 프로그램 상태 정보(INF_PS)를 수신한 경우, 해당 프로그램 실패가 비트 플립에 의한 것인지 또는 통상적인 프로그램 실패에 해당하는지 여부를 알 수 있다.
전술한 도 10의 실시 예를 참조하면 반도체 메모리 장치(100)는 프로그램 데이터를 수신한 경우, 먼저 프로그램 데이터에 비트 플립이 발생하였는지 여부를 판단하고(S130), 비트 플립이 발생하지 않은 경우(S130: 예)에만 프로그램 동작을 개시한다.
반면 도 12의 실시 예를 참조하면 반도체 메모리 장치(100)는 프로그램 데이터를 수신한 경우, 프로그램 데이터의 비트 플립 판단과 무관하게 프로그램 동작을 개시한다(S325). 도 12의 실시 예에 의할 경우, 비트 플립이 발생하지 않는 케이스에서 도 10의 실시 예보다 프로그램 속도가 빠를 수 있다. 다만, 도 12의 실시 예에 의할 경우, 프로그램 동작이 개시된 상태(S325)에서 비트 플립이 발생한 것으로 판단되어(S330; 아니오) 프로그램 실패가 결정되면, 해당 프로그램 동작이 수행되었던 물리 페이지를 무효화할 필요성이 있다. 본 명세서에서, 물리 페이지는 메모리 블록 내 동일한 워드 라인으로 연결된 메모리 셀들의 집합일 수 있다. 물리 페이지는 프로그램 동작 및 리드 동작의 대상이 되는 단위가 될 수 있다. 이에 따라, 컨트롤러(200)는 비트 플립에 의한 프로그램 실패의 경우에 해당 물리 페이지를 무효화한다. 도 13a 및 도 13b를 참조하여 후술하기로 한다.
도 13a는 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 13a를 참조하면, 단계(S410)에서 컨트롤러(200)는 반도체 메모리 장치(100)로 프로그램 커맨드 및 프로그램 데이터를 전달할 수 있다. 이후 컨트롤러(200)는 반도체 메모리 장치(100)의 프로그램 상태를 확인한다(S420). 단계(S420)에서, 반도체 메모리 장치(100)로부터 수신되는 프로그램 상태 정보(INF_PS)에 따라 프로그램 상태를 확인할 수 있다.
프로그램 상태를 확인한 결과, 프로그램이 성공한 경우(S430: 예), 전체 프로그램 동작을 종료할 수 있다.
프로그램 상태를 확인한 결과 프로그램이 실패한 경우(S430: 아니오), 프로그램 상태 정보(INF_PS)에 기초하여 해당 프로그램 실패가 비트 플립에 의한 프로그램 실패인지 여부를 판단한다(S440).
단계(S430)에서 판단된 프로그램 실패가 비트 플립에 의한 것이 아닌 경우 (S440: 아니오), 이는 통상적인 프로그램 동작의 실패일 수 있다. 통상적인 프로그램 실패의 경우, 최대 횟수만큼 프로그램 펄스가 메모리 셀들에 인가되었음에도 프로그램 검증이 실패한 경우이다. 따라서 이 경우 프로그램 동작을 위한 반도체 메모리 장치의 프로그램 파라미터를 변경하여야 할 필요가 있다. 예를 들어, 프로그램 펄스의 크기 또는 최대 프로그램 펄스 횟수 등 다양한 프로그램 파라미터가 변경될 수 있다. 이를 위해, 단계(S450)에서 컨트롤러(200)는 프로그램 파라미터를 변경하기 위한 커맨드를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다. 상기 커맨드는 파라미터 설정 커맨드(SET-PARAMETER COMMAND)일 수 있다. 반도체 메모리 장치(100)는 수신한 파라미터 설정 커맨드에 기초하여, 프로그램 동작을 위한 프로그램 파라미터를 변경할 수 있다.
이후, 컨트롤러(200)는 프로그램 데이터 및 프로그램 커맨드를 반도체 메모리 장치(100)로 재전달할 수 있다(S460). 반도체 메모리 장치(100)는 단계(S450)에 따라 변경된 프로그램 파라미터에 기초하여, 프로그램 동작을 다시 실시할 수 있다.
한편, 단계(S430)에서 판단된 프로그램 실패가 비트 플립에 의한 프로그램 실패인 경우(S440: 예), 단계(S410)에서 전달한 프로그램 커맨드 및 프로그램 데이터에 따라 프로그램 동작을 시도한 물리 페이지를 무효 페이지로 등록한다(S455). 도 12에 따른 실시 예에 의하면, 반도체 메모리 장치(100)는 수신한 프로그램 데이터에 비트 플립이 발생하였는지 여부와 무관하게 프로그램 동작을 개시한다. 따라서, 비트 플립에 의한 프로그램 실패의 경우에 해당 프로그램 동작이 수행되었던 물리 페이지를 무효화할 필요성이 있다. 이에 따라 컨트롤러(200)는 단계(S455)에서 비트 플립이 발생한 프로그램 데이터에 기초한 프로그램 동작을 시도한 물리 페이지를 무효 페이지로 등록한다(S455). 이후에, 프로그램 데이터 및 프로그램 커맨드를 반도체 메모리 장치(S460)로 재전달 한다. 이 경우, 프로그램 동작이 수행될 물리 페이지가 변경되도록 프로그램 어드레스를 변경하여 반도체 메모리 장치(100)로 전달할 수 있다.
도 13b는 본 발명의 다른 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 13b를 참조하면, 단계들(S410, S420, S430, S440, S450, S460)은 실질적으로 도 13a에 도시된 단계들(S410, S420, S430, S440, S450, S460)과 동일하다. 따라서 중복된 설명은 생략하기로 한다.
도 13b의 실시 예에서, 단계(S430)에서 판단된 프로그램 실패가 비트 플립에 의한 프로그램 실패인 경우(S440: 예), 프로그램 동작을 시도한 플레인 내 모든 메모리 블록을 배드 블록으로 등록할 수 있다(S470). 일 실시 예에서, 메모리 셀 어레이(110)는 복수의 플레인들을 포함할 수 있고, 하나의 플레인은 복수의 메모리 블록들을 포함할 수 있다. 따라서, 읽기 및 쓰기 회로(130) 내 페이지 버퍼에 결함이 있어 비트 플립이 발생하는 경우, 해당 읽기 및 쓰기 회로(130)가 연결된 플레인 내 모든 메모리 블록들에 대한 프로그램 동작이 제대로 수행되지 않을 수 있다. 이와 같은 경우에, 컨트롤러(200)는 프로그램 동작을 시도한 플레인 내 모든 메모리 블록을 배드 블록으로 등록하여 추가적인 프로그램 동작 실패를 방지할 수 있다.
이후에, 프로그램 데이터 및 프로그램 커맨드를 반도체 메모리 장치(100)로 재전달할 수 있다(S460). 이 경우, 다른 플레인에 포함된 메모리 블록에 프로그램 동작을 수행하도록 프로그램 어드레스를 변경하여 반도체 메모리 장치(100)로 전달할 수 있다.
도 13a의 실시 예가 수행된 이후에도 비트 플립에 의한 프로그램 실패가 반복되는 경우에 도 13b의 실시 예가 수행될 수 있다. 예를 들어, 비트 플립에 의한 프로그램 실패가 1회적으로 발생하는 경우, 이는 데이터 전송 오류에 따른 비트 플립인 것으로 판단할 수 있다. 따라서 1회적인 비트 플립의 경우 도 13a의 실시 예에 따라 프로그램 동작을 재수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 그러나, 비트 플립에 의핸 프로그램 실패가 반복적이고 연속적으로 수 회 발생하는 경우, 이는 데이터 전송 오류가 아닌 해당 플레인과 연결된 페이지 버퍼의 결함인 것으로 판단할 수 있다. 따라서, 도 13a의 실시 예에 따라 프로그램 동작을 수회 반복하였음에도 비트 플립에 따른 프로그램 실패가 발생하는 경우, 도 13b의 단계(S470)에 따라 해당 플레인 내 모든 메모리 블록들을 배드 블록으로 등록할 수 있다.
도 14는 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 14를 참조하면, 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(HOST)와 연결된다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 컨트롤러(200)는 도 1의 컨트롤러(200)에 대응된다. 이하, 중복되는 설명은 생략된다.
컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 또한, 램(210)은 반도체 메모리 장치(100)로 전달할 커맨드들을 임시 저장하는 커맨드 큐로서 이용될 수도 있다.
프로세싱 유닛(220)은 컨트롤러(200)의 제반 동작을 제어한다. 예시적인 실시 예로서, 프로세싱 유닛(220)은 컨트롤러(200)의 제반 동작을 제어하기 위한 펌웨어(Firmware)를 구동할 수 있다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 15는 도 1의 저장 장치의 응용 예를 보여주는 블록도이다.
도 15를 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 15에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 14를 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 16은 도 15를 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 16에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 16에서, 도 15를 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는, 도 14를 참조하여 설명된 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치로 대체될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
160: 비트 플립 감지부 200: 컨트롤러
300: 호스트

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    프로그램 데이터를 수신하고, 상기 프로그램 데이터에 기초하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 동작을 수행하는 읽기 및 쓰기 회로;
    상기 읽기 및 쓰기 회로로부터 상기 프로그램 데이터를 수신하고, 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 판단하는 비트 플립 감지부; 및
    상기 읽기 및 쓰기 회로의 프로그램 동작을 제어하고, 상기 비트 플립 감지부의 판단 결과에 기초하여 프로그램 상태 정보를 생성하는 제어 로직을 포함하는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 비트 플립 감지부는:
    상기 프로그램 데이터에 포함된 비트들 중 제1 비트의 수를 카운트하는 비트 카운터;
    상기 프로그램 데이터의 비트 플립을 판정하기 위한 기준값을 저장하는 기준값 저장부; 및
    상기 제1 비트의 수와 상기 기준값을 비교하여, 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 나타내는 비트 플립 정보를 생성하는 비교부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제1 비트는 상기 프로그램 데이터에 포함된 1의 비트인 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 제1 비트는 상기 프로그램 데이터에 포함된 0의 비트인 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제2 항에 있어서, 상기 기준값은 제1 기준값 및 상기 제1 기준값보다 큰 제2 기준값을 포함하고,
    상기 제1 비트의 수가 상기 제1 기준값보다 크고 상기 제2 기준값보다 작은 경우, 상기 비교부는 상기 프로그램 데이터에 비트 플립이 발생하지 않았음을 나타내는 상기 비트 플립 정보를 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 프로그램 데이터에 기초한 프로그램 동작이 실패한 경우, 상기 제어 로직은,
    상기 비트 플립 정보에 기초하여, 비트 플립과 무관한 프로그램 실패가 발생하였음을 나타내는 상기 프로그램 상태 정보를 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제2 항에 있어서, 상기 기준값은 제1 기준값 및 상기 제1 기준값보다 큰 제2 기준값을 포함하고,
    상기 제1 비트의 수가 상기 제1 기준값보다 작거나 같은 경우, 또는 상기 제1 비트의 수가 상기 제2 기준값보다 크거나 같은 경우, 상기 비교부는 상기 프로그램 데이터에 비트 플립이 발생하였음을 나타내는 상기 비트 플립 정보를 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 제어 로직은 상기 비트 플립 정보에 기초하여, 비트 플립에 의한 프로그램 실패가 발생하였음을 나타내는 상기 프로그램 상태 정보를 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 프로그램 데이터를 수신하는 단계;
    상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 판단하는 단계; 및
    상기 판단 결과에 기초하여 상기 프로그램 데이터에 기초한 프로그램 동작의 성공 여부를 결정하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  10. 제9 항에 있어서, 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 판단하는 단계는:
    상기 프로그램 데이터에 포함된 제1 비트의 수를 카운트하는 단계;
    상기 제1 비트의 수를 기준값과 비교하는 단계; 및
    상기 비교 결과에 기초하여 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 결정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 제10 항에 있어서, 상기 기준값은 제1 기준값 및 상기 제1 기준값보다 큰 제2 기준값을 포함하고,
    상기 비교 결과에 기초하여 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 결정하는 단계에서는,
    상기 제1 비트의 수가 상기 제1 기준값보다 크고 상기 제2 기준값보다 작은 경우, 상기 프로그램 데이터에 비트 플립이 발생하지 않은 것으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  12. 제11 항에 있어서, 상기 판단 결과에 기초하여 상기 프로그램 데이터에 기초한 프로그램 동작의 성공 여부를 결정하는 단계는:
    상기 프로그램 동작을 개시하는 단계; 및
    상기 프로그램 동작의 성공 여부를 결정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제10 항에 있어서, 상기 기준값은 제1 기준값 및 상기 제1 기준값보다 큰 제2 기준값을 포함하고,
    상기 비교 결과에 기초하여 상기 프로그램 데이터에 비트 플립이 발생하였는지 여부를 결정하는 단계에서는,
    상기 제1 비트의 수가 상기 제1 기준값보다 작거나 같은 경우, 또는 상기 제1 비트의 수가 상기 제2 기준값보다 크거나 같은 경우, 상기 프로그램 데이터에 비트 플립이 발생한 것으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 판단 결과에 기초하여 상기 프로그램 데이터에 기초한 프로그램 동작의 성공 여부를 결정하는 단계에서는, 상기 프로그램 동작이 실패한 것으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서:
    상기 반도체 메모리 장치로 프로그램 데이터를 전달하는 단계;
    상기 반도체 메모리 장치의 프로그램 상태를 확인하는 단계; 및
    상기 반도체 메모리 장치의 프로그램 동작이 실패한 경우, 상기 프로그램 데이터의 비트 플립 여부에 기초하여 상기 반도체 메모리 장치의 프로그램 동작을 제어하는 단계를 포함하는, 컨트롤러의 동작 방법.
  16. 제15 항에 있어서, 상기 반도체 메모리 장치의 프로그램 상태를 확인하는 단계에서는, 상기 반도체 메모리 장치로부터 수신되는 프로그램 상태 정보를 확인하여, 상기 프로그램 동작의 실패가 비트 플립에 의한 것인지 여부를 판단하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  17. 제16 항에 있어서, 비트 플립에 의해 상기 프로그램 동작이 실패한 경우, 상기 프로그램 데이터의 비트 플립 여부에 기초하여 상기 반도체 메모리 장치의 프로그램 동작을 제어하는 단계는:
    상기 프로그램 데이터를 상기 반도체 메모리 장치로 재전달하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  18. 제16 항에 있어서, 비트 플립에 의해 상기 프로그램 동작이 실패한 경우, 상기 프로그램 데이터의 비트 플립 여부에 기초하여 상기 반도체 메모리 장치의 프로그램 동작을 제어하는 단계는:
    상기 프로그램 동작을 시도한 물리 페이지를 무효 페이지로 등록하는 단계; 및
    프로그램 어드레스를 변경하여 상기 프로그램 데이터를 상기 반도체 메모리 장치로 재전달하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  19. 제16 항에 있어서, 비트 플립에 의해 상기 프로그램 동작이 실패한 경우, 상기 프로그램 데이터의 비트 플립 여부에 기초하여 상기 반도체 메모리 장치의 프로그램 동작을 제어하는 단계는:
    상기 프로그램 동작을 시도한 플레인 내 모든 메모리 블록을 배드 블록으로 등록하는 단계; 및
    프로그램 어드레스를 변경하여 상기 프로그램 데이터를 상기 반도체 메모리 장치로 재전달하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  20. 제16 항에 있어서, 비트 플립과 무관하게 상기 프로그램 동작이 실패한 경우, 상기 프로그램 데이터의 비트 플립 여부에 기초하여 상기 반도체 메모리 장치의 프로그램 동작을 제어하는 단계는:
    상기 반도체 메모리 장치의 프로그램 파라미터를 변경하는 단계; 및
    상기 프로그램 데이터를 상기 반도체 메모리 장치로 재전달하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
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