CN113707204B - 存储器编程方法及系统 - Google Patents

Abstract

本申请提供了一种存储器及其编程方法，包括：对多个存储单元中处于编程态的存储单元施加初始编程脉冲；在施加了初始编程脉冲的存储单元中选择第一存储状态的存储单元，其中，第一存储状态的存储单元的阈值电压在多个存储状态的存储单元中最小；从所述第一存储状态的存储单元中确定出第一存储子单元和第二存储子单元；响应于第一存储子单元的数量大于预定值，对第一存储子单元和所述第二存储子单元分别重复施加高编程脉冲和低编程脉冲，直到第一存储子单元的数量小于预定值；以及从第二存储状态的存储单元开始验证。

Description

存储器编程方法及系统

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。

背景技术

NAND闪存芯片具有可多次编程、存储密度高、读写速度快、适用于大量数据的存储等特点，得到了越来越广泛的应用。例如，闪存存储器件已经大量广泛应用于智能手机、云端储存、电脑固态硬盘等领域。

现有的NAND常采用递进步长脉冲编程(Incremental Step Pulse Programming，简称ISPP)方法与失败位计数(Fail Bit Counting，简称FBC)方法结合进行编程。在整个编程过程中，需要向存储单元施加多个编程脉冲，每一次编程操作之后都要进行验证操作，如果存储单元的阈值电压大于等于预定的验证电压，验证通过，编程操作结束；反之，如果存储单元的阈值电压小于验证电压，验证失败，需要统计失败的存储单元的数量，向失败的存储单元施加的较高脉冲编程电压，直至验证通过，编程结束。

然而，在统计失败的存储单元的数量和存储单元阈值电压验证需要占用大量的时间，降低了存储器的读写速度，因此在保证数据存储的准确性的前提下，减少对存储单元阈值电压进行验证的次数是当下需要解决的问题。另外，存储器失败位计数能力有一定的限制，提高存储器失败位计数能力的上限需要消耗更大的电路面积和计数的时间。因此，降低对存储器失败位计数能力的上限需求也是当下需要解决的问题。

发明内容

本申请提供了一种可至少部分解决现有技术中存在的上述问题的存储器编程方法及系统。

根据本申请的一个方面，提供一种存储器的编程的方法，所述存储器包括多个存储单元，所述方法可包括：对所述多个存储单元中处于编程态的存储单元施加初始编程脉冲；在施加了所述初始编程脉冲的存储单元中选择第一存储状态的存储单元，其中，所述第一存储状态的存储单元的阈值电压在所述多个存储状态的存储单元中最小；从所述第一存储状态的存储单元中确定出第一存储子单元和第二存储子单元，其中，所述第一存储子单元中的阈值电压小于第一验证电压，所述第二存储子单元的阈值电压大于第一验证电压且小于第二验证电压；响应于所述第一存储子单元的数量大于预定值，对所述第一存储子单元和所述第二存储子单元分别重复施加高编程脉冲和低编程脉冲，直到所述第一存储子单元的数量小于预定值；以及从第二存储状态的存储单元开始验证，其中，所述第二存储状态的存储单元的阈值电压仅大于所述第一存储状态的阈值电压。

在本申请一个实施方式中，所述方法还可包括：在对所述第一存储子单元和所述第二存储子单元分别施加高编程脉冲和低编程脉冲的同时，确认所述第一子存储单元的数量。

在本申请一个实施方式中，对所述第一存储子单元和所述第二存储子单元分别重复施加高编程脉冲和低编程脉冲后，所述方法还可包括：将所述第一存储子单元的阈值电压和所述第二存储子单元的阈值电压分别与所述第一验证电压和所述第二验证电压比较，以重新确认第一存储子单元的数量。

在本申请一个实施方式中，所述第一存储状态的存储单元还可包括第三存储子单元，所述第三存储子单元的阈值电压大于所述第二验证电压，其中，所述方法还可包括：对所述第三存储单元施加编程抑制脉冲。

在本申请一个实施方式中，所述方法还可包括：对于所述多个存储单元中需被编程到最高存储状态的存储单元，响应于所述第一存储子单元的数量大于预定值，对所述存储单元施加不小于所述高编程脉冲的编程脉冲，其中，需被编程到所述最高存储状态的存储单元的阈值电压大于处于其余存储状态的存储单元的阈值电压。

在本申请一个实施方式中，根据所述存储器的纠错能力的最大值可确定所述预定值。

本申请另一方面提供了一种存储器，所述系统可包括：存储阵列，包括多个存储单元；电压提供电路；以及控制器，配置为：控制所述电压提供电路向所述多个存储单元中处于编程态的存储单元施加初始编程脉冲；在施加了所述初始编程脉冲的存储单元中选择第一存储状态的存储单元，其中，所述第一存储状态的存储单元的阈值电压在所述多个存储状态的存储单元中最小；从所述第一存储状态的存储单元中确定出第一存储子单元和第二存储子单元，其中，所述第一存储子单元中的阈值电压小于第一验证电压，所述第二存储子单元的阈值电压大于第一验证电压且小于第二验证电压；响应于所述第一存储子单元的数量大于预定值，对所述第一存储子单元和所述第二存储子单元分别重复施加高编程脉冲和低编程脉冲，直到所述第一存储子单元的数量小于预定值；以及从第二存储状态的存储单元开始验证，其中，所述第二存储状态的存储单元的阈值电压仅大于所述第一存储状态的阈值电压。

在本申请一个实施方式中，所述控制器可被配置为：在向所述第一存储子单元施加高编程脉冲和所述第二存储子单元施加低编程脉冲的同时，确认所述第一存储子单元的数量。

在本申请一个实施方式中，所述控制器可被配置为：在利用所述电压提供电路对所述第一存储子单元和所述第二存储子单元分别重复施加高编程脉冲和低编程脉冲后，将所述第一存储子单元的阈值电压和所述第二存储子单元的阈值电压分别与所述第一验证电压和所述第二验证电压比较，以重新确认第一存储子单元的数量。

在本申请一个实施方式中，所述第一存储状态的存储单元还可包括第三存储子单元，所述第三存储子单元阈值电压大于所述第二验证电压，所述控制器可被配置为：利用所述电压提供电路对所述第三存储子单元施加编程抑制脉冲。

在本申请一个实施方式中，所述控制器可被配置为：对于所述多个存储单元中需被编程到最高存储状态的存储单元，响应于所述第一存储子单元的数量大于预定值，对所述存储单元施加不小于所述高编程脉冲的编程脉冲，其中，需被编程到所述最高存储状态的存储单元的阈值电压大于处于其余存储状态的存储单元的阈值电压。

在本申请一个实施方式中，根据所述存储器的纠错能力的最大值可确定所述预定值。

本申请还提供了一种存储器系统，可包括：存储器，存储有计算机可执行的指令；以及处理器，用于执行所述存储器存储的计算机可执行指令，以实现上述方法。

根据本申请实施方式的存储器编程方法及系统，通过统计第一子存储单元的数量，当第一子存储单元的数量小于预定值时，从第二存储状态的存储单元开始编程，节约了第一存储状态的存储单元的阈值电压验证时间，在一定程度上减少了存储器的编程时间，提高了存储器的效率。并且只统计第一子存储单元的数量，需要统计的数量小，需要对应的统计电路简单。另外，传统的失败位计数做法是统计第一子存储单元和第二子存储单元的数量的总和。本申请实施方式是统计第一子存储单元的数量，因此大大降低了对存储器失败位计数能力的上限需求。有利于减少存储器电路面积和计数的时间，也可以在一定程度上减少存储器的编程时间，提高存储器的编程效率。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1为根据本申请实施方式的存储器的编程方法流程示意图；

图2为根据本申请实施方式的存储块的示意图；

图3为根据本申请实施方式的TLC存储器存储单元编程后阈值电压分布示意图；

图4为根据本申请实施方式的处于同一存储状态的存储单元划分为存储子单元的示意图；

图5为根据本申请实施方式的存储单元编程部分流程示意图；以及

图6为根据本申请实施方式的存储器系统的示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

在附图中，为了便于说明，已稍微调整了元素的大小、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。另外，在本申请中，各步骤处理描述的先后顺序并不必然表示这些处理在实际操作中出现的顺序，除非有明确其它限定或者能够从上下文推导出的除外。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。下面将参考附图并结合实施方式来详细说明本申请。

图1为根据本申请实施方式的存储器的编程方法流程示意图。如图1所示，存储器的编程方法1000可包括：

步骤S110：对多个存储单元中处于编程态的存储单元施加初始编程脉冲。

步骤S120：在施加了初始编程脉冲的存储单元中选择第一存储状态的存储单元；其中，第一存储状态的存储单元的阈值电压在多个存储状态的存储单元中最小。

步骤S130：从第一存储状态的存储单元中确定出第一存储子单元和第二存储子单元，其中，第一存储子单元中的阈值电压小于第一验证电压，第二存储子单元的阈值电压大于第一验证电压且小于第二验证电压。

步骤S140：响应于第一存储子单元的数量大于预定值，对第一存储子单元和第二存储子单元分别重复施加高编程脉冲和低编程脉冲，直到第一存储子单元的数量小于预定值。

步骤S150：从第二存储状态的存储单元开始验证，其中，第二存储状态的存储单元的阈值电压仅大于第一存储状态的阈值电压。

下面将结合图2至图6详细说明上述制备方法1000的各个步骤进行具体说明。

根据本申请实施方式的存储器的编程方法1000从步骤S110开始，对存储器的多个存储单元中处于编程态的存储单元施加初始编程脉冲。如本领域所能理解，存储器通常可包括阵列排布的多个存储单元。图2示出了可适用于上述方法1000的一个存储器200的示意图。如图2所示，存储器200可包含多个存储块，每个存储块包括在三维空间内阵列排布的多个存储单元201，构成多个存储串210，位于同一个存储串210内的存储单元的沟道存在物理连接。多个存储单元201的栅极由同一条字线WL控制，通过对字线WL施加不同的编程电压可使存储单元201处于擦除态或者编程态。存储单元201可连接到字线WL和位线BL，同时存储单元201还可以连接到其它的选择线，如串选择线SSL、地选择线GSL、公共源极线CSL等。存储单元的数量、字线WL的数量以及位线BL为示例性说明，本申请不限于此。

存储器200可根据每个存储单元能够存储的比特数进行分类，同时每个存储单元能够存储的比特数也可决定存储器包含存储状态的数量。例如，单级单元SLC(single-level cell)存储器的一个存储单元能够存储一个比特，具有两个存储状态；多级单元MLC(multi-level cell)存储器一个存储单元能够存储两个比特，具有四个存储状态；三级单元TLC(triple-level cell)存储器一个存储单元能够存储三个比特，具有八个存储状态；四级单元QLC(quad-level cell)存储器一个存储单元能够存储四个比特，具有十六个存储状态；五级单元PLC(penta-level cell)存储器一个存储单元能够存储五个比特，具有三十二个存储状态。然而本领域相关人员可以理解，本申请的实施方式对存储器的类型不做具体限定，在未背离本发明的情况下的任意合适的存储器都是允许的。

在步骤S120中选择第一存储状态的存储单元。具体地，每个存储单元可根据是否被写入数据划分为擦除态和编程态，在该步骤中，对处于编程态的存储单元施加初始编程脉冲，并在施加了初始编程脉冲的存储单元中选择第一存储状态的存储单元，其中，第一存储状态的存储单元的阈值电压在多个存储状态的存储单元中最小。本申请以TLC存储器为例进行说明。图3为根据本申请实施方式的TLC存储器存储单元编程后阈值电压分布示意图。如图3所示，横轴表示存储单元的阈值电压，纵轴表示存储单元的数量，曲线表示不同的阈值电压下的存储单元数量的正态分布。TLC闪存存储器一个存储单元可以存储3比特数据，即每个存储单元可以具有8种不同的存储状态，包括擦除态P0和编程态P1-P7。处于不同的存储状态的存储单元阈值电压不同。第一存储状态的存储单元的阈值电压在多个存储状态的存储单元中最小，第一存储状态即P1态。

在施加了编程脉冲的存储单元中选择第一存储状态的存储单元后，在步骤S130中从第一存储状态的存储单元中确定出第一存储子单元和第二存储子单元，其中，第一存储子单元中的阈值电压小于第一验证电压，第二存储子单元的阈值电压大于第一验证电压且小于第二验证电压。图4为根据本申请实施方式的处于同一存储状态的存储单元划分为存储子单元的示意图。如图4所示，实线代表的存储状态可为对任一处于编程态的存储单元施加编程脉冲后的阈值电压的分布，虚线代表与实线对应的存储单元最终需要被编程的状态。PVL为第一验证电压，PV为第二验证电压，当存储单元的阈值电压大于第二验证电压PV时，则说明存储单元已经完成当前存储状态的编程。以第一存储状态，即P1态为例进行说明，对存储单元施加编程脉冲后，存储单元的分布如图4中实线所示，对存储单元进行验证，即对存储单元的阈值电压分别与第一验证电压PVL和第二验证电压PV进行比较，阈值电压小于第一验证电压PVL的存储单元记为第一存储子单元410，阈值电压大于第一验证电压PVL且小于第二验证电压PV的存储单元记为第二存储子单元420，阈值电压大于第二验证电压PV的存储单元记为第三存储子单元430。

图5为根据本申请实施方式的存储单元编程部分流程示意图。在一个实施方式中，对处于编程态的存储单元施加编程脉冲之后，对需要编程到P1、P2和P3态的存储单元的阈值电压进行验证，即将存储单元的阈值电压分别与P1、P2和P3态的第一验证电压PVL和第二验证电压PV进行比较，将需要被编程到P1、P2和P3态的存储单元区分为第一存储子单元410、第二存储子单元420和第三存储子单元430。

在区分出第一存储子单元410、第二存储子单元420和第三存储子单元430之后，分别对第一存储子单元410、第二存储子单元420和第三存储子430单元施加不同的编程脉冲。如图5所示的流程节点510，利用失败位计数(fail bit count，简称FBC)法确定第一存储单元410的数量，同时对第一存储子单元410施加高编程脉冲，第二存储子单元420施加低编程脉冲，第三存储子单元430施加编程抑制脉冲。在步骤S150中，响应于第一存储子单元410的数量大于预定值，将第一存储子单元410的阈值电压和第二存储子单元420的阈值电压分别与第一验证电压PVL和第二验证电压PV比较，以重新确认第一存储子单元410的数量，其中预定值可为固定的数值或者电压区间，例如200～400mV毫伏，本申请中的预定值可根据存储器的纠错能力的最大值来确定，即存储器系统的错误检查和纠正(Error Checking andCorrecting，简称ECC)。由于失败位计数统计第一存储子单元410的数量的同时，对第一存储子单元410继续施加了高编程脉冲，因此失败位计数统计第一存储子单元410的数量大于实际第一存储子单元410的数量。实际第一存储子单元410的数量应小于纠错能力的最大值，并且对第一存储子单元410继续施加的高编程脉冲的大小可根据实际应用进行调整，也进一步影响了实际第一存储子单元410的数量。因此可根据纠错能力的最大值和工程经验确认预定值。

采用递进步长脉冲编程(Incremental Step Pulse Programming，简称ISPP)方法，对第一存储子单元410和第二存储子单元420分别重复施加高编程脉冲和低编程脉冲，第一存储子单元410和第二存储子单元420的阈值电压进一步提高，第一存储子单元410的数量越来越少，直到第一存储子单元的数量小于预定值。

现有技术中，利用失败位计数(fail bit count，简称FBC)法确定第一存储单元410和第二存储单元420的数量，与本申请统计第一存储单元410的数量相比，现有技术统计的存储单元数量多，对应的统计存储单元数量的计数电路相对比较复杂，并且对应的统计存储单元数量的计数电路的计数范围有限，预定值大有超出计数电路能力的风险。

在本申请的另一个实施方式中，对于最高储状态的存储单元，即阈值电压在多个存储状态的存储单元中最大，例如图3中需要被编程到P7态的存储单元，若需要被编程到P7态的存储单元中第一存储子单元的数量大于预定值，可对第一存储子单元和第二存储子单元直接施加最终编程脉冲，其中，最终编程脉冲可为一个较大的编程脉冲，例如最终编程脉冲大于高编程脉冲。可使第一存储子单元和第二存储子单元的阈值电压有一个较大的提升，使处于第一存储子单元的数量小于预定值。

如图5所示，流程节点520以及后续流程中，在步骤150中，第一存储子单元的数量小于预定值，从第二存储状态的存储单元(即需要被编程到P2态的存储单元)开始验证，其中，第二存储状态的存储单元的阈值电压仅大于第一存储状态的阈值电压。当第一存储子单元的数量小于预定值，即阈值电压未达到第二验证电压的存储单元，在读取的过程中，存储器可执行ECC，可对第一存储子单元进行纠正处理，进一步得到正确的存储数据。然而本领域的相关人员可知，在本申请的实施方式中以P1态和P2态的存储单元为例进行了说明，后续的编程过程与上述对P1态和P2态的过程类似，在此不做过多赘述。

在本申请的一个实施方式中，根据存储器系统的纠错能力合理设定预定值，使第一存储子单元的数量小于预定值之后，直接从下一个存储状态的存储单元开始验证，减少了存储单元再次验证的时间，进一步减少了存储器的编程时间，在一定程度上提高了存储器的编程速度。并且只统计第一存储子单元的数量，简化了对应的计数电路。

本申请的另一方面提供了一种存储器100，图6为根据本申请实施方式的存储器系统100的示意图。如图6所示，存储器100可包括存储阵列10、电压提供电路20和控制器30。其中，存储阵列10包括多个存储单元201。

电压提供电路20与存储阵列10耦接，并配置为将编程脉冲和验证电压(包括第一验证电压PVL和第二验证电压PV，以下统称为验证电压)施加到预定字线。电压提供电路20可以响应于来自控制器30的控制信号，生成用于对存储单元阵列10执行擦除、编程、读写和验证等操作的各种电压。

控制器30耦合到存储器阵列10和电压提供电路20，并配置为控制电压提供电路20向多个存储单元中处于编程态的存储单元施加编程脉冲(包括高编程脉冲和低编程脉冲，以下统称为编程脉冲)。控制器30通过发送编程信号，选择位线和字线对存储器阵列10中的存储单元施加一定的编程脉冲，使存储单元处于不同的存储状态。例如在编程操作期间，可以将编程脉冲和验证电压施加到选择的编程态的存储单元所在的字线，并将编程抑制电压施加到未选择的编程态的存储单元所在的位线。在读取操作期间，可以将读取电压施加到选择的编程的存储单元所在的字线，对于禁止读取的存储单元，则将读取禁止电压施加到存储单元所在的位线。

在本申请的一个实施方式中，控制器30被配置为控制电压提供电路20向多个存储单元中处于编程态的存储单元施加初始编程脉冲；在施加了初始编程脉冲的存储单元中选择第一存储状态的存储单元，其中，第一存储状态的存储单元的阈值电压在多个存储状态的存储单元中最小；从第一存储状态的存储单元中确定出第一存储子单元和第二存储子单元，其中，第一存储子单元中的阈值电压小于第一验证电压，第二存储子单元的阈值电压大于第一验证电压且小于第二验证电压；响应于第一存储子单元的数量大于预定值，对所述第一存储子单元和所述第二存储子单元分别重复施加高编程脉冲和低编程脉冲，直到所述第一存储子单元的数量小于预定值；以及从第二存储状态的存储单元开始验证，其中，第二存储状态的存储单元的阈值电压仅大于第一存储状态的阈值电压。

在一个实施方式中，控制器30被配置为：在向第一存储子单元施加高编程脉冲和所述第二存储子单元施加低编程脉冲的同时，确认第一存储子单元的数量。

在一个实施方式中，所述控制器30被配置为：在利用电压提供电路20对第一存储子单元和第二存储子单元分别重复施加高编程脉冲和低编程脉冲后，将第一存储子单元的阈值电压和第二存储子单元的阈值电压分别与第一验证电压和第二验证电压比较，以重新确认第一存储子单元的数量。

在一个实施方式中，第一存储状态的存储单元还包括第三存储子单元，第三存储子单元阈值电压大于第二验证电压，控制器30被配置为：利用电压提供电路20对第三存储子单元施加编程抑制脉冲。

在一个实施方式中，控制器30可被配置为：对于多个存储单元中需被编程到最高存储状态的存储单元，响应于第一存储子单元的数量大于预定值，对存储单元施加大于高编程脉冲的编程脉冲，其中，需被编程到最高存储状态的存储单元的阈值电压大于处于其余存储状态的存储单元的阈值电压。

在一个实施方式中，根据存储器的纠错能力的最大值确定预定值。

本申请还提供了一种存储器系统，可包括存储器，存储有计算机可执行的指令；以及处理器，用于执行存储器存储的计算机可执行指令，以实现上述存储器编程方法。

如上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上所述仅为本发明的具体实施方式，并不用于限制本发明。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本发明的保护范围之内。

Claims (13)

1.一种存储器的编程方法，所述存储器包括多个存储单元，其特征在于，所述方法包括：

对所述多个存储单元中处于编程态的存储单元施加初始编程脉冲；

在施加了所述初始编程脉冲的存储单元中选择第一存储状态的存储单元，其中，所述第一存储状态的存储单元的阈值电压在所述多个存储状态的存储单元中最小；

从所述第一存储状态的存储单元中确定出第一存储子单元和第二存储子单元，其中，所述第一存储子单元中的阈值电压小于第一验证电压，所述第二存储子单元的阈值电压大于第一验证电压且小于第二验证电压；

响应于所述第一存储子单元的数量大于预定值，对所述第一存储子单元和所述第二存储子单元分别重复施加高编程脉冲和低编程脉冲，直到所述第一存储子单元的数量小于预定值；以及

从第二存储状态的存储单元开始验证，其中，所述第二存储状态的存储单元的阈值电压仅大于所述第一存储状态的阈值电压。

2.根据权利要求1所述的方法，其特征在于，所述方法还包括：

在对所述第一存储子单元和所述第二存储子单元分别施加高编程脉冲和低编程脉冲的同时，确认所述第一存储子单元的数量。

3.根据权利要求2所述的方法，其特征在于，对所述第一存储子单元和所述第二存储子单元分别重复施加高编程脉冲和低编程脉冲后，所述方法还包括：

将所述第一存储子单元的阈值电压和所述第二存储子单元的阈值电压分别与所述第一验证电压和所述第二验证电压比较，以重新确认第一存储子单元的数量。

4.根据权利要求1-3中任一项所述的方法，其特征在于，所述第一存储状态的存储单元还包括第三存储子单元，所述第三存储子单元的阈值电压大于所述第二验证电压，其中，所述方法还包括：

对所述第三存储子单元施加编程抑制脉冲。

5.根据权利要求1所述的方法，其特征在于，所述方法还包括：

对于所述多个存储单元中需被编程到最高存储状态的存储单元，响应于所述第一存储子单元的数量大于预定值，对所述存储单元施加不小于所述高编程脉冲的编程脉冲，其中，需被编程到所述最高存储状态的存储单元的阈值电压大于处于其余存储状态的存储单元的阈值电压。

6.根据权利要求1所述的方法，其特征在于，根据所述存储器的纠错能力的最大值确定所述预定值。

7.一种存储器，其特征在于，包括：

存储阵列，包括多个存储单元；

电压提供电路；以及

控制器，配置为：

控制所述电压提供电路向所述多个存储单元中处于编程态的存储单元施加初始编程脉冲；

在施加了所述初始编程脉冲的存储单元中选择第一存储状态的存储单元，其中，所述第一存储状态的存储单元的阈值电压在所述多个存储状态的存储单元中最小；

从所述第一存储状态的存储单元中确定出第一存储子单元和第二存储子单元，其中，所述第一存储子单元中的阈值电压小于第一验证电压，所述第二存储子单元的阈值电压大于第一验证电压且小于第二验证电压；

响应于所述第一存储子单元的数量大于预定值，对所述第一存储子单元和所述第二存储子单元分别重复施加高编程脉冲和低编程脉冲，直到所述第一存储子单元的数量小于预定值；以及

从第二存储状态的存储单元开始验证，其中，所述第二存储状态的存储单元的阈值电压仅大于所述第一存储状态的阈值电压。

8.根据权利要求7所述的存储器系统，其特征在于，所述控制器被配置为：在向所述第一存储子单元施加高编程脉冲和所述第二存储子单元施加低编程脉冲的同时，确认所述第一存储子单元的数量。

9.根据权利要求8所述的存储器系统，其特征在于，所述控制器被配置为：在利用所述电压提供电路对所述第一存储子单元和所述第二存储子单元分别重复施加高编程脉冲和低编程脉冲后，将所述第一存储子单元的阈值电压和所述第二存储子单元的阈值电压分别与所述第一验证电压和所述第二验证电压比较，以重新确认第一存储子单元的数量。

10.根据权利要求7-9中任一项所述的存储器系统，其特征在于，所述第一存储状态的存储单元还包括第三存储子单元，所述第三存储子单元阈值电压大于所述第二验证电压，所述控制器被配置为：利用所述电压提供电路对所述第三存储子单元施加编程抑制脉冲。

11.根据权利要求7所述的存储器系统，其特征在于，所述控制器被配置为：对于所述多个存储单元中需被编程到最高存储状态的存储单元，响应于所述第一存储子单元的数量大于预定值，对所述存储单元施加不小于所述高编程脉冲的编程脉冲，其中，需被编程到所述最高存储状态的存储单元的阈值电压大于处于其余存储状态的存储单元的阈值电压。

12.根据权利要求7所述的存储器系统，其特征在于，根据所述存储器的纠错能力的最大值确定所述预定值。

13.一种存储器系统，其特征在于，包括：

存储器，存储有计算机可执行的指令；以及

处理器，用于执行所述存储器存储的计算机可执行指令，以实现如权利要求1-6中任一项所述的方法。