CN104934060B - 半导体存储装置及存储器控制器 - Google Patents

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Abstract

本发明提供一种可提高动作性能的半导体存储装置及存储器控制器。实施方式的半导体存储装置(100)包括：多个串单元SU，其是积层多个存储单元而成并且是NAND串的集合；区块BLK，其包含多个串单元SU，成为数据的抹除单位；以及寄存器(122)，其针对每个串单元SU保持抹除特性信息。寄存器(122)可将抹除特性信息输出至存储器控制器(200)。

Description

半导体存储装置及存储器控制器
[相关申请案]
本申请案享有将日本专利申请案2014-53018号(申请日：2014年3月17日)作为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置及存储器控制器。
背景技术
已知有存储单元三维排列而成的NAND(NOT AND，与非)型闪速存储器。
发明内容
本发明提供一种可提高动作性能的半导体存储装置及存储器控制器。
实施方式的半导体存储装置包括：多个串单元，其是积层多个存储单元而成并且是NAND串的集合；区块，其包含多个串单元，成为数据的抹除单位；以及寄存器，其针对每个串单元保持抹除特性信息。寄存器可将抹除特性信息输出至存储器控制器。
附图说明
图1是第1实施方式的存储器系统的框图。
图2是第1实施方式的半导体存储装置的框图。
图3是第1实施方式的存储单元阵列的电路图。
图4是第1实施方式的NAND串的一例的剖视图。
图5是第1实施方式的最迟串寄存器的一部分的电路图。
图6是第1实施方式的最迟串寄存器的另一部分的电路图。
图7是表示第1实施方式的串单元与抹除循环次数的关系的图表。
图8是第1实施方式的最迟串寄存器的模式图。
图9是第1实施方式的最迟串寄存器中的各种信号的时序图。
图10是第1实施方式的状态读取时的各种信号的时序图。
图11是表示抹除次数与坏串产生数的关系的曲线图。
图12是第2实施方式的抹除动作的流程图。
图13是第2实施方式的指令顺序。
具体实施方式
以下，参照图式对实施方式进行说明。此外，在以下说明中，对具有相同的功能及构成的构成要素标注共通的参照符号。
1.第1实施方式
对第1实施方式的半导体存储装置及存储器控制器进行说明。以下，作为半导体存储装置，列举存储单元积层于半导体基板的上方而成的三维积层型NAND型闪速存储器为例进行说明。
1.1构成
1.1.1存储器系统的构成
首先，使用图1对包含本实施方式的半导体存储装置的存储器系统的构成进行说明。图1是本实施方式的存储器系统的框图。
像图示那样，存储器系统1包括NAND型闪速存储器100及控制器200。控制器200与NAND型闪速存储器100例如也可通过它们的组合而构成一个半导体装置，作为这种示例，可列举像SDTM卡的存储卡、或SSD(solid state drive，固态驱动器)等。
NAND型闪速存储器100包括多个存储单元，非易失性地存储数据。NAND型闪速存储器100的构成的详情在下文叙述。
控制器200是响应来自外部主机机器的命令，对NAND型闪速存储器100发出读出、写入、及抹除等的命令。另外，控制器200管理NAND型闪速存储器100中的存储器空间。
控制器200包括主机接口电路210、内建存储器(RAM(Random Access Memory，随机存取存储器))220、处理器(CPU(Central Processing Unit，中央处理单元))230、缓冲存储器240、NAND接口电路250、及ECC(Error Checking and Correcting，错误检查与校正)电路260。
主机接口电路210是经由控制器总线而与主机机器连接，承担与主机机器的通信。而且，将从主机机器接收的命令及数据分别传输至CPU230及缓冲存储器240。另外，响应CPU230的命令，将缓冲存储器240内的数据传输至主机机器。
NAND接口电路250是经由NAND总线而与NAND型闪速存储器100连接，承担与NAND型闪速存储器100的通信。而且，将从CPU230接收的命令传输至NAND型闪速存储器100，另外，当写入时，将缓冲存储器240内的写入数据传输至NAND型闪速存储器100。进而当读出时，将从NAND型闪速存储器100读出的数据传输至缓冲存储器240。
CPU230是控制控制器200整体的动作。例如，CPU230在从主机机器接收到写入命令时，响应该命令，发行基于NAND接口的写入命令。在读出及抹除时也同样。另外，CPU230执行耗损平均(wear levelling)等用来管理NAND型闪速存储器100的各种处理。而且，CPU230执行各种运算。例如，执行数据的加密处理或随机化处理等。
ECC电路260执行数据的错误校正(ECC：Error Checking and Correcting)处理。即，ECC电路260在写入数据时，基于写入数据产生奇偶校验，在读出时，从奇偶校验产生校正子，检测错误并校正该错误。此外，CPU230也可以具有ECC电路260的功能。
内建存储器220例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，作为CPU230的作业区域而使用。而且，内建存储器220保持用来管理NAND型闪速存储器100的韧体、或各种管理表等。
1.1.2NAND型闪速存储器的构成
接下来，对NAND型闪速存储器100的构成进行说明。
1.1.2.1半导体存储装置的整体构成
图2是本实施方式的NAND型闪速存储器100的框图。像图示那样，NAND型闪速存储器100大致包括核心部110及周边电路110。
核心部110包括存储单元阵列111、列解码器112、及读放大器113。
存储单元阵列111包括多个平面(本例中例示2个平面PB0及PB1的情况)。
平面PB是包括存储数据的存储单元，且进行对存储单元写入数据、及从存储单元读出数据的单元。平面PB0及PB1可相互独立地动作，另外，也可以同时动作。
平面PB的各者包括存储单元阵列111、列解码器112、及读放大器113。
存储单元阵列111包括分别与字线及位线建立关联的多个非易失性存储单元的集合即多个区块BLK(BLK0、BLK1、BLK2、…)。区块BLK成为数据的抹除单位，同一区块BLK内的数据被批次抹除。区块BLK分别包括串联连接着存储单元的NAND串115的集合即多个串单元SU(SU0～SU3)。当然，区块BLK的数量、或1区块BLK内的串 单元SU的数量为任意。
列解码器112解码区块地址或页面地址，选择对应的区块的任一个的字线。继而，列解码器112对选择字线及非选择字线等施加适当的电压。
读放大器113在读出数据时，将从存储单元读出至位线的数据读出放大。另外，当写入数据时，将写入数据传输至存储单元。对存储单元阵列111的数据的读出及写入是以多个存储单元为单位进行，该单位成为页。
从存储单元读出数据、及对存储单元写入数据是通过列解码器112及读放大器113而进行。
周边电路120包括定序器121、地址寄存器123、及最迟串寄存器122。
地址寄存器123例如从控制器200获取地址信号，并暂时保持获取的地址信号。最迟串寄存器122具有用来在被指示抹除的区块中表示判断为最后抹除成功的串单元(最迟串单元)的构成。因此，串单元是通过串地址而特定出，以下将表示最迟串单元的地址称为最迟串地址。关于最迟串地址于下文详细叙述。
定序器121是控制NAND型闪速存储器100整体的动作。
1.1.2.2存储单元阵列111的构成
接下来，对所述存储单元阵列111的构成的详情进行说明。图3是任一区块BLK的电路图，其他区块BLK也具有相同的构成。
像图示那样，区块BLK包含例如4个串单元SU(SU0～SU3)。另外，各个串单元SU包含多个NAND串115。
NAND串115的各者包含例如8个存储单元晶体管MT(MT0～MT7)及选择晶体管ST1、ST2。存储单元晶体管MT包括包含控制栅极及电荷储存层的积层栅极，非易失性地保持数据。此外，存储单元晶体管MT的个数并不限定于8个，也可以为16个或32个、64个、128个等，该存储单元晶体管MT的数量并不受限定。存储单元晶体管MT是以在选择晶体管ST1、ST2间串联连接其电流路径的方式配置。该串联连接的一端侧的存储单元晶体管MT7的电流路径连接于选择晶体管ST1的电流路径的一端，另一端侧的存储单元晶体管MT0的电流路径连接于选择晶体管ST2的电流路径的一端。
串单元SU0～SU3的各选择晶体管ST1的栅极是分别与选择栅极线SGD0～SGD3共通连接。相对于此，处于同一区块内的多个选择晶体管ST2的栅极是与同一选择栅极线SGS共通连接，处于同一区块BLK0内的存储单元晶体管MT0～MT7的控制栅极是分别与字线WL0～WL7共通连接。当然，各串单元SU中的选择晶体管ST2也可以与选择晶体管ST1同样地连接于各个选择栅极线SGS0～SGS3。
另外，在存储单元阵列111内以矩阵状配置的NAND串115中处于同一行的NAND串115的选择晶体管ST1的电流路径的另一端是与任一位线BL(BL0～BL(L-1)，(L-1)为大于等于1的自然数)共通连接。即，位线BL是在多个区块BLK间将NAND串115共通地连接。另外，选择晶体管ST2的电流路径的另一端是与源极线SL共通连接。源极线SL例如在多个区块间将NAND串115共通地连接。
如上所述，处于同一区块BLK内的存储单元晶体管MT的数据被批次抹除。相对于此，数据的读出及写入是针对任一区块BLK中的任一串单元SU中的共通地连接于任一字线WL的多个存储单元晶体管MT批次地进行。将该单位称为「页」。
图4是本实施方式的存储单元阵列115的局部区域的剖视图。像图示那样，在p型井区域20上形成着多个NAND串115。即，在井区域20上，形成着作为选择栅极线SGS发挥功能的多个配线层27、作为字线WL发挥功能的多个配线层23、及作为选择栅极线SGD发挥功能的多个配线层25。
而且，形成着贯通这些配线层25、23、及27且到达井区域20的存储器孔26。在存储器孔26的侧面依序形成着区块绝缘膜28、电荷储存层29(绝缘膜)、及栅极绝缘膜28，进而在存储器孔26内埋入导电膜31。导电膜31是作为NAND串118的电流路径发挥功能，且在存储单元晶体管MT及选择晶体管ST1及ST2动作时形成通道的区域。
在各NAND串115中，设置着多层(本例中为4层)的配线层27是电性地共通连接，且连接于同一选择栅极线SGS。即，该4层配线层27实质上作为1个选择晶体管ST2的栅极电极发挥功能。所述情况关于选择晶体管ST1(4层的选择栅极线SGD)也同样。
通过以上构成，在各NAND串115中，在井区域20上依序积层着选择晶体管ST2、多个存储单元晶体管MT、及选择晶体管ST1。
此外，于图4的例中，选择晶体管ST1及ST2是与存储单元晶体管MT同样地包括电荷储存层29。然而，选择晶体管ST1及ST2实质上并非作为保持数据的存储单元而发挥功能，而作为开关发挥功能。此时，选择晶体管ST1及ST2接通/断开的阈值也可以通过对电荷储存层29注入电荷而进行控制。
在导电膜31的上端形成作为位线BL发挥功能的配线层32。位线BL连接于读放大器113。
而且，在井区域20的表面内形成着n+型杂质扩散层33及p+型杂质扩散层34。在扩散层33上形成接触插塞35，在接触插塞35上形成作为源极线SL发挥功能的配线层36。另外，在扩散层34上形成接触插塞37，在接触插塞37上形成作为井配线CPWELL发挥功能的配线层38。配线层36及38形成于相比选择栅极线SGD更上层且相比配线 层32更下层的层。
以上的构成在记载着图4的纸面的厚度方向排列着多个，通过沿厚度方向排列的多个NAND串115的集合形成串单元SU。另外，同一串单元SU内所含的多个作为选择栅极线SGS发挥功能的配线层27是相互共通连接。即，在邻接的NAND串118间的井区域20上也形成栅极绝缘膜30，与扩散层33邻接的半导体层27及栅极绝缘膜30形成至扩散层33附近。
因此，于将选择晶体管ST2设为接通状态时，该选择晶体管ST2的通道将存储单元晶体管MT0与扩散层33电性连接。另外，通过对井配线CPWELL施加电压，可对导电膜31赋予电位。
此外，关于存储单元阵列111的构成，也可以为其他构成。即，关于存储单元阵列111的构成，例如记载于“三维积层非易失性半导体存储器”的2009年3月19日提出申请的美国专利申请案12/407,403号。另外，记载于“三维积层非易失性半导体存储器”的2009年3月18日提出申请的美国专利申请案12/406,524号、“非易失性半导体存储装置及其制造方法”的2010年3月25日提出申请的美国专利申请案12/679,991号、“半导体存储器及其制造方法”的2009年3月23日提出申请的美国专利申请案12/532,030号。这些专利申请案的整体通过参照而引用于本案说明书中。
1.1.2.3关于最迟串寄存器122
接下来，对所述最迟串寄存器122的构成的详情进行说明。图5及图6表示最迟串寄存器122的一部分。最迟串寄存器122在每个平面PB包含图5及图6的构成的组。
如图5所示，最迟串寄存器122包含4个寄存器单元R0～R3。寄存器单元R的个数是与1个区块BLK中的串单元SU的数量一致。以下的说明是关于1个区块BLK包含4个串单元的示例，因此列举最迟串寄存器122中的4个寄存器单元R0～R3进行说明。各寄存器单元R0～R3包含多个寄存器元件，保持多比特的信息。而且，具有以下构成。
即，AND栅极AD1是从定序器121获取信号{STR_PB[1：0]，OEC[5：0]}。信号{STR_PB[1：0]，OEC[5：0]}在比特STR_PB[1：0]中表示串地址，在比特OEC[5：0]}中表示循环次数。循环次数是指抹除时重复进行的处理的重复次数。各循环包含对关联元件施加用于抹除的电压与抹除验证的设定。即，在各循环中，定序器121首先对源极线SL、位线BL、选择栅极线SGD及SGS、以及字线WL施加用于抹除的各种电压。继而，在各循环中，定序器121进行抹除验证。抹除验证包含针对每个串单元SU判断抹除是否完成。定序器121是在抹除期间随机输出通过比特STR_PB{1：0]表示串地址且通过比特 OEC[5：0]}表示当前的循环次数的信号{STR_PB[1：0]，OEC[5：0]}。
另外，AND栅极AD1获取信号evfy_pass_delay6。信号evfy_pass_delay6是使信号evfy_pass延迟的信号。信号evfy_pass是每次成为抹除对象的串单元SU通过抹除验证时定序器121输出的信号。而且，在最迟串寄存器的未图示的区域，通过利用延迟电路等使信号evfy_pass延迟而产生信号evfy_pass_delay6。此外，下述信号evfy_pass_delay2是使时脉CLK延迟2周期的信号，信号evfy_pass_delay4是进一步使时脉CLK延迟2周期的信号(即，使evfy_pass的CLK延迟4周期的信号)，信号evfy_pass_delay6是进一步使时脉CLK延迟2周期的信号(即，使evfy_pass的CLK延迟6周期的信号)。AND栅极AD1是在信号evfy_pass_delay6为高位准的期间输出信号{STR_PB[1：0]，OEC[5：0]}。信号{STR_PB[1：0]，OEC[5：0]}被供给至寄存器单元R0。寄存器单元R0是以时脉信号CLK的上升锁存信号{STR_PB[1：0]，OEC[5：0]}。另外，寄存器单元R0将锁存的数据作为信号LAST_STR_info[7：0]输出。另外，信号LAST_STR_info[7：0]被供给至寄存器单元R0的输入。因此，当利用寄存器单元R0锁存后，无论AND栅极AD1的输出如何，均对寄存器单元R0的输入持续供给寄存器单元R0的输出。时脉信号CLK例如是通过周边电路120中的时脉信号产生电路而产生。
另外，信号LAST_STR_info[7：0]也被供给至AND栅极AD2。另外，AND栅极AD2获取所述信号evfy_pass_delay4。AND栅极AD2是在信号evfy_pass_delay4为高位准的期间输出信号LAST_STR_info[7：0]。信号LAST_STR_info[7：0]被供给至寄存器单元R1。寄存器单元R1是以时脉信号CLK的上升锁存信号LAST_STR_info[7：0]。另外，寄存器单元R1将锁存的数据作为信号2ND_LAST_STR_info[7：0]输出。另外，信号2ND_LAST_STR_info[7：0]被供给至寄存器单元R1的输入。因此，当利用寄存器单元R1锁存后，无论AND栅极AD2的输出如何，均对寄存器单元R1的输入持续供给寄存器单元R1的输出。
另外，信号2ND_LAST_STR_info[7：0]也被供给至AND栅极AD3。另外，AND栅极AD3获取所述信号evfy_pass_delay2。AND栅极AD3是在信号evfy_pass_delay2为高位准的期间输出信号2ND_AST_STR_info[7：0]。信号2ND_LAST_STR_info[7：0]被供给至寄存器单元R2。寄存器单元R2是以时脉信号CLK的上升锁存信号2ND_LAST_STR_info[7：0]。另外，寄存器单元R2将锁存的数据作为信号3RD_LAST_STR_info[7：0]输出。另外，信号3RD_LAST_STR_info[7：0]被供给至寄存器单元R2的输入。因此，当利用寄存器单元R2锁存后，无论AND栅极AD3的输出如何，均对寄存器单元R2的输入持续供给寄存器单元R2的输出。
另外，信号3RD_LAST_STR_info[7：0]也被供给至AND栅极AD4。另外，AND栅极AD4获取所述信号evfy_pass。AND栅极AD4是在信号evfy_pass为高位准的期间输出信号3RD_AST_STR_info[7：0]。信号3RD_LAST_STR_info[7：0]被供给至寄存器单元R3。寄存器单元R3是以时脉信号CLK的上升锁存信号3RD_LAST_STR_info[7：0]。另外，寄存器单元R3将锁存的数据作为信号4TH_LAST_STR_info[7：0]输出。另外，信号4TH_LAST_STR_info[7：0]被供给至寄存器单元R3的输入。因此，当利用寄存器单元R3锁存后，无论AND栅极AD4的输出如何，均对寄存器单元R3的输入持续供给寄存器单元R3的输出。
通过所述构成，如果信号evfy_pass被确证(本例中为“H”位准)，则寄存器单元R2的数据被复制至寄存器单元R3中。而且，在该2时脉后，寄存器单元R1的数据被复制至寄存器单元R2中。在该时间点，原本保持于寄存器单元R2中的数据被保存于寄存器单元R3中。
在该2时脉后，寄存器单元R0的数据被复制至寄存器单元R1中，在该2时脉后，在该时间点通过抹除验证的信息{STR_PB[1：0]，OEC[5：0]}被设定于寄存器单元R0中。
接下来，参照图6说明最迟串寄存器122的其他部分。如图6所示，最迟串寄存器122包含选择器S。选择器S获取信号LAST_STR_info[7：0]、2ND_LAST_STR_info[7：0]、3RD_LAST_STR_info[7：0]、及4TH_LAST_STR_info[7：0]。另外，选择器S获取控制信号Sel。控制信号Sel包含寄存器地址及平面地址。寄存器地址及平面地址是在从控制器200获取的串地址取得指令中被指定。串地址取得指令在下文详细叙述。
在获取的控制信号Sel指定选择器S所属的平面PB的情况下，选择器S输出通过控制信号Sel中的寄存器地址特定出的寄存器R中的信号。即，控制信号Sel指定寄存器R0～R3中的任一个。在寄存器R0被指定的情况下，选择器S输出信号LAST_STR_info[7：0]。同样地，在寄存器R1～R3被指定的情况下，选择器S分别输出信号LAST_STR_info[7：0]、2ND_LAST_STR_info[7：0]、及3RD_LAST_STR_info[7：0]。
1.2动作
接下来，对所述构成的NAND型闪速存储器100及存储器控制器200的动作，尤其对最迟串寄存器122的动作进行说明。
1.2.1关于最迟串寄存器122的动作
首先，参照图7及图8对最迟串寄存器122的动作进行说明。作为一例，在对某区块执行抹除动作时，串单元SU0～SU3为通过抹除验证所需的循环次数OEC如图7所示。即，串单元SU0～SU3分别设为在第4、5、2、4次循环中通过抹除验证。将此时 的寄存器单元R0～R3的保持数据(串单元及OEC)的变化情况示于图8。
从存储器控制器200接收到抹除指令的定序器121进行用于抹除的循环(电压施加及抹除验证)。此时，在抹除之前，定序器121重设寄存器单元R0～R3，结果，寄存器单元R0～R3成为未保持值的状态。第1次循环中，任一串单元SU均未通过抹除验证。因此，信号evfy_pass为低位准，由此信号{STR_PB[1：0]，OEC[5：0]}未被保持于寄存器R0中。由此，寄存器R0～R3持续为空状态。
定序器121进而重复进行用于抹除的循环，如上所述，在第2次循环中，串单元SU2通过抹除验证。于是，定序器121将信号evfy_pass设为“H”位准。继而，通过未图示的延迟电路，在时脉2周期后将信号evfy_pass_delay2设为“H”位准，在4周期后将信号evfy_pass_delay4设为“H”位准，在6周期后将信号evfy_pass_delay6设为“H”位准。即，按照AND栅极AD4、AD3、AD2、及AD1的顺序，输入表示通过抹除验证的意旨的信号，各寄存器单元R0～R3内的数据被移动。然而，在该时间点，因为寄存器单元R0～R3被重设，所以寄存器R1～R3保持的数据不会变化(换句话说，传输空数据)。从定序器121对AND栅极AD1输入包含表示特定出串单元SU2的地址及循环次数2的比特列的信号{STR_PB[1：0]，OEC[5：0]}，因此在信号evfy_pass_delay_6成为“H”位准的时间点，信号{STR_PB[1：0]，OEC[5：0]}与时脉CLK同步地被取入至寄存器R0。即，寄存器单元R0保持串地址SU1及OEC＝2。
定序器121进而重复地进行用于抹除的循环，如上所述，在第4次循环中串SU0通过抹除验证。于是，定序器121将信号evfy_pass设为“H”位准。继而，如上所述，将信号evfy_pass_delay2、evfy_pass_delay4、及evfy_pass_delay6依序设为“H”位准。于是，寄存器单元R2及R3的保持数据依旧不变化(传输空数据)，在寄存器单元R1中，在evfy_pass_delay4成为“H”位准的时间点，来自寄存器单元R0的信号LAST_STR_info[7：0]与时脉CLK同步地被取入。之后，如果信号evfy_pass_delay6成为“H”位准，则信号{STR_PB[1：0]，OEC[5：0]}被锁存于寄存器单元R0。即，寄存器单元R0保持这次循环中验证的串地址SU0及OEC＝4。这样，每次串单元SU通过验证时，寄存器单元R2的保持数据3RD_LAST_STR_info[7：0]便被传输至寄存器单元R3，在该2周期后，寄存器单元R1的保持数据2ND_LAST_STR_info[7：0]被传输至寄存器单元R2，在该2周期后，寄存器单元R0的保持数据LAST_STR_info[7：0]被传输至寄存器单元R1，在该2周期后，信号{STR_PB0[1：0]，OEC[5：0]}被取入至寄存器单元R0。
如上所述，如果任一串单元SU通过抹除验证，则其信息首先保持于寄存器单元R0中，之后，每次任一串单元SU通过抹除验证时，寄存器单元R0至R2的数据便被分别 移动至寄存器单元R1至R3。这样，通过在寄存器R0～R3间移动数据，如图8所示，通过抹除验证的单元SU及该串单元SU通过抹除验证所需的循环次数OEC被设定于寄存器单元R0～R3。而且，关于最先通过抹除验证的串单元SU的信息被保持于寄存器单元R3，关于最后通过的串单元SU的信息被保持于寄存器单元R0。
图9是更详细地表示所述动作时的各种信号的变化的时序图。
像图示那样，在时刻t0～t1，对某区块中的字线WL施加抹除电压，信号OEC被递增计数而成为“000001”(时刻t1)。之后，依序执行串单元SU0～SU3的抹除验证(时刻t1～t5)。此时，任一串单元SU均未通过抹除验证，因此信号evfy_pass保持为“L”位准，寄存器单元R0～R3保持为重设状态。
接着，在时刻t5～t6，再次对字线WL施加抹除电压，信号OEC被递增计数为“000010”(时刻t6)。之后，依序执行串单元SU0～SU3的抹除验证(时刻t6～t10)。于是，只有串单元SU2通过抹除验证，因此定序器121将信号evfy_pass设为“H”位准(参照时刻t8～t9)。另外，因为该信号evfy_pass与时脉CLK同步地延迟，所以将信号evfy_pass_delay2、evfy_pass_delay4、及evfy_pass_delay6依序设为“H”位准。继而，在将信号evfy_pass_delay6设为“H”位准的时点，将信号LAST_STR_info设为{10，00010}。即，将表示串单元SU2在第2次抹除循环中通过的信息设定于寄存器单元R0。接着，在时刻t10～t11，再次对字线WL施加抹除电压，信号OEC被递增计数为“000011”(时刻t11)。之后，依序执行串单元SU0、SU1、及SU3的抹除验证(时刻t11～t14)。此外，定序器121之后不会将已通过抹除验证的串单元SU作为抹除验证对象。因此，在时刻t11～t14的抹除验证中，将前一次抹除循环中通过抹除验证的串单元SU2从抹除验证对象去除。
在本循环中，串单元SU0、SU1、及SU3均未通过抹除验证，因此信号evfy_pass为“L”位准，寄存器单元R0～R3的保持数据也不变化(即，未进行寄存器单元间的数据传输)。
接着，在时刻t14～t15，再次对字线WL施加抹除电压，信号OEC被递增计数为“000100”(时刻t15)。之后，依序执行串单元SU0、SU1、及SU3的抹除验证(时刻t15～t18)。于是，串单元SU0首先通过抹除验证。由此，定序器121将信号evfy_pass设为“H”位准(参照时刻t15～t16)。另外，因为该信号evfy_pass与时脉CLK同步地延迟，所以将信号evfy_pass_delay2、evfy_pass_delay4、及evfy_pass_delay6依序设为“H”位准。结果，在将信号evfy_pass_delay4设为“H”位准的时点，将信号2ND_LAST_STR_info设为{10，00010}。即，寄存器单元R0的数据被传输至R1。继而，在将信号evfy_pass_delay6 设为“H”位准的时点，将信号LAST_STR_info设为{00，00100}。即，将表示串单元SU0在第4次抹除循环中通过的信息设定于寄存器单元R0。
而且，在该抹除循环内，串单元SU3也通过抹除验证。由此，定序器121将信号evfy_pass设为“H”位准(参照时刻t17～t18)。另外，因为该信号evfy_pass延迟，所以将信号evfy_pass_delay2、evfy_pass_delay4、及evfy_pass_delay6依序设为“H”位准。结果，在将信号evfy_pass_delay2设为“H”位准的时点，将信号3RD_LAST_STR_info设为{10，00010}。即，寄存器单元R1的数据被传输至R2。继而，在将信号evfy_pass_delay4设为“H”位准的时点，将信号2ND_LAST_STR_info设为{00，00100}。即，寄存器单元R0的数据被传输至R1。继而，在将信号evfy_pass_delay6设为“H”位准的时点，将信号LAST_STR_info设为{11，00100}。即，将表示串单元SU3在第4次抹除循环中通过的信息设定于寄存器单元R0。
接着，在时刻t18～t19，再次对字线WL施加抹除电压，信号OEC被递增计数为“000101”(时刻t19)。之后，定序器121对未通过抹除验证的唯一的串单元SU0执行抹除验证(时刻t19～t20)。于是，串单元SU0通过抹除验证。由此，定序器121将信号evfy_pass设为“H”位准(参照时刻t19～t20)。继而，同样地，将信号evfy_pass_delay2、evfy_pass_delay4、及evfy_pass_delay6依序设为“H”位准。结果，在将信号evfy_pass设为“H”位准的时点，将信号4TH_LAST_STR_info设为{10，00010}。即，寄存器单元R2的数据被传输至R3。继而，在将信号evfy_pass_delay2设为“H”位准的时点，将信号3RD_LAST_STR_info设为{00，00100}。即，寄存器单元R1的数据被传输至R2。另外，在将信号evfy_pass_delay4设为“H”位准的时点，将信号2ND_LAST_STR_info设为{11，00100}。即，寄存器单元R0的数据被传输至R1。最后，在将信号evfy_pass_delay6设为“H”位准的时点，将信号LAST_STR_info设为{01，00101}。即，将表示串单元SU1在第5次抹除循环中通过的信息设定于寄存器单元R0。
以上的结果为，在寄存器单元R0～R3中分别保持成为{01，00101}、{11，00100}、{00，00100}、及{10，00010}的数据。因此，通过参照寄存器单元R3，可知最初通过抹除验证的串单元SU为SU2，循环次数为2次。另外，通过参照寄存器单元R2，可知第2次通过抹除验证的串单元SU为SU0，循环次数为4次。而且，通过参照寄存器单元R1，可知第3次通过抹除验证的串单元SU为SU3，循环次数为4次。继而，通过参照寄存器单元R0，可知最后通过抹除验证的串单元SU为SU1，循环次数为5次。
1.2.2存储器控制器200的动作
接下来，参照图10对取得最迟串地址时的存储器控制器200的动作进行说明。图10是在NAND总线上收发的晶片使能信号/CE、地址锁存使能信号ALE、指令锁存使能信号CLE、写入使能信号/WE、读取使能信号/RE、及输入输出信号I/O的时序图。
此外，/CE是用来使NAND型闪速存储器100使能的信号，且在Low位准时确证为使能。ALE是将输入信号为地址信号通知给NAND型闪速存储器的信号。CLE是将输入信号为指令通知给NAND型闪速存储器的信号。/WE是用来使NAND型闪速存储器100取入输入信号的信号。
关于存储器控制器100的例如CPU230，如果NAND型闪速存储器100中的抹除动作结束(这可以通过对NAND型闪速存储器100发行状态读取指令而辨识)，则如图10所示，状态读取指令发行另外准备的专用的串地址取得指令“xH”，作为输入输出信号输出至NAND型闪速存储器100。指令“xH”是用来取得最迟串信息的指令。另外，CPU230确证(“H”位准)CLE，且确证(“L”位准)/WE。由此，指令“xH”被储存于NAND型闪速存储器100的未图示的指令寄存器。
继而，CPU230发行指定期望串地址取得的平面PB的地址及寄存器单元R0的地址信号“yH”，并发送至NAND型闪速存储器100。此时，确证(“H”位准)ALE并且确证/WE。该地址信号“yH”例如首先储存于地址寄存器123。之后，通过定序器121的命令，作为信号Sel供给至与对应于地址信号“yH”的平面PB对应的最迟串寄存器122中的选择器S。
结果，选择器S选择与地址信号“yH”对应的串信息。作为一例，在图7中，信号LAST_STR_info[7：0]～4TH_LAST_STR_info[7：0]分别与信号“00”、“01”、“10”、及“11”建立对应。而且，如果输入“00”～“11”中的任一个作为信号Sel，则选择器S输出对应的信号LAST_STR_info[7：0]～4TH_LAST_STR_info[7：0]的任一个。如果为图9的示例，则通过输入信号Sel＝“00”，选择器S选择保持最迟串信息的寄存器单元R0的输出。
之后，存储器控制器200通过确证(“L”位准)/RE，可获得由选择器S选择的最迟串信息(在图7至图9的例中，SU1、OEC＝5)。
1.3本实施方式的效果
在本实施方式的如图2所示的三维积层型NAND型闪速存储器半导体存储装置中，当抹除数据后，首先对抹除对象区块的所有串单元SU进行抹除验证，如果所有串单元SU通过抹除验证，则判定为该抹除对象区块的抹除验证通过。
然而，如果各区块BLK的串单元SU的抹除特性(胞特性)并非较大地不均，则能够以抹除对象区块中的1个串单元SU通过抹除验证，而判定该抹除对象区块通过抹除验 证。为了实现所述内容，可准备存储器控制器200对例如ROM中保持的预先规定的1个或多个串单元SU进行抹除验证的模式。
然而，在抹除验证对象的串单元SU具有极早或极迟地通过抹除验证的特性的情况下，无法准确地获知抹除对象区块通过抹除验证的时点。
关于该方面，如果为本实施方式的构成，则NAND型闪速存储器100包括最迟串寄存器123。而且，存储器控制器200可从最迟串寄存器123获知各串单元SU以几次顺序的重复通过抹除验证。即，可获知哪一串单元SU最易抹除、且哪一串单元SU最难抹除的信息。
因此，基于该信息，可适当地选择设为抹除验证对象的串单元SU。即，例如可选择最难抹除的串单元SU作为抹除验证对象。更具体来说，存储器控制器200可将区块与最迟串单元建立关联而存储，可更适当地管理NAND型闪速存储器100。关于该方面，在第2实施方式中详细说明。
2.第2实施方式
接下来，对第2实施方式的半导体存储装置及存储器控制器进行说明。本实施方式是在所述第1实施方式中重复抹除动作并且考虑到串单元坏串化的实施方式。以下，仅对与第1实施方式不同的方面进行说明。
2.1关于存储单元晶体管的劣化
图11是表示区块的抹除次数与坏串数的关系的曲线图。所谓坏串，是指因存储单元晶体管MT劣化而成为不良的NAND串数超过某固定数，结果理应无法使用的串单元SU。像图示那样，随着抹除次数增加，坏串的产生次数增大。
例如，抹除次数为0～N1次时几乎不会产生坏串，但抹除次数为N1～N4次左右时逐渐产生坏串，N4次以后，坏串急遽增加。
在本实施方式中，基于此种倾向，考虑区块的抹除次数，进行最迟串的更新等。
2.2关于存储器系统1的动作
使用图12对本实施方式的存储器系统1的动作进行说明。图12是表示存储器系统1的动作的流程图，针对主机机器、存储器控制器200、及NAND型闪速存储器100的每一个而分别记载。此外，存储器控制器200例如也可以在电源接通时，从NAND型闪速存储器100的ROM熔丝(fuze)等取得坏串信息。
如图12所示，主机对存储器控制器200发出抹除某区块BLK的命令(步骤S10)。于是，存储器控制器200判断是否保持着关于抹除对象区块的最迟串信息(步骤S11)。
存储器控制器200例如在RAM220中保持表。该表针对每个区块保持最迟串信息、抹除次数Era_counter、最迟串取得模式下的抹除后的抹除次数(称为取样次数)Sampling_counter。因此，CPU230可通过访问该表，而判断有无关于抹除对象区块的最迟串信息。
如果不具有、即未取得最迟串信息(步骤S11，否)，则存储器控制器200将最迟串取得指示指令与抹除指令一并发行至NAND型闪速存储器100。在最迟串取得指示指令中，如果在抹除对象区块中有坏串，则从监视循环次数的对象去除坏串。即，最迟串取得指示指令是将去除坏串后的串作为对象而进行指示。
如果接收指令，则NAND型闪速存储器100执行抹除并且取得抹除对象区块的最迟串信息(步骤S12)。即，一面对抹除对象区块的由最迟串取得指示指令指定的所有串单元进行抹除验证，一面重复用于数据抹除的循环，另外，取得最迟串信息。另外，存储器控制器200是将关于表中的抹除对象区块的抹除计数器Era_counter递增1，将取样计数器Sampling_counter重设为0。而且，如果在NAND型闪速存储器100中结束抹除，则存储器控制器200发行状态读取指令而读出状态数据，并且发行图10中说明的专用取得指令“xH”，由此读出最迟串信息。
在步骤S11中，如果已取得抹除对象区块的最迟串(步骤S11，是)，则存储器控制器200判断最迟串是否未坏串化(步骤S13)。即，关于以前登录为最迟的串，之后的使用结果为，在坏串化的情况下，必须推断出新的最迟串。因此，在最迟串坏串化的情况下(步骤S13，否)，存储器控制器200将最迟串取得指示指令与抹除指令一并发行至NAND型闪速存储器。该最迟串取得指示指令是指定非坏串的串。
接收到最迟串取得指示指令及抹除指令的NAND型闪速存储器100进行数据抹除，并且取得最新的最迟串信息(步骤S14)。如果抹除结束，则存储器控制器200使用状态读取指令从NAND型闪速存储器100读出包含最迟串信息的状态数据。另外，存储器控制器200将表中的关于抹除对象区块的抹除计数器Era_counter递增1，将取样计数器Sampling_counter重设为0。
在以前作为最迟串登录的串未坏串化的情况下(步骤S13，是)，存储器控制器200判断在抹除对象区块中是否有其他坏串化的串(步骤S15)。
如果有其他新的坏串(步骤S15，是)，则存储器控制器200判断当前是否为必须尽快进行的处理较多的状况(例如垃圾回收中)(步骤S16)。在并非待机中的处理较多的状况的情况下(步骤S16，否)，存储器控制器200将最迟串取得指示指令与抹除指令一并发行至NAND型闪速存储器100。该最迟串取得指示指令是以除包含步骤S15中重新获知的坏串的坏串以外的串作为对象而进行指示。
接收到该最迟串取得指示指令及抹除指令的NAND型闪速存储器100进行数据抹除，并且取得最新的最迟串信息(步骤S17)。该最迟串信息也是通过图10中说明的专用的取得指令“xH”而被发送至存储器控制器200。另外，存储器控制器200将表中的关于抹除对象区块的抹除计数器Era_counter递增1，将取样计数器Sampling_counter重设为0。
在处理较多的状况的情况下(步骤S16，是)，处理进行至步骤S18。另外，在步骤S15中，在不存在其他新的坏串的情况下(步骤S15，否)，也进行至步骤S18。
在步骤S18～S19中，存储器控制器200一面仅对最迟串进行抹除验证，一面进行抹除且基于某抹除次数进行最迟串的复查。即，存储器控制器200在抹除次数处于某范围的期间，以某次数为单位推断出最新的最迟串，如果抹除次数增加，则以更短的间隔推断出最新的最迟串。更具体来说，如下。
在步骤S18中，存储器控制器200判断是否必须更新最迟串信息。更新频度依存于抹除次数。例如，设为N1＜N2＜N3＜N4、n1＞n2＞n3＞n4，存储器控制器200在抹除次数小于等于N1的期间，在n1的自然数倍的次数的抹除时推断出最新的最迟串。而且，存储器控制器200在抹除次数小于等于阈值N2时，在n2的自然数倍的次数的抹除时推断出最新的最迟串，于抹除次数小于等于阈值N3时，在n3的自然数倍的次数的抹除时推断出最新的最迟串，在抹除次数小于等于阈值N4时，在n4的自然数倍的次数的抹除时推断出最新的最迟串。以下，也可以同样地定义N5、N6…、及n5、n6…。
在步骤S18中，存储器控制器200是参照关于抹除对象区块的抹除计数器Era_counter及取样计数器Sampling_counter，判断是否满足推断出最新的最迟串信息的条件。在不满足的情况下(步骤S18，否)，存储器控制器200对NAND型闪速存储器指示包含仅对最迟串进行抹除验证的情况的抹除的执行。即，存储器控制器200是将指示抹除对象的区块的抹除且指定最迟串单元地址作为抹除验证对象的抹除指令发送至NAND型闪速存储器100。
获取该抹除指令的NAND型闪速存储器100一面对被指定的串(最迟串)进行抹除验证，一面重复用于抹除的循环。如果最迟串通过抹除验证，则NAND型闪速存储器200结束抹除，并将抹除成功的状态发送至存储器控制器200。另外，存储器控制器200将关于抹除对象区块的抹除计数器Era_counter递增1，将取样计数器Sampling_counter重设为0。
另一方面，在满足推断出最新的最迟串信息的条件的情况下(步骤S18，是)，存储器控制器200将最迟串取得指示指令与抹除指令一并发行至存储装置。例如，在总抹除 次数Era_counter大于等于0且小于N1的情况下，在Sampling_counter为n1的倍数时满足条件。另外，在总抹除次数Era_counter大于等于N1且小于N2的情况下，在Sampling_counter为n2的倍数时满足条件。该最迟串取得指示指令是将除包含坏串的坏串以外的串作为对象而进行指示。
接收到该指令的NAND型闪速存储器100进行抹除，并且取得最新的最迟串信息(步骤S20)。该最迟串信息是通过状态读取指令而被发送至存储器控制器200。另外，存储器控制器200将关于抹除对象区块的抹除计数器Era_counter递增1，将取样计数器Sampling_counter重设为0。
2.3关于指令顺序
使用图13对使用所述最迟串取得模式的指令顺序进行说明。
像图示那样，在由先前的NAND接口定义的抹除指令顺序之前，存储器控制器200发行指令xxh及地址。地址例如为8比特信号，在1区块包含4个串单元的情况下，地址信号的各比特是指以下内容。
[0]：与SU0对应，“1”设为抹除验证对象，“0”不设为抹除验证对象。
[1]：与SU1对应，“1”设为抹除验证对象，“0”不设为抹除验证对象。
[2]：与SU2对应，“1”设为抹除验证对象，“0”不设为抹除验证对象。
[3]：与SU3对应，“1”设为抹除验证对象，“0”不设为抹除验证对象。
[6：4]：无特别指定
[7]：与最迟串取得模式的有效/无效对应，“1”是将最迟串取得模式设为有效，“0”是设为无效。
例如，在某区块BLK中，假定将串单元SU3作为坏串登录。
在最初的抹除动作中，例如发行“87h”作为指令，使用最迟取得模式进行将串单元SU0、SU1、及SU2设为抹除验证对象的抹除动作(步骤S12)。由此，存储器控制器200可获得最迟串信息。
之后，例如发行“02h”作为指令，将最迟取得模式设为禁止，进行仅将串单元SU1作为抹除验证对象的抹除动作(步骤S19)。例如，在N1＝1000次的情况下，进行相同的抹除动作直至进行1000次抹除动作为止。
另外，例如在第800次抹除之前，在串单元SU1成为坏串的情况下(例如，如果对串单元SU1的某页面进行写入则编程失效)，例如发行“85h”作为指令，使用最迟取得模式进行将串单元SU0及SU2作为抹除验证对象的抹除动作(步骤S14)。由此，存储器控制器200可获得最新的信息。
2.4本实施方式的效果
如果为本实施方式的构成，则定期地复查最迟串，并且随着抹除次数增加且劣化显著，而提高复查频度。因此，使最迟串信息的精度提高，可提高NAND型闪速存储器100的动作可靠性。
另外，存在后发性地产生无法抹除的串单元SU的情况。于是，如果将该串单元SU设为不在抹除验证对象之内，则原本应为坏串的串单元SU始终对使用者开放。即，对无法抹除的串单元SU的页面进行写入，因此成为误写入的原因(在无法写入的情况下编程失效而可检测到不良，但在此情况下，成为对已写入的页面的追加写入，因此编程不会失效，而无法检测到不良)。
然而，如果为本实施方式，则定期地对所有串单元SU(已判断为坏串的SU除外)进行抹除验证。因此，也可以应对如上所述的问题。
3.变化例等
如上所述，实施方式的半导体存储装置100包括：多个串单元SU，是积层着多个存储单元的NAND串的集合；区块BLK，包含多个串单元SU，且成为数据的抹除单位；及寄存器122，当抹除数据时，针对每个串单元SU保持抹除特性信息。寄存器122可将抹除特性信息输出至存储器控制器200。
通过本构成，可将最迟串适当输出至存储器控制器。由此，可使成为抹除验证对象的串单元数为最小限度，可使抹除动作高速化，提高NAND型闪速存储器的动作性能。
此外，在所述第2实施方式中，以对抹除次数进行计数，并基于所述谋求最迟串的复查的情况为例进行说明。然而，也可以不仅复查抹除次数，也一并复查写入次数，或者也可以为仅考虑写入次数而非抹除次数的情况。
而且，所述实施方式并不限于NAND型闪速存储器，可应用于半导体存储装置整体。
此外，各实施方式并不限定于所述，在实施阶段中，可在不脱离发明的主旨的范围内进行各种变化。而且，在所述实施方式中包含各种阶段，可通过揭示的多个构成要件中的适当组合而抽选各种实施方式。例如，即便从所述各实施方式中所示的总构成要件去除一些构成要件，也可以抽选去除该构成要件后的构成作为实施方式。
[符号的说明]
1 存储器系统
100 NAND型闪速存储器
110 核心部
111 存储单元阵列
112 列解码器
113 读放大器
114 源极线驱动器
115 NAND串
116 定序器
117 寄存器
118 NAND串
200 控制器
210 主机接口
220 内建存储器
230 CPU
240 缓冲存储器
250 NAND接口
260 ECC电路。

Claims (10)

1.一种半导体存储装置，其特征在于包括：
多个串单元，其是积层多个存储单元而成并且是NAND串的集合；
区块，其包含多个所述串单元，成为数据的抹除单位；以及
寄存器，其针对每个所述串单元保持抹除特性信息；并且
所述寄存器可将所述抹除特性信息输出至存储器控制器；
所述寄存器包含寄存器单元，所述寄存器单元的个数是与1个所述区块中的所述串单元的数量一致。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述寄存器包括串联连接的多个锁存电路，且每次所述串单元中的任一个通过抹除验证时，表示该通过的串单元的信息与通过时的抹除循环次数被取入至所述锁存电路。
3.根据权利要求2所述的半导体存储装置，其特征在于：
所述寄存器是响应从所述存储器控制器接收的指令及地址，而将对应的任一所述锁存电路内的数据输出至所述存储器控制器。
4.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于：
当从所述存储器控制器接收到第1指令时，将所述区块内的所有串单元设为抹除验证对象，
当从所述存储器控制器接收到第2指令时，仅将所述区块内的任一串单元设为抹除验证对象。
5.根据权利要求4所述的半导体存储装置，其特征在于：
当发行所述第1指令时，将无法使用的NAND串从所述抹除验证对象去除。
6.一种存储器控制器，其特征在于：
其是控制能够以区块单位进行抹除的半导体存储装置，该区块单位包含多个串单元，所述多个串单元积层多个存储单元而成并且是NAND串的集合，且该存储器控制器包括：
控制部，其可发行用于从所述半导体存储装置读出所述串单元单位的抹除特性信息的指令；以及
存储部，其针对每个所述串单元可保持所述抹除特性信息；
所述存储部包含寄存器单元，所述寄存器单元的个数是与1个所述区块单位中的所述串单元的数量一致。
7.根据权利要求6所述的存储器控制器，其特征在于：
所述抹除特性信息包含表示通过抹除验证的串单元的信息及该串单元通过时的抹除循环次数。
8.根据权利要求6或7所述的存储器控制器，其特征在于：
所述存储器控制器是通过发行第1指令而将所述区块内的所有串单元设为抹除验证对象，
通过发行第2指令，而基于所述抹除特性信息，仅将所述区块内的任一串单元设为抹除验证对象。
9.根据权利要求8所述的存储器控制器，其特征在于：
所述控制部是定期地复查通过所述第2指令设为抹除验证对象的串单元。
10.根据权利要求9所述的存储器控制器，其特征在于：
所述控制部是随着所述区块的抹除次数增加，而提高复查设为所述抹除验证对象的串单元的频度。
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