CN110942795B - 存储器系统、其操作方法以及非易失性存储器装置 - Google Patents

Abstract

本发明涉及一种存储器系统，该存储器系统可以包括：存储器单元阵列，包括多个存储块；外围电路，将用于获取校验数据的校验电压施加到目标存储块并且在对目标存储块的预编程操作中将编程电压施加到目标存储块；以及控制器，控制外围电路，基于校验数据来确定关于目标存储块的状态信息，并且在预编程操作中基于状态信息来将编程起始电压可变地施加到目标存储块。

Description

存储器系统、其操作方法以及非易失性存储器装置

相关申请的交叉引用

本申请要求于2018年9月21日向韩国知识产权局提交的申请号为10-2018-0113636的韩国申请的优先权，其通过引用整体并入本文。

技术领域

本发明的各个实施例总体涉及一种存储器系统。特别地，实施例涉及一种包括非易失性存储器装置的存储器系统。

背景技术

存储器系统可以被配置为响应外部装置的写入请求而存储从外部装置提供的数据。此外，存储器系统可以被配置为响应于外部装置的读取请求而将存储的数据提供给外部装置。外部装置是能够处理数据的电子装置，可以包括计算机、数码相机、蜂窝电话等。存储器系统可以嵌入在外部装置中，或者可以以单独的形式制造以电连接到外部装置。

由于不存在机械驱动单元，因此使用这种存储器装置的存储器系统具有诸如优异的稳定性和耐用性、高信息访问速度和低功耗的优点。具有这种优点的存储器系统包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、通用闪存(UFS)装置和固态驱动器(以下称为SSD)。

发明内容

在实施例中，一种存储器系统可以包括：存储器单元阵列，包括多个存储块；外围电路，被配置为将用于获取校验数据的校验电压施加到目标存储块并且在对目标存储块的预编程操作中将编程电压施加到目标存储块；以及控制器，被配置为控制外围电路，基于校验数据来确定关于目标存储块的状态信息，并且在预编程操作中基于状态信息来将编程起始电压可变地施加到目标存储块。

在实施例中，提供一种操作存储器系统的方法，该存储器系统对目标存储块执行预编程操作，该方法可以包括：将校验电压施加到包括在目标存储块中的字线；从目标存储块中获取校验数据；基于校验数据确定关于目标存储块的状态信息；基于状态信息决定编程起始电压；以及通过将决定的编程起始电压施加到目标存储块来执行预编程操作。

在实施例中，一种非易失性存储器装置可以包括：存储器单元阵列，包括多个存储块；电压生成电路，被配置为响应于操作信号而生成待被施加到存储器单元阵列的电压；以及控制逻辑，被配置为控制电压生成电路，使得通过将校验电压施加到从存储块中选择的目标存储块来获取校验数据，并且在对目标存储块的预编程操作中将编程电压施加到目标存储块，其中控制逻辑控制电压生成电路，使得基于校验数据来确定状态信息，并且基于状态信息在预编程操作中可变地施加待被施加到目标存储块的编程起始电压。

在实施例中，一种存储器装置可以包括：存储块；外围电路，被配置为对存储块执行操作；以及控制逻辑，被配置为：根据针对存储块内的擦除的存储器单元的预定读取电压，检测从存储块读取的数据中的失败位数量；控制外围电路以利用基于失败位数量的初始编程电压，根据增量步进脉冲编程(ISPP)方案来对存储块执行预编程操作；以及控制外围电路对存储块执行擦除操作，其中初始编程电压随着失败位数量的增加而降低。

附图说明

图1是示意性地示出根据实施例的存储器系统的配置的框图。

图2是示出图1的非易失性存储器装置的配置的示图。

图3是示出图2的存储块的详细电路图。

图4是示出用于解释当发生深度擦除时的电压分布的变化的阈值电压分布的示图。

图5A是示出根据ISPP方案的编程循环的示例的示图。

图5B是示出根据实施例的用于解释当对深度擦除的存储器单元执行预编程操作时的电压分布的变化的阈值电压分布的示图。

图5C是用于解释根据失败位率可变地施加预编程的编程起始电压的实施例的表。

图6至图8是根据实施例的用于解释存储器系统的操作方法的流程图。

图9是根据实施例的用于解释控制器的配置的框图。

图10是示出根据实施例的包括固态驱动器(SSD)的数据处理系统的示图。

图11是示出根据实施例的包括存储器系统的数据处理系统的示图。

图12是示出根据实施例的包括存储器系统的数据处理系统的示图。

图13是示出根据实施例的包括存储器系统的网络系统的示图。

具体实施方式

以下参照附图更详细地描述本发明的各个实施例。然而，注意的是，本发明可以以不同形式和变型来实施，且不应被解释为限于本文阐述的实施例。相反，提供所描述的实施例使得本公开将完整和全面并将本发明充分地传达给本发明所属领域的技术人员。在本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。应注意的是，对“实施例”的参考不一定仅表示一个实施例，并且对“实施例”的不同参考不一定是相同的实施例。

将理解的是，虽然术语“第一”、“第二”、“第三”等可在本文使用以描述各个元件，但是这些元件不受这些术语限制。这些术语用于将一个元件与另一元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。

将进一步理解的是，当元件被称为“连接至”或“联接到”另一元件时，它可直接在其他元件上、连接至或联接到其他元件，或者可存在一个或多个中间元件。另外，还将理解的是，当元件被称为在两个元件“之间”时，该元件可以是两个元件之间仅有的元件或也可存在一个或多个中间元件。除非另有规定或上下文另有说明，否则无论是直接连接/联接还是间接连接/联接的两个元件之间的通信可以是有线的或无线的。

本文使用的术语仅是为了描述特定实施例的目的，并不旨在限制本发明。

如本文所使用的，除非上下文另有明确说明，否则单数形式也可包括复数形式，反之亦然。

将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并不排除一个或多个其他元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。

在下文中，将通过实施例的各种示例参照附图在下面描述存储器系统、其操作方法以及非易失性存储器装置。

图1是示意性地示出根据实施例的存储器系统10的配置的框图。

存储器系统10可以存储由诸如蜂窝电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视、车载信息娱乐系统的主机装置访问的数据。

根据指示与主机装置的传送协议的主机接口，存储器系统10可以被制造为各种类型的存储装置中的任意一种。例如，存储器系统10可以被配置为诸如以下的各种类型的存储装置中的任意一种：SSD、MMC、eMMC、RS-MMC或微型MMC形式的多媒体卡，SD、迷你-SD或微型-SD形式的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡形式的存储装置，外围组件互连(PCI)卡形式的存储装置，高速PCI(PCI-e或PCIe)卡形式的存储装置，紧凑型闪存(CF)卡，智能媒体卡以及记忆棒。

存储器系统10可以被制造为各种类型的封装中的任意一种。例如，存储器系统10可以被制造为诸如以下的各种类型的封装中的任意一种：堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)。

存储器系统10可以包括控制器100和非易失性存储器装置200。

控制器100通常可以控制非易失性存储器装置200的操作，并且可以响应于从主机装置(未示出)接收的主机请求，将命令CMD和数据DATA施加到非易失性存储器装置200或者从非易失性存储器装置200接收数据DATA。

虽然未在附图中示出，但是主机装置可以通过使用诸如高速外围组件互连(PCI-e或PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)和串列SCSI(SAS)的接口协议与存储器系统10通信。

非易失性存储器装置200可以被配置为诸如以下的各种类型的非易失性存储器装置中的任何一种：NAND闪速存储器装置、NOR闪速存储器装置、使用铁电电容器的铁电随机存取存储器(FRAM)、使用隧道磁阻(TMR)膜的磁性随机存取存储器(MRAM)、使用硫族化物合金的相变随机存取存储器(PCRAM)以及使用过渡金属氧化物的电阻式随机存取存储器(RERAM)。

非易失性存储器装置200可以包括存储器单元阵列210。包括在存储器单元阵列210中的存储器单元可以在操作方面或物理(或结构)方面以分层的存储器单元组或存储器单元为单位而配置。例如，电连接到基本相同的字线并且同时读取和写入(或编程)的存储器单元可以称为“页面”。此外，同时删除的存储器单元可以称为存储“块”。存储器单元阵列210可以包括多个存储块Blk0至Blkn，其中存储块Blk0至Blkn中的每一个可以包括多个页面。

非易失性存储器装置200可以响应于从控制器100接收的命令CMD和数据DATA执行编程、读取或擦除操作。

非易失性存储器装置200可以包括外围电路220。稍后将参照图2描述外围电路220的配置和功能。

图2是示出图1的非易失性存储器装置的配置的示图。

参照图1和图2，根据实施例的非易失性存储器装置200可以包括存储器单元阵列210和外围电路220。

非易失性存储器装置200可以包括存储数据的存储器单元阵列210，以及被配置为将数据编程到存储器单元阵列210中、读取存储在存储器单元阵列210中的数据或者擦除存储器单元阵列210的数据的外围电路220。

存储器单元阵列210可以包括设置在字线WL和位线BL彼此交叉的区域中的存储器单元。

存储器单元阵列210可以包括多个存储块Blk0至Blkn。字线WL和位线BL可以电连接到各个存储块Blk0至Blkn。字线WL被电连接到各自的存储块Blk0至Blkn，并且位线BL被共同连接到存储块Blk0至Blkn。存储块Blk0至Blkn可以包括具有二维结构或三维结构的单元串。单元串包括多个存储器单元，其中在具有二维结构的单元串中，存储器单元平行于衬底设置，并且在具有三维结构的单元串中，存储器单元垂直于衬底堆叠。

根据实施例，外围电路220可以包括：电压生成电路222，被配置为响应于操作信号OP_SIG而生成编程电压Vp和擦除电压Ve；行解码器223，被配置为响应于行地址RADD而将电压生成电路222中生成的电压传送到被选择字线和未选择字线；列解码器224，被配置为响应于列地址CADD而通过电连接到存储器单元阵列210的位线BL交换数据DATA；控制逻辑221，被配置为在控制器100的控制下控制外围电路220；以及输入/输出电路225，被配置为从控制器100接收命令CMD、将命令CMD传送到控制逻辑221、以及与控制器100交换数据DATA。

控制逻辑221可以基于从外部装置提供的控制信号来控制非易失性存储器装置200的一般操作。例如，控制逻辑221可以控制非易失性存储器装置200的读取操作、编程操作和擦除操作。

控制逻辑221可以响应于命令CMD和地址ADD，通过输出操作信号OP_SIG、行地址RADD和列地址CADD来控制外围电路220。在编程操作中，控制逻辑221可以控制外围电路220，使得编程电压Vp被施加到所选择字线(或所选择存储器单元)。特别地，在针对目标存储块的预编程操作中，控制逻辑221可以控制外围电路220，使得根据目标存储块的状态信息(例如，检测到的失败位数量)来调整编程起始电压的电平。例如，在预编程操作中，当预编程操作的存储块(下文中，目标存储块)的失败位数量增加时，控制逻辑221可以控制降低预编程电压的电平。将参照图5A和图5B详细描述预编程操作。在单元串中，源极区域可以指示与源极线电连接的区域，并且漏极区域可以指示与位线电连接的区域。此外，控制逻辑221可以控制外围电路220，使得在划分为源极区域和漏极区域的单元串中，根据包括所选择字线的区域来将基本相同的通过电压或彼此不同的通过电压施加到所有未选择字线。

电压生成电路222可以生成待在非易失性存储器装置200的内部操作中使用的电压。电压生成电路222生成的电压可以被施加到存储器单元阵列210的存储器单元。例如，在编程操作中生成的编程电压Vp可以施加到编程操作的存储器单元的字线。在另一示例中，在擦除操作中生成的擦除电压Ve可以被施加到擦除操作的存储器单元的阱区。在另一示例中，在读取操作中生成的读取电压可以被施加到读取操作的存储器单元的字线。

电压生成电路222响应于操作信号OP_SIG而生成各种电平的操作电压Vp和Ve，以用于编程操作和擦除操作。下面作为示例将描述编程操作。电压生成电路222可以生成编程电压Vp和通过电压(未示出)，并且还可以产生各种电平的其他电压。

行解码器223可以通过字线WL而电连接到存储器单元阵列210。行解码器223可以在控制逻辑221的控制下进行操作。行解码器223可以解码从外部装置提供的地址。基于解码结果，行解码器223可以选择并驱动字线WL。例如，行解码器223可以向字线WL提供从电压生成电路222提供的字线电压。行解码器223可以响应于行地址RADD而将操作电压传送到与所选择的存储块电连接的字线WL。

列解码器224可以在控制逻辑221的控制下进行操作。列解码器224可以解码从外部装置提供的地址。基于解码结果，列解码器224可以将与每个位线BL对应的数据读取/写入块(未示出)的读取/写入电路电连接到数据输入/输出线(或数据输入/输出缓冲器)。列解码器224可以响应于列地址CADD而与通过位线BL选择的存储块交换数据。

输入/输出电路225可以从控制器100接收命令CMD和数据DATA，将命令CMD和地址ADD传送到控制逻辑221，并且与列解码器224交换数据DATA。地址ADD可以被包括在由输入/输出电路225接收的数据DATA中。

虽然未在附图中示出，但是外围电路220可以包括数据读取/写入块。数据读取/写入块可以通过位线BL而电连接到存储器单元阵列210。数据读取/写入块可以包括分别对应于位线BL的读取/写入电路(未示出)。数据读取/写入块可以在控制逻辑221的控制下进行操作。根据操作模式，数据读取/写入块可以用作写入驱动器或读出放大器。例如，在写入操作中，数据读取/写入块可以作为写入驱动器，该写入驱动器将从外部装置提供的数据存储在存储器单元阵列210中。在另一示例中，在读取操作中，数据读取/写入块可以作为读出放大器，该读出放大器从存储器单元阵列210读取数据。

根据实施例的非易失性存储器装置200可以包括：存储器单元阵列210，包括多个存储块Blk0至Blkn；电压生成电路222，被配置为响应于操作信号而生成待被施加到存储器单元阵列210的电压；以及控制逻辑221，通过将校验电压施加到从存储块Blk0至Blkn中选择的目标存储块来获取校验数据，并且在针对目标存储块的预编程操作中，控制电压生成电路222以将编程电压施加到目标存储块。

控制逻辑221可以基于校验数据而确定状态信息，并且控制电压生成电路222以基于状态信息来在预编程操作中可变地施加待被施加到目标存储块的编程起始电压。

根据实施例，非易失性存储器装置200可以进一步包括：行解码器223，被配置为响应于行地址将在电压生成电路222中生成的校验电压和编程电压传送到包括在目标存储块中的字线；列解码器224，被配置为响应于列地址来通过电连接到存储器单元阵列210的位线交换数据；以及输入/输出电路225，被配置为从外部接收命令和数据/发送命令和数据至外部。

根据实施例，控制逻辑221可以控制电压生成电路222以生成具有彼此不同的电平的多个校验电压，可以基于通过将多个校验电压施加到目标存储块而获取的多个校验数据片段(piece)来确定状态信息，并且可以基于包括在校验数据中的失败位数量来确定状态信息。

当失败位数量等于或小于预设参考数量时，控制逻辑221可以控制执行预编程操作，并且当失败位数量增加时，可以控制电压生成电路222以生成具有减小的电平的编程起始电压。

控制逻辑221可以将校验电压施加到从包括在目标存储块中的多个字线中选择的字线，并且基于从所选择字线获取的校验数据来确定状态信息。

图3是示出图2的存储块的详细电路图，图4是示出用于解释当发生深度擦除时的电压分布的变化的阈值电压分布的示图。为方便起见，作为示例将描述图1的存储块Blk0。在下文中，参照图3和图4，将提供针对当特定存储器单元受相邻存储器单元影响时发生的问题的描述。

参照图3，存储块Blk0包括电连接在位线BL0至BLk与源极线SL之间的多个串。

串包括在源极线SL和位线BL0之间串联连接的源极选择晶体管(SST)、存储器单元和漏极选择晶体管(DST)。源极选择晶体管(SST)的栅极电连接到源极选择线(SSL)，存储器单元的栅极电连接到字线WL0至WL8，并且漏极选择晶体管(DST)的栅极电连接到漏极选择线(DSL)。将电连接到彼此不同的串的一组存储器单元称为页面。源极选择晶体管(SST)的数量、存储器单元的数量和漏极选择晶体管(DST)的数量可以根据非易失性存储器装置而不同。

存储器单元阵列包括以行和列方向设置在衬底上的多个单元串。每个单元串包括在垂直于衬底的方向上堆叠的多个存储器单元。也就是说，存储器单元可以在衬底上沿着行和列设置，并且可以在垂直于衬底的方向上堆叠，从而形成三维结构。

在编程操作中，当将编程电压Vp施加到与待被编程的存储器单元电连接的所选择的字线时，将通过电压(未示出)施加到其他未选择的字线。可以将通过电压设置为高于0V的正电压。

如附图所示，包括在存储块BLk0中的存储器单元可以处于已经被存储数据的编程状态或者尚未存储数据的空状态。在下文中，电连接到第x位线BLx和第y字线WLy的交叉点的存储器单元被称为“存储器单元(x,y)”。此外，将提供针对以下的描述：包括在存储块BLk0中的九个存储器单元根据它们的编程状态或空状态而在它们之间的影响。假设存储器单元(1,2)、存储器单元(2,2)、存储器单元(2,3)和存储器单元(3,2)处于已经被存储数据的编程状态，并且存储器单元(1,3)、存储器单元(1,4)、存储器单元(2,4)、存储器单元(3,3)和存储器单元(3,4)处于尚未存储数据的空状态。

参照图4，包括在非易失性存储器装置的存储块中的存储器单元的阈值电压分布可以随着使用存储器单元的次数而改变。特别地，当将处于数据一次都没有被存储的状态下的擦除状态电压分布定义为擦除状态电压分布E0时，可能根据相应存储器单元已被执行的编程/擦除操作的次数的增加而形成较低电平的电压分布。例如，随着编程/擦除的次数增加，擦除的存储器单元的阈值电压分布可以移动以顺序地具有擦除状态电压分布E0、擦除状态电压分布E1和擦除状态电压分布E2。如上所述，当擦除状态电压分布随着存储器单元的编程/擦除的使用或次数增加而移动到较低电平时，其被称为深度擦除现象。在本公开中，深度擦除现象的存储器单元被称为“深度擦除的存储器单元”。

在具有三维结构的存储器单元阵列的情况下，已发生深度擦除的存储器单元将引起相邻存储器单元的编程电压分布的滞留现象(retention phenomenon)。也就是说，当深度擦除的存储器单元与具有编程电压分布P的存储器单元相邻时，编程电压分布P可以变得较分散以具有较低的电平，因此在对具有变形的编程电压分布P的相邻存储器单元的编程操作中错误概率增加，并且很可能在对具有变形的编程电压分布P的相邻存储器单元的读取操作中将出现不可校正的错误校正码(UECC)。

例如，假设图3中所示的擦除单元，即存储器单元(1,3)、存储器单元(1,4)、存储器单元(2,4)、存储器单元(3,3)和存储器单元(3,4)的电压分布是擦除状态电压分布E2。将已编程存储器单元中的存储器单元(2,3)作为参考进行描述。存储器单元(2,3)可能受到存储器单元(2,4)的影响，其中存储器单元(2,4)是基本上位于相同位线的存储器单元之中的、电连接到相邻字线的错误存储器单元。此外，存储器单元(2,3)可能受到存储器单元(1,3)和存储器单元(3,3)的影响，其中在基本上位于相同字线的存储器单元之中，存储器单元(1,3)和存储器单元(3,3)电连接到相邻位线。如上所述，在作为已编程存储器单元的存储器单元(2,3)的编程电压分布中，因为可能受已发生深度擦除的相邻存储器单元，即存储器单元(1,3)、存储器单元(2,4)和存储器单元(3,3)的影响而发生滞留现象，所以系统的可靠性可能存在问题。

图5A是示出根据ISPP方案的编程循环的示例的示图，图5B是示出根据实施例的用于解释当对深度擦除的存储器单元执行预编程操作时的电压分布的变化的阈值电压分布的示图，图5C是用于解释根据失败位率而可变地施加预编程的编程起始电压的实施例的表。在下文中，参照图1和图5A至图5C，将提供针对以下的描述：根据实施例的对目标存储块执行预编程操作并且可变地设置应用于预编程操作的编程起始电压的操作。为了方便起见，将以每个存储器单元存储1位的单层单元(SLC)作为参考进行描述，但是相同的方式也可以被应用于每个存储器单元存储2位或更多位的多层单元(MLC)。

如图5A所示，根据实施例，可以通过增量步进脉冲编程(ISPP)方案来执行编程操作。每当编程循环增加时，编程电压Vp1至Vpm可以增加预定的大小，并且可以在一个编程循环中执行使用编程电压Vp1至Vpm的编程操作和使用验证电压Vvfy的验证操作。例如，在编程循环次数的最大值被设置为M的情况下，每当执行编程循环时，编程电压Vp1至Vpm可以从第一编程电压Vp1增加到第m编程电压Vpm。

尽管未在附图中示出，但是根据实施例，但是可以通过增量步进脉冲擦除(ISPE)方案来执行擦除操作。每当擦除循环增加时，擦除电压可以增加预定的大小，并且可以在一个擦除循环中执行使用擦除电压的擦除操作和使用验证电压的验证操作。例如，在擦除循环次数的最大值被设置为N的情况下，每当执行擦除循环时，擦除电压可以从第一擦除电压增加到第n擦除电压。

根据实施例，随着非易失性存储器装置200的编程/擦除循环的增加，可以改变编程循环次数的最大值M和擦除循环次数的最大值N。当编程循环次数的最大值M增加时，可以通过与写入请求对应的更多编程循环来写入数据。此外，在编程失败确定中，作为通过/失败确定的参考的编程循环次数增加。

参照图5B，根据实施例的存储器系统10可以包括：存储器单元阵列210，包括多个存储块Blk0至Blkn；外围电路220，将校验电压Vc施加到目标存储块以获取校验数据，并且在针对目标存储块的预编程操作中，将编程电压施加到目标存储块；以及控制器100，被配置为控制外围电路220，并且基于校验数据来确定关于目标存储块的状态信息，并且在预编程操作中基于状态信息来将编程起始电压可变地施加到目标存储块。

在步骤S0中，为了获取擦除操作的存储块(在下文中，“目标存储块”)的校验数据，可以将校验电压Vc施加到与包括在目标存储块中的页面之中的未存储数据的页面对应的字线。也就是说，图5B中所示的阈值电压分布是包括在目标存储块中的存储器单元的阈值电压分布，并且电连接到与包括在目标存储块中的页面之中的未存储数据的页面对应的字线的擦除存储器单元的电压分布被示出为擦除状态电压分布E2。

假设擦除状态电压分布E2形成与图4的擦除状态电压分布E2基本相同的电压分布。也就是说，在该目标存储块的该擦除状态电压分布的情况下，过度发生了深度擦除现象。

根据实施例，施加到擦除的存储器单元的校验电压Vc可以是为了读取编程的数据而施加的读取电压。根据实施例，可以可变地设置和施加校验电压Vc。根据实施例，具有彼此不同的电平的多个校验电压Vc可以被施加到擦除的存储器单元，并且基于通过施加多个校验电压Vc而获取的多个校验数据片段，可以确定状态信息(例如，失败位数量或失败位率)。

根据实施例，可以确定通过将校验电压Vc施加到擦除的存储器单元而获取的校验数据的失败位数量。例如，可以从具有比校验电压Vc低的电压的存储器单元获取包括“1”位的校验数据，并且可以从具有比校验电压Vc高的电压的存储器单元获取包括“0”位的校验数据。在这种情况下，从输出“0”位的存储器单元，即具有比校验电压Vc的电平高的电平的电压的存储器单元获取的校验数据可以被定义为失败位。当存在许多输出“0”位的存储器单元时，确定失败位数量较多并且在目标存储块内的擦除的存储器单元中没有发生或者没有过度发生深度擦除现象。相反，当失败位数量较少时，确定在目标存储块内的擦除的存储器单元中已过度发生了深度擦除现象。也就是说，根据实施例，控制器100可以基于包括在校验数据中的失败位数量来确定状态信息。

根据实施例，当失败位数量等于或小于预设参考数量时，可以判定执行对目标存储块的预编程操作。例如，当通过将校验电压Vc施加到擦除操作的目标存储块的擦除存储器单元来获取校验数据时，根据校验数据中包括的失败位数量来确定状态信息，并且确定当存在预设参考数量的或更少的失败位时，可以开始对目标存储块的预编程操作。

在另一实施例中，当包括在擦除的存储器单元中的失败位的比率等于或小于预设参考比率时，可以判定执行对目标存储块的预编程操作。如上所假设的，由于失败位数量被确定为等于或小于预设参考数量，所以确定了在目标存储块内的、具有擦除状态电压分布E2的擦除存储器单元中已过度发生了深度擦除现象，因此判定执行对目标存储块的预编程操作。

在步骤S1中，根据实施例的控制器100可以基于关于目标存储块的状态信息来可变地施加用于预编程操作的编程起始电压。如上所述，使用ISPP方案来执行编程操作并且编程电压电平逐渐增大。根据实施例，可以将应用于编程操作的编程电压之中的被最初施加的电压定义为编程起始电压，并且可以基于通过施加校验电压Vc而确定的失败位数量来可变地施加编程起始电压。

如图5C所示，根据实施例的存储器系统10可以存储具有与多个失败位率对应的编程起始电压的编程起始电压表。编程起始电压表可以存储在控制器100的随机存取存储器或非易失性存储器装置200的特定区域中。参照图5C，编程起始电压表可以存储通过相对于位的总数量的失败位率而设置的编程起始电压。也就是说，从被施加校验电压Vc的存储器单元获取的失败位数量与位的总数量之比可以被定义为比率，并且可以设置与该比率对应的编程起始电压。例如，当相对于位的总数量的失败位率等于或小于3％时，编程起始电压可以设置为11V。当相对于位的总数量的失败位率在3％至6％的范围内时，编程起始电压可设置为9V，当相对于位的总数量的失败位率在6％至9％的范围内时，编程起始电压可设置为7V，当相对于位的总数量的失败位率等于或大于9％时，编程起始电压可以设置为5V。也就是说，当相对于获取的位的总数量的失败位率增大时，编程起始电压可以被减小并被施加。由于失败位率的增大表示擦除存储器单元中的深度擦除现象未过度，因此编程起始电压的电平可以被减小并被施加。

根据实施例，在编程起始电压表中，可以设置与多个失败位数量对应的编程起始电压。当被施加校验电压Vc的存储器单元的数量是固定的时，通过施加校验电压Vc而获取的位的数量也是固定的，因此可以将失败位数量设置为索引并且可以设置与各个索引对应的编程起始电压。

基于失败位数量(或比率)而确定的编程起始电压被施加，使得可以执行对擦除的存储器单元的预编程操作。也就是说，在擦除操作的目标存储块中包括的多个页面之中，可以编程擦除页面，并且那些被编程页面的存储器单元可以具有编程电压分布P。

在步骤S2中，可以执行对目标存储块的擦除操作。也就是说，包括在目标存储块中的所有存储器单元的电压分布可以通过对目标存储块的预编程操作而被形成为具有编程电压分布P(参见步骤S1)，并且可以通过将擦除电压施加到目标存储块中的存储器单元而执行擦除操作。因此，包括在目标存储块中的存储器单元可以具有擦除状态电压分布E2'，并且可能不发生深度擦除现象。例如，擦除状态电压分布E2'可以与图4的擦除状态电压分布E0相同。

如上所述，在根据实施例的存储器系统10中，在对目标存储块的擦除操作之前，对包括在目标存储块中的页面之中的空页面执行预编程操作，使得可以基本上防止深度擦除现象。具体地，通过将校验电压Vc施加到目标存储块的空页面来获取校验数据，并且基于校验数据来确定关于目标存储块的状态信息，从而可以根据确定的状态信息来判定是否执行对目标存储块的预编程操作。当在预编程操作之后对目标存储块执行擦除操作时，可以基本上防止深度擦除现象，其中深度擦除现象将导致电压分布具有比现有擦除状态电压分布的电平低的电平，从而可以使由于深度擦除的存储器单元对相邻存储器单元的影响而导致的滞留现象最小化。

另外，可变地设置待被应用于预编程操作的编程起始电压，使得可以减少待在预编程操作中施加的脉冲的数量，从而提高系统的性能。

图6至图8是根据实施例的用于解释存储器系统的操作方法的流程图。

参照图1和图6，根据实施例的存储器系统10的操作方法可以在步骤S100中将校验电压施加到包括在目标存储块中的字线，在步骤S200中从目标存储块获取校验数据，在步骤S300中基于校验数据来确定关于目标存储块的状态信息，在步骤S400中基于状态信息来决定待在预编程操作中施加的编程起始电压，并且在步骤S500中通过施加所决定的编程起始电压来执行预编程操作。根据实施例，操作方法可以进一步包括对目标存储块执行擦除操作的步骤600。

根据实施例，存储器系统10将校验电压施加到包括在目标存储块中的字线的步骤S100可以包括将具有彼此不同的电平的多个校验电压施加到包括在目标存储块中的字线的步骤。根据实施例，存储器系统10基于校验数据而确定关于目标存储块的状态信息的步骤S300可以包括基于通过施加多个校验电压获取的多个校验数据片段来确定状态信息的步骤。根据实施例，操作方法可以进一步包括从包括在目标存储块中的多个字线中选择待被施加校验电压的字线的步骤，并且在这种情况下，将校验电压施加到包括在目标存储块中的字线的步骤S100可以包括将校验电压施加到所选择字线的步骤。

参照图1、图6和图7，存储器系统10基于校验数据来确定关于目标存储块的状态信息的步骤S300可以包括基于包括在校验数据中的失败位数量来确定状态信息的步骤S310。在这种情况下，根据实施例的存储器系统10的操作方法可以进一步包括当失败位数量等于或小于预设参考数量时判定将执行预编程操作的步骤S320。也就是说，当失败位的数量等于或小于预设参考数量时(即，在步骤S320处为“是”)，进程进行到存储器系统10基于状态信息来决定编程起始电压的步骤S400。当失败位数量大于预设参考数量时(即，在步骤S320处为“否”)，进程进行到存储器系统10对目标存储块执行擦除操作的步骤S600。

参照图1以及图6至图8，存储器系统10基于状态信息决定待在预编程操作中施加的编程起始电压的步骤S400可以包括参照编程起始电压表来决定与失败位数量对应的编程起始电压的步骤S410。也就是说，当失败位数量等于或小于预设参考数量时(即，在步骤S320处为“是”)，进程进行到存储器系统10决定与失败位数量对应的编程起始电压的步骤S410。当失败位数量大于预设参考数量时(即，在步骤S320处为“否”)，进程进行到存储器系统10对目标存储块执行擦除操作的步骤S600。

图9是根据实施例的用于解释控制器的配置的框图。

参照图1和图9，根据实施例的存储器系统10可以包括控制器100。控制器100可以包括控制部件110、随机存取存储器120、主机接口130和存储器控制器140。

控制部件110可以包括微控制单元(MCU)和中央处理单元(CPU)。控制部件110可以处理从主机装置传送的请求。为了处理请求，控制部件110可以执行加载在随机存取存储器120上的代码类型的指令或算法，即固件(FW)并且控制内部功能块和非易失性存储器装置200。

随机存取存储器120可以包括诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的随机存取存储器。随机存取存储器120可以存储待由控制部件110执行的固件(FW)。此外，随机存取存储器120可以存储用于执行固件(FW)所需的数据，例如元数据。也就是说，随机存取存储器120可以作为控制部件110的工作存储器而操作。根据实施例，随机存取存储器120可以存储通过电压电平表或者复制块选择参考表，在通过电压电平表中存储了匹配状态信息的通过电压电平，在复制块选择参考表中存储了基于状态信息的复制块选择参考。

主机接口130可以提供主机装置(未示出)和存储器系统10之间的接口。例如，主机接口130可以通过使用诸如以下的标准接口协议中的至少一个与主机装置通信：安全数字、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、个人计算机存储卡国际协会(PCMCIA)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、外围组件互连(PCI)、高速PCI(PCI-E)和通用闪存(UFS)中的至少一个。如附图所示，主机接口130可以从主机装置接收主机请求RQ或发送/接收数据DATA。

存储器控制器140可以在控制部件110的控制下控制存储介质。存储器控制器140可以被称为存储器接口。存储器控制器140可以向非易失性存储器装置200提供控制信号。控制信号可以包括用于控制非易失性存储器装置200的命令、地址、控制信号等。存储器控制器140可以向非易失性存储器装置200提供数据或者从非易失性存储器装置200接收数据。如附图所示，响应于主机请求RQ，存储器控制器140可以将命令CMD和数据DATA施加到非易失性存储器装置200或从非易失性存储器装置200接收数据DATA。

虽然上面已经描述了各种实施例，但是本领域技术人员将理解的是，描述的实施例仅是示例。因此，不应基于描述的实施例来限制本文描述的存储器系统、其操作方法和非易失性存储器装置。

图10是示出根据实施例的包括固态驱动器(SSD)1200的数据处理系统1000的示图。参照图10，数据处理系统1000可以包括主机装置1100以及固态驱动器SSD 1200。

SSD 1200可以包括控制器1210、缓冲存储器装置1220、多个非易失性存储器1231至123n、电源1240、信号连接器1250和电源连接器1260。

控制器1210可以控制SSD 1200的一般操作。控制器1210可以包括主机接口1211、控制部件1212、随机存取存储器1213、错误校正码(ECC)部件1214和存储器接口1215。

主机接口1211可以通过信号连接器1250与主机装置1100交换信号SGL。信号SGL可以包括命令、地址、数据等。根据主机装置1100的协议，主机接口1211可以接口连接主机装置1100和SSD 1200。例如，主机接口1211可以通过诸如以下的任意一个标准接口协议来与主机装置1100通信：安全数字、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、个人计算机存储卡国际协会(PCMCIA)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、外围组件互连(PCI)、高速PCI(PCI-E)和通用闪存(UFS)。

控制部件1212可以分析和处理从主机装置1100接收的信号SGL。控制部件1212可以根据驱动SSD 1200的固件或软件来控制内部功能块的操作。随机存取存储器1213可用作驱动这种固件或软件的工作存储器。

ECC部件1214可以生成待被传送到非易失性存储器装置1231到123n中的至少一个的数据的奇偶校验数据。生成的奇偶校验数据可以与数据一起存储到非易失性存储器装置1231至123n中。ECC部件1214可以基于奇偶校验数据来检测从非易失性存储器装置1231至123n中的至少一个读取的数据的错误。如果检测到的错误在可校正的范围内，则ECC部件1214可以校正检测到的错误。

根据控制部件1212的控制，存储器接口1215可以向非易失性存储器装置1231至123n中的至少一个提供诸如命令和地址的控制信号。此外，存储器接口1215可以根据控制部件1212的控制来与非易失性存储器装置1231至123n中的至少一个交换数据。例如，存储器接口1215可以将缓冲存储器装置1220中存储的数据提供到非易失性存储器装置1231到123n中的至少一个，或将从非易失性存储器装置1231至123n中的至少一个读取的数据提供到缓冲存储器装置1220。

缓冲存储器装置1220可以临时存储待存储在非易失性存储器装置1231至123n中的至少一个的数据。此外，缓冲存储器装置1220可以临时存储从非易失性存储器装置1231至123n中的至少一个读取的数据。临时存储在缓冲存储器装置1220中的数据可根据控制器1210的控制而被传送到主机装置1100或非易失性存储器装置1231至123n中的至少一个。

非易失性存储器装置1231至123n可用作SSD 1200的存储介质。非易失性存储器装置1231至123n可以通过多个通道CH1至CHn分别与控制器1210联接。一个或多个非易失性存储器装置可以联接到一个通道。联接到每个通道的非易失性存储器装置可以联接到相同的信号总线和数据总线。

电源1240可以将通过电源连接器1260输入的电力PWR提供到SSD 1200的内部。电源1240可包括辅助电源1241。辅助电源1241可以提供电力，以允许SSD 1200在发生突然断电时正常终止。辅助电源1241可包括大容量电容器。

根据主机装置1100和SSD 1200之间的接口方案，信号连接器1250可以由各种类型的连接器来配置。

根据主机装置1100的供电方案，电源连接器1260可以由各种类型的连接器来配置。

图11是示出根据实施例的包括存储器系统2200的数据处理系统2000的示图。参照图11，数据处理系统2000可以包括主机装置2100和存储器系统2200。

主机装置2100可以诸如印刷电路板的板形式配置。虽然未示出，但是主机装置2100可以包括用于执行主机装置的功能的内部功能块。

主机装置2100可以包括连接端子2110，诸如插座、插槽或连接器。存储器系统2200可以安装到连接端子2110上。

存储器系统2200可以诸如印刷电路板的板形式来配置。存储器系统2200可以被称为存储器模块或存储卡。存储器系统2200可以包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231和2232、电源管理集成电路(PMIC)2240和连接端子2250。

控制器2210可控制存储器系统2200的一般操作。控制器2210可以与图10所示的控制器1210相同的方式来配置

缓冲存储器装置2220可以临时存储待被存储在非易失性存储器装置2231和2232中的数据。此外，缓冲存储器装置2220可以临时存储从非易失性存储器装置2231和2232读取的数据。根据控制器2210的控制，临时存储在缓冲存储器装置2220中的数据可被传送到主机装置2100或非易失性存储器装置2231和2232。

非易失性存储器装置2231和2232可用作存储器系统2200的存储介质。

PMIC 2240可以将通过连接端子2250输入的电力提供到存储器系统2200的内部。PMIC 2240可以根据控制器2210的控制来管理存储器系统2200的电力。

连接端子2250可以联接到主机装置2100的连接端子2110。通过连接端子2250，可以在主机装置2100和存储器系统2200之间传送诸如命令、地址、数据等的信号以及电力。根据主机装置2100和存储器系统2200之间的接口方案，连接端子2250可以被配置成各种类型。连接端子2250可以设置在存储器系统2200的任意一侧。

图12是示出根据实施例的包括存储器系统3200的数据处理系统3000的示图。参照图12，数据处理系统3000可以包括主机装置3100和存储器系统3200。

主机装置3100可以诸如印刷电路板的板形式配置。虽然未示出，但是主机装置3100可以包括用于执行主机装置的功能的内部功能块。

存储器系统3200可以以表面安装类型封装的形式配置。存储器系统3200可以通过焊球3250而安装到主机装置3100。存储器系统3200可以包括控制器3210、缓冲存储器装置3220和非易失性存储器装置3230。

控制器3210可控制存储器系统3200的一般操作。控制器3210可以与图10所示的控制器1210相同的方式来配置

缓冲存储器装置3220可以临时存储待被存储在非易失性存储器装置3230中的数据。此外，缓冲存储器装置3220可以临时存储从非易失性存储器装置3230读取的数据。根据控制器3210的控制，临时存储在缓冲存储器装置3220中的数据可以被传送到主机装置3100或非易失性存储器装置3230。

非易失性存储器装置3230可以用作存储器系统3200的存储介质。

图13是示出根据实施例的包括存储器系统4200的网络系统4000的示图。参照图13，网络系统4000可以包括通过网络4500联接的服务器系统4300和多个客户端系统4410至4430。

服务器系统4300可以响应于来自多个客户端系统4410至4430的请求服务数据。例如，服务器系统4300可以存储从多个客户端系统4410至4430提供的数据。又例如，服务器系统4300可以向多个客户端系统4410至4430提供数据。

服务器系统4300可以包括主机装置4100和存储器系统4200。存储器系统4200可以配置为图1所示的存储器系统10、图10所示的SSD 1200、图11所示的存储器系统2200或图12所示的存储器系统3200。

本发明的上述实施例旨在说明而不限制本发明。各种替代和等同方案是可能的。本发明不受本文描述的实施例的限制。其它添加、减少或修改基于本公开是显而易见的，并且旨在落入所附权利要求的范围内。

Claims (16)

1.一种存储器系统，包括：

存储器单元阵列，包括多个存储块；

外围电路，将用于获取校验数据的校验电压施加到目标存储块并且在对所述目标存储块的预编程操作中将编程电压施加到所述目标存储块；以及

控制器，控制所述外围电路，基于所述校验数据来确定关于所述目标存储块的状态信息，并且在所述预编程操作中基于所述状态信息来将编程起始电压可变地施加到所述目标存储块，

其中所述控制器基于包括在所述校验数据中的失败位数量来确定所述状态信息，并且当所述失败位数量增加时，控制所述外围电路，使得所述编程起始电压的电平降低并且被施加。

2.根据权利要求1所述的存储器系统，其中所述控制器控制所述外围电路，使得通过增量步进脉冲编程方案，即ISPP方案执行所述预编程操作，在所述ISPP方案中逐渐增加编程电压并且执行多个编程循环。

3.根据权利要求1所述的存储器系统，其中所述控制器控制所述外围电路，使得具有彼此不同的电平的多个校验电压被施加到所述目标存储块，并且基于通过施加所述多个校验电压而获取的多个校验数据片段来确定所述状态信息。

4.根据权利要求1所述的存储器系统，

其中所述外围电路将所述校验电压施加到从包括在所述目标存储块中的多个字线中选择的字线，并且

其中所述控制器基于从所选择的字线获取的校验数据确定所述状态信息。

5.根据权利要求1所述的存储器系统，其中所述控制器控制所述外围电路，使得在执行所述预编程操作之后对所述目标存储块执行擦除操作。

6.一种操作存储器系统的方法，所述存储器系统对目标存储块执行预编程操作，所述方法包括：

将校验电压施加到包括在所述目标存储块中的字线；

从所述目标存储块中获取校验数据；

基于包括在所述校验数据中的失败位数量来确定关于所述目标存储块的状态信息；

基于所述状态信息决定编程起始电压；以及

通过将所决定的编程起始电压施加到所述目标存储块来执行所述预编程操作，

其中决定所述编程起始电压包括当所述失败位数量增加时，降低所述编程起始电压的电平。

7.根据权利要求6所述的方法，

其中施加所述校验电压包括将具有彼此不同的电平的多个校验电压施加到包括在所述目标存储块中的字线；并且

其中确定所述状态信息包括基于通过施加所述多个校验电压而获取的多个校验数据片段来确定所述状态信息。

8.根据权利要求6所述的方法，进一步包括：当所述失败位数量等于或小于预设参考数量时，判定执行所述预编程操作。

9.根据权利要求6所述的方法，进一步包括：

从包括在所述目标存储块中的多个字线中选择待被施加所述校验电压的字线，

其中施加所述校验电压包括将所述校验电压施加到所选择的字线。

10.根据权利要求6所述的方法，进一步包括：对所述目标存储块执行擦除操作。

11.一种非易失性存储器装置，包括：

存储器单元阵列，包括多个存储块；

电压生成电路，响应于操作信号而生成待被施加到所述存储器单元阵列的电压；以及

控制逻辑，控制所述电压生成电路，使得通过将校验电压施加到从所述多个存储块中选择的目标存储块来获取校验数据，并且在对所述目标存储块的预编程操作中将编程电压施加到所述目标存储块，

其中所述控制逻辑控制所述电压生成电路，使得基于所述校验数据来确定状态信息，并且基于所述状态信息在所述预编程操作中可变地施加待被施加到所述目标存储块的编程起始电压，

其中所述控制逻辑基于包括在所述校验数据中的失败位数量来确定所述状态信息，并且当所述失败位数量增加时，控制外围电路，使得所述编程起始电压的电平降低并且被施加。

12.根据权利要求11所述的非易失性存储器装置，进一步包括：

行解码器，响应于行地址而将在所述电压生成电路中生成的校验电压和编程电压传送到包括在所述目标存储块中的字线；

列解码器，响应于列地址通过电连接到所述存储器单元阵列的位线来交换数据；以及

输入/输出电路，向外部发送命令和数据/从外部接收命令和数据。

13.根据权利要求11所述的非易失性存储器装置，其中所述控制逻辑控制所述电压生成电路以生成具有彼此不同的电平的多个校验电压，并且基于通过将所述多个校验电压施加到所述目标存储块而获取的多个校验数据片段来确定所述状态信息。

14.根据权利要求11所述的非易失性存储器装置，其中当所述失败位数量等于或小于预设参考数量时，所述控制逻辑控制执行所述预编程操作。

15.根据权利要求11所述的非易失性存储器装置，其中所述控制逻辑将所述校验电压施加到从包括在所述目标存储块中的多个字线中选择的字线，并且基于从所选择的字线而获取的校验数据来确定所述状态信息。

16.一种存储器装置，包括：

存储块；

外围电路，对所述存储块执行操作；以及

控制逻辑：

根据针对所述存储块内的擦除的存储器单元的预定读取电压，检测从所述存储块读取的数据中的失败位数量；

控制所述外围电路以利用基于所述失败位数量的初始编程电压，根据增量步进脉冲编程方案，即ISPP方案来对所述存储块执行预编程操作；以及

控制所述外围电路对所述存储块执行擦除操作，

其中所述初始编程电压随着所述失败位数量的增加而降低。