TWI591642B

TWI591642B - Memory controller and method of controlling semiconductor memory device

Info

Publication number: TWI591642B
Application number: TW103123365A
Authority: TW
Inventors: Masanobu Shirakawa
Original assignee: Toshiba Kk
Priority date: 2014-03-17
Filing date: 2014-07-07
Publication date: 2017-07-11
Also published as: CN110660436A; US9524792B2; US20150262699A1; CN104934060A; CN110660436B; TW201537578A; JP2015176628A; CN104934060B

Description

記憶體控制器及控制半導體記憶裝置之方法

[相關申請案]

本申請案享有將日本專利申請案2014-53018號(申請日：2014年3月17日)作為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。

實施形態係關於一種半導體記憶裝置及記憶體控制器。

已知有記憶胞三維排列而成之NAND(NOT AND，反及)型快閃記憶體。

本發明提供一種可提高動作性能之半導體記憶裝置及記憶體控制器。

實施形態之半導體記憶裝置包括：複數個串單元，其等係積層有複數個記憶胞之NAND串之集合；區塊，其包含複數個串單元，成為資料之抹除單位；及暫存器，其於資料之抹除時，針對每個串單元保持抹除特性資訊。暫存器可將抹除特性資訊輸出至記憶體控制器。

1‧‧‧記憶體系統

20‧‧‧井區域

23‧‧‧配線層

25‧‧‧配線層

26‧‧‧記憶體孔

27‧‧‧配線層

28‧‧‧閘極絕緣膜

29‧‧‧電荷儲存層

30‧‧‧閘極絕緣膜

31‧‧‧導電膜

32‧‧‧配線層

33‧‧‧n⁺型雜質擴散層

34‧‧‧p⁺型雜質擴散層

35‧‧‧接觸插塞

36‧‧‧配線層

37‧‧‧接觸插塞

38‧‧‧配線層

100‧‧‧NAND型快閃記憶體

110‧‧‧核心部

111‧‧‧記憶胞陣列

112‧‧‧列解碼器

113‧‧‧感測放大器

114‧‧‧源極線驅動器

115‧‧‧NAND串

116‧‧‧定序器

117‧‧‧暫存器

118‧‧‧NAND串

120‧‧‧周邊電路

121‧‧‧定序器

122‧‧‧最遲串暫存器

123‧‧‧位址暫存器

200‧‧‧控制器

210‧‧‧主機介面

220‧‧‧內建記憶體

230‧‧‧CPU

240‧‧‧緩衝記憶體

250‧‧‧NAND介面

260‧‧‧ECC電路

AD1‧‧‧AND閘極

AD2‧‧‧AND閘極

AD3‧‧‧AND閘極

AD4‧‧‧AND閘極

ALE‧‧‧位址鎖存可執行信號

BLK‧‧‧區塊

BL0~BL(L-1)‧‧‧位元線

/CE‧‧‧晶片可執行信號

CLE‧‧‧指令鎖存可執行信號

CLK‧‧‧時脈信號

evfy_pass‧‧‧信號

evfy_pass_delay2‧‧‧信號

evfy_pass_delay4‧‧‧信號

evfy_pass_delay6‧‧‧信號

I/O‧‧‧輸入輸出信號

LAST_STR_info‧‧‧信號

2ND_LAST_STR_info‧‧‧信號

3RD_LAST_STR_info‧‧‧信號

4TH_LAST_STR_info‧‧‧信號

LAST_STR_info[7：0]‧‧‧信號

2ND_LAST_STR_info[7：0]‧‧‧信號

3RD_LAST_STR_info[7：0]‧‧‧信號

4TH_LAST_STR_info[7：0]‧‧‧信號

MT0~MT7‧‧‧記憶胞電晶體

OEC‧‧‧位元

PB0‧‧‧平面

PB1‧‧‧平面

R0~R3‧‧‧暫存器單元

/RE‧‧‧讀取可執行信號

S‧‧‧選擇器

Sel‧‧‧信號

SGD‧‧‧選擇閘極線

SGD0~SGD3‧‧‧選擇閘極線

SGS‧‧‧選擇閘極線

SL‧‧‧源極線

ST1‧‧‧選擇電晶體

ST2‧‧‧選擇電晶體

SU0‧‧‧串單元

SU1‧‧‧串單元

SU2‧‧‧串單元

SU3‧‧‧串單元

S10~S20‧‧‧步驟

t0‧‧‧時刻

t1‧‧‧時刻

t2‧‧‧時刻

t3‧‧‧時刻

t4‧‧‧時刻

t5‧‧‧時刻

t6‧‧‧時刻

t7‧‧‧時刻

t8‧‧‧時刻

t9‧‧‧時刻

t10‧‧‧時刻

t11‧‧‧時刻

t12‧‧‧時刻

t13‧‧‧時刻

t14‧‧‧時刻

t15‧‧‧時刻

t16‧‧‧時刻

t17‧‧‧時刻

t18‧‧‧時刻

t19‧‧‧時刻

t20‧‧‧時刻

/WE‧‧‧寫入可執行信號

WL0~WL7‧‧‧字元線

{STR_PB[1：0],OEC[5：0]}‧‧‧信號

圖1係第1實施形態之記憶體系統之方塊圖。

圖2係第1實施形態之半導體記憶裝置之方塊圖。

圖3係第1實施形態之記憶胞陣列之電路圖。

圖4係第1實施形態之NAND串之一例之剖面圖。

圖5係第1實施形態之最遲串暫存器之一部分之電路圖。

圖6係第1實施形態之最遲串暫存器之另一部分之電路圖。

圖7係表示第1實施形態之串單元與抹除循環次數之關係之圖表。

圖8係第1實施形態之最遲串暫存器之模式圖。

圖9係第1實施形態之最遲串暫存器中之各種信號之時序圖。

圖10係第1實施形態之狀態讀取時之各種信號之時序圖。

圖11係表示抹除次數與壞串產生數之關係之曲線圖。

圖12係第2實施形態之抹除動作之流程圖。

圖13係第2實施形態之指令順序。

以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有相同之功能及構成之構成要素標註共通之參照符號。

1.第1實施形態

對第1實施形態之半導體記憶裝置及記憶體控制器進行說明。以下，作為半導體記憶裝置，列舉記憶胞積層於半導體基板之上方而成之三維積層型NAND型快閃記憶體為例進行說明。

1.1構成

1.1.1記憶體系統之構成

首先，使用圖1對包含本實施形態之半導體記憶裝置之記憶體系統之構成進行說明。圖1係本實施形態之記憶體系統之方塊圖。

如圖示般，記憶體系統1包括NAND型快閃記憶體100及控制器200。控制器200與NAND型快閃記憶體100例如亦可藉由其等之組合而構成一個半導體裝置，作為其例，可列舉如SD^TM卡之記憶卡、或SSD(solid state drive，固態驅動器)等。

NAND型快閃記憶體100包括複數個記憶胞，非揮發性地記憶資料。NAND型快閃記憶體100之構成之詳情於下文敍述。

控制器200係響應來自外部之主機機器之命令，對NAND型快閃記憶體100發出讀出、寫入、及抹除等之命令。又，管理NAND型快閃記憶體100中之記憶體空間。

控制器200包括主機介面電路210、內建記憶體(RAM(Random Access Memory，隨機存取記憶體))220、處理器(CPU(Central Processing Unit，中央處理單元))230、緩衝記憶體240、NAND介面電路250、及ECC(Error Checking and Correcting，錯誤檢查與校正)電路260。

主機介面電路210係經由控制器匯流排而與主機機器連接，承擔與主機機器之通信。而且，將自主機機器接收之命令及資料分別傳輸至CPU230及緩衝記憶體240。又，響應CPU230之命令，將緩衝記憶體240內之資料傳輸至主機機器。

NAND介面電路250係經由NAND匯流排而與NAND型快閃記憶體100連接，承擔與NAND型快閃記憶體100之通信。而且，將自CPU230接收之命令傳輸至NAND型快閃記憶體100，又，於寫入時，將緩衝記憶體240內之寫入資料傳輸至NAND型快閃記憶體100。進而於讀出時，將自NAND型快閃記憶體100讀出之資料傳輸至緩衝記憶體240。

CPU230係控制控制器200整體之動作。例如，CPU230於自主機機器接收到寫入命令時，響應該命令，發行基於NAND介面之寫入命令。於讀出及抹除時亦同樣。又，CPU230執行耗損平均(wear levelling)等用以管理NAND型快閃記憶體100之各種處理。進而，CPU230執行各種運算。例如，執行資料之加密處理或隨機化處理等。

ECC電路260執行資料之錯誤校正(ECC：Error Checking and Correcting)處理。即，ECC電路260於資料之寫入時，基於寫入資料產生奇偶校驗，於讀出時，自奇偶校驗產生校正子，檢測錯誤並校正該錯誤。再者，CPU230亦可具有ECC電路260之功能。

內建記憶體220例如為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等半導體記憶體，作為CPU230之作業區域而使用。而且，內建記憶體220保持用以管理NAND型快閃記憶體100之韌體、或各種管理表等。

1.1.2 NAND型快閃記憶體之構成

其次，對NAND型快閃記憶體100之構成進行說明。

1.1.2.1半導體記憶裝置之整體構成

圖2係本實施形態之NAND型快閃記憶體100之方塊圖。如圖示般，NAND型快閃記憶體100大致包括核心部110及周邊電路110。

核心部110包括記憶胞陣列111、列解碼器112、及感測放大器113。

記憶胞陣列111包括複數個平面(本例中例示2個平面PB0及PB1之情形)。

平面PB係包括記憶資料之記憶胞，且進行對記憶胞之資料之寫入、及自記憶胞之資料之讀出之單元。平面PB0及PB1可相互獨立地動作，又，亦可同時動作。

平面PB之各者包括記憶胞陣列111、列解碼器112、及感測放大器113。

記憶胞陣列111包括分別與字元線及位元線建立關聯之複數個非揮發性記憶胞之集合即複數個區塊BLK(BLK0、BLK1、BLK2、…)。區塊BLK成為資料之抹除單位，同一區塊BLK內之資料被批次抹除。區塊BLK之各者包括串聯連接有記憶胞之NAND串115之集合即複數個串單元SU(SU0~SU3)。當然，區塊BLK之數量、或1區塊BLK內之串單元SU之數量為任意。

列解碼器112解碼區塊位址或頁面位址，選擇對應之區塊之任一者之字元線。繼而，列解碼器112對選擇字元線及非選擇字元線等施加適當之電壓。

感測放大器113於資料之讀出時，將自記憶胞讀出至位元線之資料感測放大。又，於資料之寫入時，將寫入資料傳輸至記憶胞。對記憶胞陣列111之資料之讀出及寫入係以複數個記憶胞為單位進行，該單位成為頁。

自記憶胞讀出資料、及對記憶胞寫入資料係藉由列解碼器112及感測放大器113而進行。

周邊電路120包括定序器121、位址暫存器123、及最遲串暫存器122。

位址暫存器123例如自控制器200獲取位址信號，並暫時保持獲取之位址信號。最遲串暫存器122具有用以於被指示抹除之區塊中表示判斷為最後抹除成功之串單元(最遲串單元)之構成。因此，串單元係藉由串位址而特定出，以下將表示最遲串單元之位址稱為最遲串位址。關於最遲串位址於下文詳細敍述。

定序器121係控制NAND型快閃記憶體100整體之動作。

1.1.2.2記憶胞陣列111之構成

其次，對上述記憶胞陣列111之構成之詳情進行說明。圖3係任一區塊BLK之電路圖，其他區塊BLK亦具有相同之構成。

如圖示般，區塊BLK包含例如4個串單元SU(SU0~SU3)。又，各個串單元SU包含複數個NAND串115。

NAND串115之各者包含例如8個記憶胞電晶體MT(MT0~MT7)及選擇電晶體ST1、ST2。記憶胞電晶體MT包括包含控制閘極及電荷儲存層之積層閘極，非揮發性地保持資料。再者，記憶胞電晶體MT之個數並不限定於8個，亦可為16個或32個、64個、128個等，其數量並不受限定。記憶胞電晶體MT係以於選擇電晶體ST1、ST2間串聯連接其電流路徑之方式配置。該串聯連接之一端側之記憶胞電晶體MT7之電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0之電流路徑連接於選擇電晶體ST2之電流路徑之一端。

串單元SU0~SU3之各者之選擇電晶體ST1之閘極係分別與選擇閘極線SGD0~SGD3共通連接。相對於此，處於同一區塊內之複數個選擇電晶體ST2之閘極係與同一選擇閘極線SGS共通連接，處於同一區塊BLK0內之記憶胞電晶體MT0~MT7之控制閘極係分別與字元線WL0~WL7共通連接。當然，各串單元SU中之選擇電晶體ST2亦可與選擇電晶體ST1同樣地連接於各個選擇閘極線SGS0~SGS3。

又，於記憶胞陣列111內以矩陣狀配置之NAND串115中處於同一列之NAND串115之選擇電晶體ST1之電流路徑之另一端係與任一位元線BL(BL0~BL(L-1)，(L-1)為大於等於1之自然數)共通連接。即，位元線BL係於複數個區塊BLK間將NAND串115共通地連接。又，選擇電晶體ST2之電流路徑之另一端係與源極線SL共通連接。源極線SL例如於複數個區塊間將NAND串115共通地連接。

如上所述，處於同一區塊BLK內之記憶胞電晶體MT之資料被批次抹除。相對於此，資料之讀出及寫入係針對任一區塊BLK中之任一串單元SU中之共通地連接於任一字元線WL的複數個記憶胞電晶體MT批次地進行。將該單位稱為「頁」。

圖4係本實施形態之記憶胞陣列115之局部區域之剖面圖。如圖示般，於p型井區域20上形成有複數個NAND串115。即，於井區域20上，形成有作為選擇閘極線SGS發揮功能之複數個配線層27、作為字元線WL發揮功能之複數個配線層23、及作為選擇閘極線SGD發揮功能之複數個配線層25。

而且，形成有貫通該等配線層25、23、及27且到達井區域20之記憶體孔26。於記憶體孔26之側面依序形成有區塊絕緣膜28、電荷儲存層29(絕緣膜)、及閘極絕緣膜28，進而於記憶體孔26內埋入導電膜31。導電膜31係作為NAND串118之電流路徑發揮功能，且於記憶胞電晶體MT及選擇電晶體ST1及ST2之動作時形成通道之區域。

於各NAND串115中，設置有複數層(本例中為4層)之配線層27係電性地共通連接，且連接於同一選擇閘極線SGS。即，該4層配線層27實質上作為1個選擇電晶體ST2之閘極電極發揮功能。上述情況關於選擇電晶體ST1(4層之選擇閘極線SGD)亦同樣。

藉由以上構成，於各NAND串115中，於井區域20上依序積層有選擇電晶體ST2、複數個記憶胞電晶體MT、及選擇電晶體ST1。

再者，於圖4之例中，選擇電晶體ST1及ST2係與記憶胞電晶體MT同樣地包括電荷儲存層29。然而，選擇電晶體ST1及ST2實質上並非作為保持資料之記憶胞而發揮功能，而作為開關發揮功能。此時，選擇電晶體ST1及ST2接通/斷開之閾值亦可藉由對電荷儲存層29注入電荷而進行控制。

於導電膜31之上端形成作為位元線BL發揮功能之配線層32。位元線BL連接於感測放大器113。

進而，於井區域20之表面內形成有n⁺型雜質擴散層33及p⁺型雜質擴散層34。於擴散層33上形成接觸插塞35，於接觸插塞35上形成作為源極線SL發揮功能之配線層36。又，於擴散層34上形成接觸插塞37，於接觸插塞37上形成作為井配線CPWELL發揮功能之配線層38。配線層36及38形成於較選擇閘極線SGD更上層且較配線層32更下層之層。

以上之構成於記載有圖4之紙面之厚度方向排列有複數個，藉由沿厚度方向排列之複數個NAND串115之集合形成串單元SU。又，同一串單元SU內所含之複數個作為選擇閘極線SGS發揮功能之配線層27係相互共通連接。即，於鄰接之NAND串118間之井區域20上亦形成閘極絕緣膜30，與擴散層33鄰接之半導體層27及閘極絕緣膜30形成至擴散層33附近。

因此，於將選擇電晶體ST2設為接通狀態時，其通道將記憶胞電晶體MT0與擴散層33電性連接。又，藉由對井配線CPWELL施加電壓，可對導電膜31賦予電位。

再者，關於記憶胞陣列111之構成，亦可為其他構成。即，關於記憶胞陣列111之構成，例如記載於“三維積層非揮發性半導體記憶體”之2009年3月19日提出申請之美國專利申請案12/407,403號。又，記載於“三維積層非揮發性半導體記憶體”之2009年3月18日提出申請之美國專利申請案12/406,524號、“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日提出申請之美國專利申請案12/679,991號、“半導體記憶體及其製造方法”之2009年3月23日提出申請之美國專利申請案12/532,030號。該等專利申請案之整體藉由參照而引用於本案說明書中。

1.1.2.3關於最遲串暫存器122

其次，對上述最遲串暫存器122之構成之詳情進行說明。圖5及圖6表示最遲串暫存器122之一部分。最遲串暫存器122於每個平面PB包含圖5及圖6之構成之組。

如圖5所示般，最遲串暫存器122包含4個暫存器單元R0~R3。暫存器單元R之個數係與1個區塊BLK中之串單元SU之數量一致。以下之說明係關於1個區塊BLK包含4個串單元之例，因此列舉最遲串暫存器122中之4個暫存器單元R0~R3進行說明。各暫存器單元R0~R3包含複數個暫存器要件，保持複數位元之資訊。而且，具有以下之構成。

即，AND閘極AD1係自定序器121獲取信號{STR_PB[1：0],OEC[5：0]}。信號{STR_PB[1：0],OEC[5：0]}於位元STR_PB[1：0]中表示串位址，於位元OEC[5：0]}中表示循環次數。循環次數係指抹除時重複進行之處理之重複次數。各循環包含對關聯之要件施加用於抹除之電壓與抹除驗證之設定。即，於各循環中，定序器121首先對源極線SL、位元線BL、選擇閘極線SGD及SGS、以及字元線WL施加用於抹除之各種電壓。繼而，於各循環中，定序器121進行抹除驗證。抹除驗證包含針對每個串單元SU判斷抹除是否完成。定序器121係於抹除之期間隨機輸出藉由位元STR_PB{1：0]表示串位址且藉由位元OEC[5：0]}表示當前之循環次數的信號{STR_PB[1：0],OEC[5：0]}。

又，AND閘極AD1獲取信號evfy_pass_delay6。信號evfy_pass_delay6係使信號evfy_pass延遲之信號。信號evfy_pass係每次成為抹除對象之串單元SU通過抹除驗證時定序器121所輸出之信號。而且，於最遲串暫存器之未圖示之區域，藉由利用延遲電路等使信號evfy_pass延遲而產生信號evfy_pass_delay6。再者，下述信號evfy_pass_delay2係使時脈CLK延遲2週期之信號，信號evfy_pass_delay4係進一步使時脈CLK延遲2週期之信號(即，使evfy_pass之CLK延遲4週期之信號)，信號evfy_pass_delay6係進一步使時脈CLK延遲2週期之信號(即，使evfy_pass之CLK延遲6週期之信號)。AND閘極AD1係於信號evfy_pass_delay6為高位準之期間輸出信號{STR_PB[1：0],OEC[5：0]}。信號{STR_PB[1：0],OEC[5：0]}被供給至暫存器單元R0。暫存器單元R0係以時脈信號CLK之上升而鎖存信號{STR_PB[1：0],OEC[5：0]}。又，暫存器單元R0將所鎖存之資料作為信號LAST_STR_info[7：0]輸出。又，信號LAST_STR_info[7：0]被供給至暫存器單元R0之輸入。因此，於利用暫存器單元R0之鎖存後，無論AND閘極AD1之輸出如何，均對暫存器單元R0之輸入持續供給暫存器單元R0之輸出。時脈信號CLK例如係藉由周邊電路120中之時脈信號產生電路而產生。

又，信號LAST_STR_info[7：0]亦被供給至AND閘極AD2。又，AND閘極AD2獲取上述信號evfy_pass_delay4。AND閘極AD2係於信號evfy_pass_delay4為高位準之期間輸出信號LAST_STR_info[7：0]。信號LAST_STR_info[7：0]被供給至暫存器單元R1。暫存器單元R1係以時脈信號CLK之上升鎖存信號LAST_STR_info[7：0]。又，暫存器單元R1將鎖存之資料作為信號2ND_LAST_STR_info[7：0]輸出。又，信號2ND_LAST_STR_info[7：0]被供給至暫存器單元R1之輸入。因此，於利用暫存器單元R1之鎖存後，無論AND閘極AD2之輸出如何，均對暫存器單元R1之輸入持續供給暫存器單元R1之輸出。

又，信號2ND_LAST_STR_info[7：0]亦被供給至AND閘極AD3。又，AND閘極AD3獲取上述信號evfy_pass_delay2。AND閘極AD3係於信號evfy_pass_delay2為高位準之期間輸出信號2ND_AST_STR_info[7：0]。信號2ND_LAST_STR_info[7：0]被供給至暫存器單元R2。暫存器單元R2係以時脈信號CLK之上升鎖存信號2ND_LAST_STR_info[7：0]。又，暫存器單元R2將鎖存之資料作為信號3RD_LAST_STR_info[7：0]輸出。又，信號3RD_LAST_STR_info[7：0]被供給至暫存器單元R2之輸入。因此，於利用暫存器單元R2之鎖存後，無論AND閘極AD3之輸出如何，均對暫存器單元R2之輸入持續供給暫存器單元R2之輸出。

又，信號3RD_LAST_STR_info[7：0]亦被供給至AND閘極AD4。又，AND閘極AD4獲取上述信號evfy_pass。AND閘極AD4係於信號evfy_pass為高位準之期間輸出信號3RD_AST_STR_info[7：0]。信號3RD_LAST_STR_info[7：0]被供給至暫存器單元R3。暫存器單元R3 係以時脈信號CLK之上升鎖存信號3RD_LAST_STR_info[7：0]。又，暫存器單元R3將鎖存之資料作為信號4TH_LAST_STR_info[7：0]輸出。又，信號4TH_LAST_STR_info[7：0]被供給至暫存器單元R3之輸入。因此，於利用暫存器單元R3之鎖存後，無論AND閘極AD4之輸出如何，均對暫存器單元R3之輸入持續供給暫存器單元R3之輸出。

藉由上述構成，若信號evfy_pass被確證(本例中為“H”位準)，則暫存器單元R2之資料被複製至暫存器單元R3中。而且，於該2時脈後，暫存器單元R1之資料被複製至暫存器單元R2中。於該時間點，原本保持於暫存器單元R2中之資料被保存於暫存器單元R3中。

於該2時脈後，暫存器單元R0之資料被複製至暫存器單元R1中，於該2時脈後，於該時間點通過抹除驗證之資訊{STR_PB[1：0],OEC[5：0]}被設定於暫存器單元R0中。

其次，參照圖6說明最遲串暫存器122之其他部分。如圖6所示，最遲串暫存器122包含選擇器S。選擇器S獲取信號LAST_STR_info[7：0]、2ND_LAST_STR_info[7：0]、3RD_LAST_STR_info[7：0]、及4TH_LAST_STR_info[7：0]。又，選擇器S獲取控制信號Sel。控制信號Sel包含暫存器位址及平面位址。暫存器位址及平面位址係於自控制器200獲取之串位址取得指令中被指定。串位址取得指令於下文詳細敍述。

於獲取之控制信號Sel指定選擇器S所屬之平面PB之情形時，選擇器S輸出藉由控制信號Sel中之暫存器位址特定出之暫存器R中之信號。即，控制信號Sel指定暫存器R0~R3中之任一者。於暫存器R0被指定之情形時，選擇器S輸出信號LAST_STR_info[7：0]。同樣地，於暫存器R1~R3被指定之情形時，選擇器S分別輸出信號LAST_STR_info[7：0]、2ND_LAST_STR_info[7：0]、及3RD_LAST_STR_info[7：0]。

1.2動作

其次，對上述構成之NAND型快閃記憶體100及記憶體控制器200之動作，尤其對最遲串暫存器122之動作進行說明。

1.2.1關於最遲串暫存器122之動作

首先，參照圖7及圖8對最遲串暫存器122之動作進行說明。作為一例，於對某區塊執行抹除動作時，串單元SU0~SU3為通過抹除驗證所需之循環次數OEC如圖7所示。即，串單元SU0~SU3分別設為於第4、5、2、4次循環中通過抹除驗證。將此時之暫存器單元R0~R3之保持資料(串單元及OEC)之變化情況示於圖8。

自記憶體控制器200接收到抹除指令之定序器121進行用於抹除之循環(電壓施加及抹除驗證)。此時，於抹除之前，定序器121重設暫存器單元R0~R3，其結果為，暫存器單元R0~R3成為未保持值之狀態。第1次循環中，任一串單元SU均未通過抹除驗證。因此，信號evfy_pass為低位準，由此信號{STR_PB[1：0],OEC[5：0]}未被保持於暫存器R0中。由此，暫存器R0~R3持續為空狀態。

定序器121進而重複進行用於抹除之循環，如上所述般，於第2次循環中，串單元SU2通過抹除驗證。於是，定序器121將信號evfy_pass設為“H”位準。繼而，藉由未圖示之延遲電路，於時脈2週期後將信號evfy_pass_delay2設為“H”位準，於4週期後將信號evfy_pass_delay4設為“H”位準，於6週期後將信號evfy_pass_delay6設為“H”位準。即，按照AND閘極AD4、AD3、AD2、及AD1之順序，輸入表示通過抹除驗證之意旨之信號，各暫存器單元R0~R3內之資料被移動。然而，於該時間點，由於暫存器單元R0~R3被重設，故而暫存器R1~R3保持之資料不會變化(換言之，傳輸空資料)。自定序器121對AND閘極AD1輸入包含表示特定出串單元SU2之位址及循環次數2之位元行之信號{STR_PB[1：0],OEC[5：0]}，因此於信號evfy_pass_delay_6成為“H”位準之時間點，信號{STR_PB[1：0],OEC[5：0]}與時脈CLK同步地被取入至暫存器R0。即，暫存器單元R0保持串位址SU1及OEC=2。

定序器121進而重複地進行用於抹除之循環，如上所述般，於第4次循環中串SU0通過抹除驗證。於是，定序器121將信號evfy_pass設為“H”位準。繼而，如上所述般，將信號evfy_pass_delay2、evfy_pass_delay4、及evfy_pass_delay6依序設為“H”位準。於是，暫存器單元R2及R3之保持資料依舊不變化(傳輸空資料)，於暫存器單元R1中，在evfy_pass_delay4成為“H”位準之時間點，來自暫存器單元R0之信號LAST_STR_info[7：0]與時脈CLK同步地被取入。其後，若信號evfy_pass_delay6成為“H”位準，則信號{STR_PB[1：0],OEC[5：0]}被鎖存於暫存器單元R0。即，暫存器單元R0保持此次循環中驗證之串位址SU0及OEC=4。如此，每次串單元SU通過驗證時，暫存器單元R2之保持資料3RD_LAST_STR_info[7：0]被傳輸至暫存器單元R3，於該2週期後，暫存器單元R1之保持資料2ND_LAST_STR_info[7：0]被傳輸至暫存器單元R2，於該2週期後，暫存器單元R0之保持資料LAST_STR_info[7：0]被傳輸至暫存器單元R1，於該2週期後，信號{STR_PB0[1：0],OEC[5：0]}被取入至暫存器單元R0。

如上所述，若任一串單元SU通過抹除驗證，則其資訊首先保持於暫存器單元R0中，其後，每次任一串單元SU通過抹除驗證時，暫存器單元R0至R2之資料被分別移動至暫存器單元R1至R3。如此，藉由於暫存器R0~R3間移動資料，如圖8所示，通過抹除驗證之單元SU及該串單元SU通過抹除驗證所需之循環次數OEC被設定於暫存器單元R0~R3。而且，關於最先通過抹除驗證之串單元SU之資訊被保持於暫存器單元R3，關於最後通過之串單元SU之資訊被保持於暫存器單元R0。

圖9係更詳細地表示上述動作時之各種信號之變化之時序圖。

如圖示般，於時刻t0~t1，對某區塊中之字元線WL施加抹除電壓，信號OEC被遞增計數而成為“000001”(時刻t1)。其後，依序執行串單元SU0~SU3之抹除驗證(時刻t1~t5)。此時，任一串單元SU均未通過抹除驗證，因此信號evfy_pass保持為“L”位準，暫存器單元R0~R3保持為重設狀態。

其次，於時刻t5~t6，再次對字元線WL施加抹除電壓，信號OEC被遞增計數為“000010”(時刻t6)。其後，依序執行串單元SU0~SU3之抹除驗證(時刻t6~t10)。於是，僅串單元SU2通過抹除驗證，因此定序器121將信號evfy_pass設為“H”位準(參照時刻t8~t9)。又，由於該信號evfy_pass與時脈CLK同步地延遲，故而將信號evfy_pass_delay2、evfy_pass_delay4、及evfy_pass_delay6依序設為“H”位準。繼而，於將信號evfy_pass_delay6設為“H”位準之時點，將信號LAST_STR_info設為{10,00010}。即，將表示串單元SU2於第2次抹除循環中通過之資訊設定於暫存器單元R0。其次，於時刻t10~t11，再次對字元線WL施加抹除電壓，信號OEC被遞增計數為“000011”(時刻t11)。其後，依序執行串單元SU0、SU1、及SU3之抹除驗證(時刻t11~t14)。再者，定序器121之後不會將已通過抹除驗證之串單元SU作為抹除驗證對象。因此，於時刻t11~t14之抹除驗證中，將前一次抹除循環中通過抹除驗證之串單元SU2自抹除驗證對象去除。

於本循環中，串單元SU0、SU1、及SU3均未通過抹除驗證，因此信號evfy_pass為“L”位準，暫存器單元R0~R3之保持資料亦不變化(即，未進行暫存器單元間之資料傳輸)。

其次，於時刻t14~t15，再次對字元線WL施加抹除電壓，信號 OEC被遞增計數為“000100”(時刻t15)。其後，依序執行串單元SU0、SU1、及SU3之抹除驗證(時刻t15~t18)。於是，串單元SU0首先通過抹除驗證。由此，定序器121將信號evfy_pass設為“H”位準(參照時刻t15~t16)。又，由於該信號evfy_pass與時脈CLK同步地延遲，故而將信號evfy_pass_delay2、evfy_pass_delay4、及evfy_pass_delay6依序設為“H”位準。其結果為，於將信號evfy_pass_delay4設為“H”位準之時點，將信號2ND_LAST_STR_info設為{10,00010}。即，暫存器單元R0之資料被傳輸至R1。繼而，於將信號evfy_pass_delay6設為“H”位準之時點，將信號LAST_STR_info設為{00,00100}。即，將表示串單元SU0於第4次抹除循環中通過之資訊設定於暫存器單元R0。

進而，於該抹除循環內，串單元SU3亦通過抹除驗證。由此，定序器121將信號evfy_pass設為“H”位準(參照時刻t17~t18)。又，由於該信號evfy_pass延遲，故而將信號evfy_pass_delay2、evfy_pass_delay4、及evfy_pass_delay6依序設為“H”位準。其結果為，於將信號evfy_pass_delay2設為“H”位準之時點，將信號3RD_LAST_STR_info設為{10,00010}。即，暫存器單元R1之資料被傳輸至R2。繼而，於將信號evfy_pass_delay4設為“H”位準之時點，將信號2ND_LAST_STR_info設為{00,00100}。即，暫存器單元R0之資料被傳輸至R1。繼而，於將信號evfy_pass_delay6設為“H”位準之時點，將信號LAST_STR_info設為{11,00100}。即，將表示串單元SU3於第4次抹除循環中通過之資訊設定於暫存器單元R0。

其次，於時刻t18~t19，再次對字元線WL施加抹除電壓，信號OEC被遞增計數為“000101”(時刻t19)。其後，定序器121對未通過抹除驗證之唯一之串單元SU0執行抹除驗證(時刻t19~t20)。於是，串單元SU0通過抹除驗證。由此，定序器121將信號evfy_pass設為“H” 位準(參照時刻t19~t20)。繼而，同樣地，將信號evfy_pass_delay2、evfy_pass_delay4、及evfy_pass_delay6依序設為“H”位準。其結果為，於將信號evfy_pass設為“H”位準之時點，將信號4TH_LAST_STR_info設為{10,00010}。即，暫存器單元R2之資料被傳輸至R3。繼而，於將信號evfy_pass_delay2設為“H”位準之時點，將信號3RD_LAST_STR_info設為{00,00100}。即，暫存器單元R1之資料被傳輸至R2。又，於將信號evfy_pass_delay4設為“H”位準之時點，將信號2ND_LAST_STR_info設為{11,00100}。即，暫存器單元R0之資料被傳輸至R1。最後，於將信號evfy_pass_delay6設為“H”位準之時點，將信號LAST_STR_info設為{01,00101}。即，將表示串單元SU1於第5次抹除循環中通過之資訊設定於暫存器單元R0。

以上之結果為，於暫存器單元R0~R3中分別保持成為{01,00101}、{11,00100}、{00,00100}、及{10,00010}之資料。因此，藉由參照暫存器單元R3，可知最初通過抹除驗證之串單元SU為SU2，循環次數為2次。又，藉由參照暫存器單元R2，可知第2次通過抹除驗證之串單元SU為SU0，循環次數為4次。進而，藉由參照暫存器單元R1，可知第3次通過抹除驗證之串單元SU為SU3，循環次數為4次。繼而，藉由參照暫存器單元R0，可知最後通過抹除驗證之串單元SU為SU1，循環次數為5次。

1.2.2記憶體控制器200之動作

其次，參照圖10對取得最遲串位址時之記憶體控制器200之動作進行說明。圖10係於NAND匯流排上收發之晶片可執行信號/CE、位址鎖存可執行信號ALE、指令鎖存可執行信號CLE、寫入可執行信號/WE、讀取可執行信號/RE、及輸入輸出信號I/O之時序圖。

再者，/CE係用以使NAND型快閃記憶體100可執行之信號，且於Low位準時確證為可執行。ALE係將輸入信號為位址信號通知給 NAND型快閃記憶體之信號。CLE係將輸入信號為指令通知給NAND型快閃記憶體之信號。/WE係用以使NAND型快閃記憶體100取入輸入信號之信號。

關於記憶體控制器100之例如CPU230，若NAND型快閃記憶體100中之抹除動作結束(其可藉由對NAND型快閃記憶體100發行狀態讀取指令而辨識)，則如圖10所示，狀態讀取指令發行另外準備之專用之串位址取得指令“xH”，並將其作為輸入輸出信號輸出至NAND型快閃記憶體100。指令“xH”係用以取得最遲串資訊之指令。又，CPU230確證(“H”位準)CLE，且確證(“L”位準)/WE。藉此，指令“xH”被儲存於NAND型快閃記憶體100之未圖示之指令暫存器。

繼而，CPU230發行指定期望串位址取得之平面PB之位址及暫存器單元R0之位址信號“yH”，並發送至NAND型快閃記憶體100。此時，確證(“H”位準)ALE並且確證/WE。該位址信號“yH”例如首先儲存於位址暫存器123。其後，藉由定序器121之命令，作為信號Sel供給至與對應於位址信號“yH”之平面PB對應之最遲串暫存器122中之選擇器S。

其結果為，選擇器S選擇與位址信號“yH”對應之串資訊。作為一例，於圖7中，信號LAST_STR_info[7：0]~4TH_LAST_STR_info[7：0]之各者係與信號“00”、“01”、“10”、及“11”建立對應。而且，若輸入“00”~“11”中之任一者作為信號Sel，則選擇器S輸出對應之信號LAST_STR_info[7：0]~4TH_LAST_STR_info[7：0]之任一者。若為圖9之例，則藉由輸入信號Sel=“00”，選擇器S選擇保持最遲串資訊之暫存器單元R0之輸出。

其後，記憶體控制器200藉由確證(“L”位準)/RE，可獲得由選擇器S選擇之最遲串資訊(於圖7至圖9之例中，SU1、OEC=5)。

1.3本實施形態之效果

於本實施形態之如圖2所示之三維積層型NAND型快閃記憶體半導體記憶裝置中，於抹除資料後，首先對抹除對象區塊之所有串單元SU進行抹除驗證，若所有串單元SU通過抹除驗證，則判定為該抹除對象區塊之抹除驗證通過。

然而，若各區塊BLK之串單元SU之抹除特性(胞特性)並非較大地不均，則能夠以抹除對象區塊中之1個串單元SU通過抹除驗證，而判定該抹除對象區塊通過抹除驗證。為了實現上述內容，可準備記憶體控制器200對例如ROM中保持之預先規定之1個或複數個串單元SU進行抹除驗證之模式。

然而，於抹除驗證對象之串單元SU具有極早或極遲地通過抹除驗證之特性之情形時，無法準確地獲知抹除對象區塊通過抹除驗證之時點。

關於該方面，若為本實施形態之構成，則NAND型快閃記憶體100包括最遲串暫存器123。而且，記憶體控制器200可自最遲串暫存器123獲知各串單元SU以幾次順序之重複通過抹除驗證。即，可獲知哪一串單元SU最易抹除、且哪一串單元SU最難抹除之資訊。

因此，基於該資訊，可適當地選擇設為抹除驗證對象之串單元SU。即，例如可選擇最難抹除之串單元SU作為抹除驗證對象。更具體而言，記憶體控制器200可將區塊與最遲串單元建立關聯而記憶，可更適當地管理NAND型快閃記憶體100。關於該方面，於第2實施形態中詳細說明。

2.第2實施形態

其次，對第2實施形態之半導體記憶裝置及記憶體控制器進行說明。本實施形態係於上述第1實施形態中重複抹除動作並且考慮到串單元壞串化者。以下，僅對與第1實施形態不同之方面進行說明。

2.1關於記憶胞電晶體之劣化

圖11係表示區塊之抹除次數與壞串數之關係之曲線圖。所謂壞串，係指因記憶胞電晶體MT劣化而成為不良之NAND串數超過某固定數，結果理應無法使用之串單元SU。如圖示般，隨著抹除次數增加，壞串之產生次數增大。

例如，抹除次數為0~N1次時幾乎不會產生壞串，但抹除次數為N1~N4次左右時逐漸產生壞串，N4次以後，壞串急遽增加。

於本實施形態中，基於此種傾向，考慮區塊之抹除次數，進行最遲串之更新等。

2.2關於記憶體系統1之動作

使用圖12對本實施形態之記憶體系統1之動作進行說明。圖12係表示記憶體系統1之動作之流程圖，針對主機機器、記憶體控制器200、及NAND型快閃記憶體100之每一者而分別記載。再者，記憶體控制器200例如亦可於電源接通時，自NAND型快閃記憶體100之ROM熔絲(fuze)等取得壞串資訊。

如圖12所示，主機對記憶體控制器200發出抹除某區塊BLK之命令(步驟S10)。於是，記憶體控制器200判斷是否保持有關於抹除對象區塊之最遲串資訊(步驟S11)。

記憶體控制器200例如於RAM220中保持表。該錶針對每個區塊保持最遲串資訊、抹除次數Era_counter、最遲串取得模式下之抹除後之抹除次數(稱為取樣次數)Sampling_counter。因此，CPU230可藉由訪問該表，而判斷有無關於抹除對象區塊之最遲串資訊。

若不具有、即未取得最遲串資訊(步驟S11，NO)，則記憶體控制器200將最遲串取得指示指令與抹除指令一併發行至NAND型快閃記憶體100。於最遲串取得指示指令中，若於抹除對象區塊中有壞串，則自監視循環次數之對象去除壞串。即，最遲串取得指示指令係將去除壞串後之串作為對象而進行指示。

若接收指令，則NAND型快閃記憶體100執行抹除並且取得抹除對象區塊之最遲串資訊(步驟S12)。即，一面對抹除對象區塊之由最遲串取得指示指令指定之所有串單元進行抹除驗證，一面重複用於資料抹除之循環，又，取得最遲串資訊。又，記憶體控制器200係將關於表中之抹除對象區塊之抹除計數器Era_counter遞增1，將取樣計數器Sampling_counter重設為0。進而，若於NAND型快閃記憶體100中結束抹除，則記憶體控制器200發行狀態讀取指令而讀出狀態資料，並且發行圖10中說明之專用取得指令“xH”，藉此讀出最遲串資訊。

於步驟S11中，若已取得抹除對象區塊之最遲串(步驟S11，YES)，則記憶體控制器200判斷最遲串是否未壞串化(步驟S13)。即，關於以前登錄為最遲之串，其後之使用結果為，於壞串化之情形時，必須推斷出新的最遲串。因此，於最遲串壞串化之情形時(步驟S13，NO)，記憶體控制器200將最遲串取得指示指令與抹除指令一併發行至NAND型快閃記憶體。該最遲串取得指示指令係指定非壞串之串。

接收到最遲串取得指示指令及抹除指令之NAND型快閃記憶體100進行資料之抹除，並且取得最新之最遲串資訊(步驟S14)。若抹除結束，則記憶體控制器200使用狀態讀取指令自NAND型快閃記憶體100讀出包含最遲串資訊之狀態資料。又，記憶體控制器200將表中之關於抹除對象區塊之抹除計數器Era_counter遞增1，將取樣計數器Sampling_counter重設為0。

於以前作為最遲串登錄之串未壞串化之情形時(步驟S13，YES)，記憶體控制器200判斷於抹除對象區塊中是否有其他壞串化之串(步驟S15)。

若有其他新的壞串(步驟S15，YES)，則記憶體控制器200判斷當前是否為必須儘快進行之處理較多之狀況(例如垃圾回收中)(步驟S16)。於並非待機中之處理較多之狀況之情形時(步驟S16，NO)，記憶體控制器200將最遲串取得指示指令與抹除指令一併發行至NAND型快閃記憶體100。該最遲串取得指示指令係以除包含步驟S15中重新獲知之壞串之壞串以外之串作為對象而進行指示。

接收到該最遲串取得指示指令及抹除指令之NAND型快閃記憶體100進行資料之抹除，並且取得最新之最遲串資訊(步驟S17)。該最遲串資訊亦藉由圖10中說明之專用之取得指令“xH”而被發送至記憶體控制器200。又，記憶體控制器200將表中之關於抹除對象區塊之抹除計數器Era_counter遞增1，將取樣計數器Sampling_counter重設為0。

於處理較多之狀況之情形時(步驟S16，YES)，處理進行至步驟S18。又，於步驟S15中，於不存在其他新的壞串之情形時(步驟S15，NO)，亦進行至步驟S18。

於步驟S18~S19中，記憶體控制器200一面僅對最遲串進行抹除驗證，一面進行抹除且基於某抹除次數進行最遲串之複查。即，記憶體控制器200於抹除次數處於某範圍之期間，以某次數為單位推斷出最新之最遲串，若抹除次數增加，則以更短之間隔推斷出最新之最遲串。更具體而言，如下。

於步驟S18中，記憶體控制器200判斷是否必須更新最遲串資訊。更新頻度依存於抹除次數。例如，設為N1<N2<N3<N4、n1>n2>n3>n4，記憶體控制器200於抹除次數小於等於N1之期間，於n1之自然數倍之次數之抹除時推斷出最新之最遲串。進而，記憶體控制器200於抹除次數小於等於閾值N2時，於n2之自然數倍之次數之抹除時推斷出最新之最遲串，於抹除次數小於等於閾值N3時，於n3之自然數倍之次數之抹除時推斷出最新之最遲串，於抹除次數小於等於閾值N4時，於n4之自然數倍之次數之抹除時推斷出最新之最遲串。以下，亦可同樣地定義N5、N6…、及n5、n6…。

於步驟S18中，記憶體控制器200係參照關於抹除對象區塊之抹除計數器Era_counter及取樣計數器Sampling_counter，判斷是否滿足推斷出最新之最遲串資訊之條件。於不滿足之情形時(步驟S18，NO)，記憶體控制器200對NAND型快閃記憶體指示包含僅對最遲串進行抹除驗證之情況之抹除之執行。即，記憶體控制器200係將指示抹除對象之區塊之抹除且指定最遲串單元位址作為抹除驗證對象之抹除指令發送至NAND型快閃記憶體100。

獲取該抹除指令之NAND型快閃記憶體100一面對經指定之串(最遲串)進行抹除驗證，一面重複用於抹除之循環。若最遲串通過抹除驗證，則NAND型快閃記憶體200結束抹除，並將抹除成功之狀態發送至記憶體控制器200。又，記憶體控制器200將關於抹除對象區塊之抹除計數器Era_counter遞增1，將取樣計數器Sampling_counter重設為0。

另一方面，於滿足推斷出最新之最遲串資訊之條件之情形時(步驟S18，YES)，記憶體控制器200將最遲串取得指示指令與抹除指令一併發行至記憶裝置。例如，於總抹除次數Era_counter大於等於0且未達N1之情形時，於Sampling_counter為n1之倍數時滿足條件。又，於總抹除次數Era_counter大於等於N1且未達N2之情形時，於Sampling_counter為n2之倍數時滿足條件。該最遲串取得指示指令係將除包含壞串之壞串以外之串作為對象而進行指示。

接收到該指令之NAND型快閃記憶體100進行抹除，並且取得最新之最遲串資訊(步驟S20)。該最遲串資訊係藉由狀態讀取指令而被發送至記憶體控制器200。又，記憶體控制器200將關於抹除對象區塊之抹除計數器Era_counter遞增1，將取樣計數器Sampling_counter重設為0。

2.3關於指令順序

使用圖13對使用上述最遲串取得模式之指令順序進行說明。

如圖示般，於由先前之NAND介面定義之抹除指令順序之前，記憶體控制器200發行指令xxh及位址。位址例如為8位元信號，於1區塊包含4個串單元之情形時，位址信號之各位元係指以下內容。

[0]：與SU0對應，“1”設為抹除驗證對象，“0”不設為抹除驗證對象。

[1]：與SU1對應，“1”設為抹除驗證對象，“0”不設為抹除驗證對象。

[2]：與SU2對應，“1”設為抹除驗證對象，“0”不設為抹除驗證對象。

[3]：與SU3對應，“1”設為抹除驗證對象，“0”不設為抹除驗證對象。

[6：4]：無特別指定

[7]：與最遲串取得模式之有效/無效對應，“1”係將最遲串取得模式設為有效，“0”係設為無效。

例如，於某區塊BLK中，假定將串單元SU3作為壞串登錄。

於最初之抹除動作中，例如發行“87h”作為指令，使用最遲取得模式進行將串單元SU0、SU1、及SU2設為抹除驗證對象之抹除動作(步驟S12)。藉此，記憶體控制器200可獲得最遲串資訊。

其後，例如發行“02h”作為指令，將最遲取得模式設為禁止，進行僅將串單元SU1作為抹除驗證對象之抹除動作(步驟S19)。例如，於N1=1000次之情形時，進行相同之抹除動作直至進行1000次抹除動作為止。

又，例如於第800次抹除之前，於串單元SU1成為壞串之情形時 (例如，若對串單元SU1之某頁面進行寫入則編程失效)，例如發行“85h”作為指令，使用最遲取得模式進行將串單元SU0及SU2作為抹除驗證對象之抹除動作(步驟S14)。藉此，記憶體控制器200可獲得最新之資訊。

2.4本實施形態之效果

若為本實施形態之構成，則定期地複查最遲串，並且隨著抹除次數增加且劣化顯著，而提高複查頻度。因此，使最遲串資訊之精度提高，可提高NAND型快閃記憶體100之動作可靠性。

又，存在後發性地產生無法抹除之串單元SU之情況。於是，若將該串單元SU設為不在抹除驗證對象之內，則原本應為壞串之串單元SU始終對使用者開放。即，對無法抹除之串單元SU之頁面進行寫入，因此成為誤寫入之原因(於無法寫入之情形時編程失效而可檢測到不良，但於此情形時，成為對已寫入之頁面之追加寫入，因此編程不會失效，而無法檢測到不良)。

然而，若為本實施形態，則定期地對所有串單元SU(已判斷為壞串之SU除外)進行抹除驗證。因此，亦可應對如上所述之問題。

3.變化例等

如上所述，實施形態之半導體記憶裝置100包括：複數個串單元SU，其等係積層有複數個記憶胞之NAND串之集合；區塊BLK，其包含複數個串單元SU，且成為資料之抹除單位；及暫存器122，其於資料之抹除時，針對每個串單元SU保持抹除特性資訊。暫存器122可將抹除特性資訊輸出至記憶體控制器200。

藉由本構成，可將最遲串適當輸出至記憶體控制器。藉此，可使成為抹除驗證對象之串單元數為最小限度，可使抹除動作高速化，提高NAND型快閃記憶體之動作性能。

再者，於上述第2實施形態中，以對抹除次數進行計數，並基於其謀求最遲串之複查之情形為例進行說明。然而，亦可不僅複查抹除次數，亦一併複查寫入次數，或者亦可為僅考慮寫入次數而非抹除次數之情形。

進而，上述實施形態並不限於NAND型快閃記憶體，可應用於半導體記憶裝置整體。

此外，各實施形態並不限定於上述者，於實施階段中，可於不脫離其主旨之範圍內進行各種變化。進而，於上述實施形態中包含各種階段，可藉由揭示之複數個構成要件中之適當之組合而抽選各種實施形態。例如，即便自上述各實施形態中所示之總構成要件去除若干構成要件，亦可抽選去除該構成要件後之構成作為實施形態。