CN112420109A - 非易失性存储器设备和存储系统 - Google Patents

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CN112420109A CN202010748789.4A CN202010748789A CN112420109A CN 112420109 A CN112420109 A CN 112420109A CN 202010748789 A CN202010748789 A CN 202010748789A CN 112420109 A CN112420109 A CN 112420109A
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金灿河
卢羌镐
李熙元
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Abstract

一种非易失性存储器设备包括：存储器单元阵列，该存储器单元阵列包括多个单元串，单元串中的至少一个包括在与基板的表面垂直的方向上堆叠的多个存储器单元，存储器单元中的至少一个是存储至少三个比特的多层级单元；以及控制逻辑电路，被配置为控制页缓冲器以利用一个读取电压来读取存储器单元的快速读取页以及存储器单元的至少两个正常读取页利用相同数量的读取电压来读取。

Description

非易失性存储器设备和存储系统
相关申请的交叉引用
本申请要求在2019年8月21日在韩国知识产权局提交的第10-2019-0102178号韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明构思涉及一种非易失性存储器设备。
背景技术
半导体存储器可以被分类为易失性存储器设备或非易失性存储器设备。在缺乏电力的情况下，易失性存储器设备丢失存储于其中的数据。易失性存储器设备的示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。即使在缺乏电力的情况下，非易失性存储器设备也保留(retain)存储于其中的数据。非易失性存储器设备的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存存储器设备、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、以及铁电RAM(FRAM)。
使用各种编程技术来增加每存储器单元要存储的数据比特的数量。然而，要求以单层级单元(SLC)编程方案对某些数据进行编程以维持其可靠性。然而，当对整个存储块(memory block)执行SLC编程时，即使保证了数据可靠性，也存在存储空间的损失。
发明内容
本发明构思的示例性实施例提供一种非易失性存储器设备，该设备包括：存储器单元阵列，该存储器单元阵列包括多个单元串，单元串中的至少一个包括在与基板的表面垂直的方向上堆叠的多个存储器单元，存储器单元中的至少一个是存储至少三个比特的多层级单元；以及控制逻辑电路，被配置为控制页缓冲器以利用一个读取电压来读取存储器单元的快速读取页以及存储器单元的至少两个正常读取页利用相同数量的读取电压来读取。
本发明构思的示例性实施例提供一种包括存储器控制器和非易失性存储器设备的存储设备的操作方法，所述方法包括：接收用于从非易失性存储器设备的快速读取页读取数据的命令；以及通过数据线向存储器控制器提供从快速读取页读取的数据，其中，利用一个读取电压来读取快速读取页，其中，非易失性存储器设备包括多个单元串，单元串中的至少一个包括在与基板的表面垂直的方向上堆叠的多个存储器单元，存储器单元中的至少一个是存储至少三个比特的多层级单元。
本发明构思的示例性实施例提供一种存储系统，该存储系统包括：存储设备，该存储设备与外部设备交换信号，其中，该存储设备包括存储器控制器和多个非易失性存储器，其中，该存储器中的至少一个包括：存储器单元阵列，该存储器单元阵列包括在与基板的表面垂直的方向上堆叠的多个存储器单元；以及控制逻辑电路，被配置为控制页缓冲器以利用一个读取电压来读取存储器单元的快速读取页以及存储器单元的至少两个正常读取页利用相同数量的读取电压来读取。
本发明构思的示例性实施例提供一种存储器设备，该存储器设备包括：存储器控制器；以及连接到该存储器控制器的非易失性存储器设备，其中，存储器控制器被配置为对非易失性存储器设备执行读取操作，使得利用一个读取电压来读取非易失性存储器设备的快速读取页以及非易失性存储器设备的至少两个正常读取页利用相同数量的读取电压来读取。
附图说明
通过参考附图详细地描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更明显。
图1示出根据本发明构思的示例性实施例的存储设备。
图2示出图1中示出的存储器控制器。
图3示出图1的非易失性存储器设备。
图4是示出图3的存储器单元阵列中所包括的多个存储块中的存储块BLK的电路图。
图5示出根据本发明构思的示例性实施例的存储设备的操作方法。
图6是用于描述图5的存储设备的操作方法的定时图。
图7示出根据本发明构思的示例性实施例的比特排序(bit ordering)以及基于比特排序编程的存储器单元的阈值电压分布。
图8是用于描述根据本发明构思的示例性实施例的存储设备的操作方法的定时图。
图9示出当根据图8的示例性实施例执行读取操作时存储设备的快速读取页读取以及正常读取页读取。
图10示出当根据正常比特排序执行存储设备的读取操作时存储设备的页读取。
图11示出根据本发明构思的示例性实施例的比特排序。
图12示出根据本发明构思的示例性实施例的比特排序。
图13示出根据本发明构思的示例性实施例的比特排序。
图14示出图4的电路图的一部分。
图15示出根据本发明构思的示例性实施例的存储设备的操作方法。
图16是用于描述图15的存储设备的操作方法的定时图。
图17是用于描述图15的存储设备的操作方法的定时图。
图18是示出取决于页类型来确定页数据所需要的读取电压的平均数量的表格。
图19A是示出取决于页类型来确定页数据所花费的读取时间的表格。
图19B是示出用于图19A的相应页类型的读取时间的示图。
图20是示出对于每个页类型与每存储器单元要存储的比特的数量相关联的错误比特的数量的示图。
图21示出应用了根据本发明构思的示例性实施例的存储器控制器和非易失性存储器设备的存储系统。
图22示出应用了根据本发明构思的示例性实施例的非易失性存储器设备的存储卡。
具体实施方式
以下，将参考附图详细地描述本发明构思的示例性实施例。在附图中，相似的附图标记可以指相似的要素。
在下文中，可以利用软件、硬件、或其组合来实现参考术语“单元”、“模块”、“块”等所描述的组件和附图中示出的功能块。例如，软件可以是机器代码、固件、嵌入代码或应用软件。例如，硬件可以包括电气电路、电子电路、处理器、计算机、集成电路、集成电路核、压力传感器、惯性传感器、微机电系统(MEMS)、无源元件、或其组合。
图1示出根据本发明构思的示例性实施例的存储设备100。
存储设备100包括存储器控制器110和非易失性存储器设备120。例如，非易失性存储器设备120可以包括多个非易失性存储器。非易失性存储器可以通过多个通道连接到存储器控制器110。在这种情况下，至少两个或更多非易失性存储器可以连接到每个通道。
存储器控制器110可以控制非易失性存储器设备120的读取操作和写入操作。例如，存储器控制器110可以通过使用多个数据信号DQ来向非易失性存储器设备120传递命令CMD、地址ADDR和数据“DATA”。替选地，通过使用多个数据信号DQ，存储器控制器110向非易失性存储器设备120传递命令CMD和地址ADDR并且从非易失性存储器设备120接收数据“DATA”。存储器控制器110向非易失性存储器设备120传递控制信号CTRL和数据选通信号DQS。
在本发明构思的示例性实施例中，可以通过不同的信号线将控制信号CTRL、数据选通信号DQS和多个数据信号DQ彼此独立地传递到非易失性存储器设备120。控制信号CTRL和数据选通信号DQS可以用于识别从存储器控制器110向非易失性存储器设备120传递的多个数据信号DQ。替选地，控制信号CTRL和数据选通信号DQS可以用于识别在存储器控制器110和非易失性存储器设备120之间交换的多个数据信号DQ。
响应于所接收的信号，非易失性存储器设备120可以从存储器控制器110接收数据“DATA”或可以向存储器控制器110传递数据“DATA”。例如，非易失性存储器设备120可以通过使用控制信号CTRL来识别多个数据信号DQ的命令CMD、地址ADDR或数据“DATA”。
在本发明构思的示例性实施例中，非易失性存储器设备120可以包括NAND闪存存储器。然而，本发明构思不限于此。例如，非易失性存储器设备120可以包括诸如静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等的易失性或非易失性存储器中的至少一个。
图2示出图1中示出的存储器控制器。
存储器控制器110包括至少一个处理器111、错误校验和校正引擎112、主机接口电路113、RAM控制器114和非易失性存储器接口电路115。
处理器111可以控制存储器控制器110的总体操作。处理器111可以驱动各种固件/软件来控制非易失性存储器设备120。例如，处理器111可以驱动用于管理映射表的闪存转换层，在该映射表中定义主机设备的逻辑地址和非易失性存储器设备120的物理地址之间的关系。
ECC引擎112可以生成用于将要存储的数据写入非易失性存储器设备120中的错误校正码。ECC引擎112可以基于从非易失性存储器设备120读取的错误校正码来检测并校正读取的数据的错误。
主机接口电路113可以通过使用具有各种通信协议的总线来执行与主机设备的通信。例如，总线的格式可以包括各种接口协议中的一个或多个，各种接口协议诸如通用串行总线(USB)、小型计算机系统接口(SCSI)、高速外围组件互联(PCIe)、移动PCIe(M-PCIe)、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行附接小型计算机系统接口(SCSI)(SAS)、集成驱动电子设备(IDE)、增强IDE(EIDE)、高速非易失性存储器(NVMe)和通用闪存存储(UFS)。
RAM控制器114可以提供存储器控制器110和RAM之间的对接(interfacing)。RAM控制器114可以响应于处理器111或任何其他知识产权(IP)的请求来访问RAM。例如，RAM控制器114可以取决于处理器111的写入请求在RAM记录数据。替选地，RAM控制器114可以取决于处理器111的读取请求从RAM读取数据。
非易失性存储器接口电路115可以执行与非易失性存储器设备120的通信。
图3示出图1的非易失性存储器设备。非易失性存储器设备120可以包括存储器单元阵列121、地址解码器122、页缓冲器123、输入/输出电路124和控制逻辑电路125。
存储器单元阵列121可以包括多个存储块BLK1至BLKm。存储块BLK1至BLKm中的每一个可以包括多个单元串。单元串中的每一个包括多个存储器单元。多个存储器单元可以连接到多条字线WL。存储器单元中的每一个可以包括存储一个比特的单层级单元(SLC)或存储至少两个比特的多层级单元(MLC)。
地址解码器122通过多条字线WL、串选择线SSL和地选择线GSL连接到存储器单元阵列121。地址解码器122可以接收逻辑地址并且可以对所接收的逻辑地址进行解码以驱动多条字线WL。例如，地址ADDR可以指示通过转换(translate)逻辑地址而获得的物理地址。可以通过例如由存储器控制器110(参考图1)驱动的闪存转换层(FTL)来执行该转换操作。
页缓冲器123通过多条位线BL连接到存储器单元阵列121。在控制逻辑电路125的控制之下，页缓冲器123可以控制位线BL，使得从输入/输出电路124接收的数据“DATA”被存储在存储器单元阵列121中。在控制逻辑电路125的控制之下，页缓冲器123可以读取存储在存储器单元阵列121中的数据并且可以向输入/输出电路124传递读取的数据。页缓冲器123可以以页为单位从输入/输出电路124接收数据，或可以以页为单位从存储器单元阵列121读取数据。
输入/输出电路124可以从外部接收数据“DATA”，并且可以向页缓冲器123提供接收的数据“DATA”。
控制逻辑电路125可以从外部接收命令CMD和控制信号CTRL，并且可以响应于接收的命令CMD和控制信号CTRL来控制地址解码器122、页缓冲器123和输入/输出电路124。例如，控制逻辑电路125可以响应于命令CMD和控制信号CTRL来控制其他组件，使得数据“DATA”被存储在存储器单元阵列121中。替选地，控制逻辑电路125可以响应于命令CMD和控制信号CTRL来控制其他组件，使得存储在存储器单元阵列121中的数据“DATA”被传递到外部。控制信号CTRL可以包括存储器控制器110提供的用于控制非易失性存储器设备120的信号。
控制逻辑电路125可以生成由非易失性存储器设备120用于进行操作的各种电压。例如，控制逻辑电路125可以生成多个编程电压、多个通过电压、多个选择读取电压、多个非选择读取电压、多个擦除电压、多个检验电压等。控制逻辑电路125可以向地址解码器122或向存储器单元阵列121的基板提供生成的电压。
图4是示出图3的存储器单元阵列中所包括的多个存储块中的存储块BLK的电路图。
存储块BLK包括多个单元串CS11、CS12、CS21和CS22。多个单元串CS11、CS12、CS21和CS22可以在行方向和列方向上被布置以形成行和列。
多个单元串CS11、CS12、CS21和CS22中的每一个包括多个单元晶体管。例如，多个单元串CS11、CS12、CS21和CS22中的每一个可以包括串选择晶体管SSTa和SSTb、多个存储器单元MC1至MC128、地选择晶体管GSTa和GSTb、以及伪存储器单元DMC1和DMC2。可以在高度方向上堆叠单元晶体管，该高度方向是与通过行方向和列方向定义的平面垂直的方向。单元晶体管中的每一个可以是电荷俘获型闪存(CTF)存储器单元。
在单元串CS11、CS12、CS21和CS22中的每一个中，多个存储器单元MC1至MC128被串联连接。串选择晶体管SSTa和SSTb被串联连接。在位线BL1或BL2与串联连接的存储器单元MC1至MC128之间提供串联连接的串选择晶体管SSTa和SSTb。地选择晶体管GSTa和GSTb被串联连接。在串联连接的存储器单元MC1至MC128与公共源极线CSL之间提供串联连接的地选择晶体管GSTa和GSTb。在串联连接的存储器单元MC1至MC128与串联连接的地选择晶体管GSTa和GSTb之间提供第一伪存储器单元DMC1。在串联连接的串选择晶体管SSTa和SSTb与串联连接的存储器单元MC1至MC128之间提供第二伪存储器单元DMC2。
地选择晶体管GSTa和GSTb可以共同连接到地选择线GSL。替选地，同一行的地选择晶体管可以连接到同一地选择线。例如，第一行中的单元串CS11和CS12的第一地选择晶体管GSTa可以连接到第一地选择线，并且第二行中的单元串CS21和CS22的第一地选择晶体管GSTa可以连接到第二地选择线。替选地，在距基板相同高度处提供的地选择晶体管可以连接到同一地选择线。例如，单元串CS11、CS12、CS21和CS22的第一地选择晶体管GSTa可以连接到第一地选择线，并且单元串CS11、CS12、CS21和CS22的第二地选择晶体管GSTb可以连接到第二地选择线。
距基板(或地选择晶体管GSTa和GSTb)相同高度的存储器单元共同连接到同一字线。此外，在距基板(或地选择晶体管GSTa和GSTb)不同高度处布置的存储器单元可以连接到不同的字线。例如，单元串CS11、CS12、CS21和CS22的存储器单元MC1至MC128连接到字线WL1至WL128。
相同高度的第一串选择晶体管SSTa当中的属于同一行的串选择晶体管连接到同一串选择线。例如，第一行中的单元串CS11和CS12的第一串选择晶体管SSTa共同连接到串选择线SSL1a，并且第二行中的单元串CS21和CS22的第一串选择晶体管SSTa共同连接到串选择线SSL2a。
同样地，相同高度的第二串选择晶体管SSTb当中的属于同一行的串选择晶体管连接到同一串选择线。例如，第一行中的单元串CS11和CS12的第二串选择晶体管SSTb共同连接到串选择线SSL1b，并且第二行中的单元串CS21和CS22的第二串选择晶体管SSTb共同连接到串选择线SSL2b。
相同高度的伪存储器单元连接到同一伪字线。例如，第一伪存储器单元DMC1连接到第一伪字线DWL1，并且第二伪存储器单元DMC2连接到第二伪字线DWL2。
在存储块BLK中，可以以行为单位执行读取和写入操作。例如，可以通过串选择线SSL1a、SSL1b、SSL2a和SSL2b来选择存储块BLK的行。
当向串选择线SSL1a和SSL1b供应导通电压并且向串选择线SSL2a和SSL2b供应截止电压时，第一行中的单元串CS11和CS12分别连接到位线BL1和BL2。当向串选择线SSL2a和SSL2b供应导通电压并且向串选择线SSL1a和SSL1b供应截止电压时，第二行中的单元串CS21和CS22分别连接到位线BL1和BL2。在字线被驱动时，选择单元串CS11至CS22的存储器单元MC1至MC128当中的、连接到被驱动的字线的(具有相同高度)的存储器单元。可以对选择的存储器单元执行读取/写入操作。选择的存储器单元可以构成页单元。
例如，在存储器单元MC1至MC128中的每一个是存储3比特数据的三层级单元(TLC)的情况下，连接到一条字线的存储器单元可以存储三个页。存储在连接到一条字线的存储器单元中的三个页可以包括最低有效比特(LSB)页、中心有效比特(CSB)页和最高有效比特(MSB)页。然而，本发明构思不限于此。例如，可以利用存储4比特数据的四层级单元(QLC)或存储五个或更多数据比特的任何其他类型的存储器单元来实现每个存储器单元。例如，可以利用存储5比特数据的五层级单元(PLC)或存储6比特数据的六层级单元(HLC)来实现每个存储器单元。
另外，根据本发明构思的示例性实施例，连接到所选择的字线的存储器单元的页包括快速读取页和正常读取页。快速读取页是指其中通过一个读取电压来确定数据的页。换句话说，仅一个读取电压可以用于确定快速读取页的数据。正常读取页是指其中通过多个读取电压来确定数据的页。换句话说，多于一个读取电压用于确定正常读取页的数据。在连接到所选择的字线的存储器单元的页之一被编程为快速读取页的情况下，可以对连接到所选择的字线的存储器单元的页执行SLC编程和MLC编程(或QLC编程)两者。稍后将对此进行描述。
在存储块BLK中，可以对于每个存储块或对于每个子块执行擦除操作。当对于每个存储块执行擦除操作时，可以根据一个擦除请求同时擦除存储块BLK的所有存储器单元MC1至MC128。当对于每个子块执行擦除操作时，可以根据一个擦除请求同时擦除存储块BLK的存储器单元MC1至MC128中的一些，并且可以禁止擦除存储块BLK的剩余的存储器单元。可以向连接到要擦除的存储器单元的字线供应低电压(例如，接地电压)，并且连接到禁止擦除的存储器单元的字线可以是浮置的(float)。
将理解，在图4中示出的存储块BLK仅是示例性的。单元串的数量、单元串的行的数量和单元串的列的数量可以是可变的。此外，在存储块BLK中，串选择晶体管的数量、伪存储器单元的数量、存储器单元的数量和/或地选择晶体管的数量可以增加或减少，并且存储块BLK的高度可以取决于单元晶体管的数量而增加或减少。此外，串选择线的数量、伪字线的数量、字线的数量和/或地选择线的数量可以取决于串选择晶体管的数量、伪存储器单元的数量、存储器单元的数量和/或地选择晶体管的数量而改变。
图5示出根据本发明构思的示例性实施例的存储设备的操作方法。将参考图1、图3和图5来描述其中对连接到所选择的字线的存储器单元一起执行SLC编程操作和TLC编程操作的方法。
在操作S110中，非易失性存储器设备120从存储器控制器110接收与所选择的字线的每个页相关联的编程命令、地址和页数据。例如，在对非易失性存储器设备120执行TLC编程操作的情况下，可以反复地接收编程命令、地址和页数据三次。在对非易失性存储器设备120执行QLC编程操作的情况下，可以反复地接收编程命令、地址和页数据四次。
在操作S120中，基于从存储器控制器110接收的编程命令、地址和页数据，将连接到所选择的字线的存储器单元编程为具有快速读取页。快速读取页可以是其中通过一个读取电压来确定数据的页。为实现这一点，可以使用专门的比特排序。例如，可以将包括连续比特的“1”和连续比特的“0”的数据存储在快速读取页中。换句话说，数据可以具有从比特“1”至比特“0”(或从比特“0”至比特“1”)的一个转变。更具体地，快速读取页的数据可以具有仅一个比特转变(bit transition)。
每个正常读取页的数据可以由比特“1”和比特“0”的组合组成。然而，随着要存储在每个存储器单元中的数据比特的数量增加，从比特“1”至比特“0”(或从比特“0”至比特“1”)的转变的数量可以增加。在下文中，从比特“1”至比特“0”或从比特“0”至比特“1”的转变可以被称为“比特转变”。在本发明构思的示例性实施例中，每个正常读取页的数据的比特转变的数量(或在其每一个中每个正常读取页的数据的比特“1”和比特“0”被切换的时段的数量)可以几乎相同。具体地，快速读取页之外的正常读取页中的至少两个的数据可以包括相同数量的比特转变。例如，第一正常读取页和第二正常读取页可以均具有四个比特转变。
图6是用于描述参考图5所描述的存储设备的操作方法的定时图。
参考图1、图5和图6，非易失性存储器设备120可以从存储器控制器110接收第一页数据PD1、第二页数据PD2和第三页数据PD3。
在第一页设定部分期间，非易失性存储器设备120可以通过数据线接收命令CM1、第一地址ADD1、第一页数据PD1和命令CM11。数据线可以被连接在非易失性存储器设备120和存储器控制器110之间。命令CM1和CM11可以是用于设定第一页数据PD1的命令集。第一地址ADD1可以对应于连接到所选择的字线的存储器单元当中的、其中第一页数据PD1将被编程的存储器单元的区域。非易失性存储器设备120可以响应于命令CM11来转储通过数据线接收的第一页数据PD1。在第一页数据PD1被转储时，占线信号R/B可以处于忙碌状态。在图6中，tR可以对应于读取访问循环时间。
在第二页设定部分期间，非易失性存储器设备120可以接收命令CM1、第二地址ADD2、第二页数据PD2和命令CM12。命令CM1和CM12可以是用于设定第二页数据PD2的命令集。第二地址ADD2可以对应于连接到所选择的字线的存储器单元当中的、其中第二页数据PD2将被编程的存储器单元的区域。非易失性存储器设备120可以响应于命令CM12来转储通过数据线接收的第二页数据PD2。在第二页数据PD2被转储时，占线信号R/B可以处于忙碌状态。
在第三页设定部分期间，非易失性存储器设备120可以接收命令CM1、第三地址ADD3、第三页数据PD3和命令CM13。命令CM1和CM13可以是用于设定第三页数据PD3的命令集。第三地址ADD3可以对应于连接到所选择的字线的存储器单元当中的、其中第三页数据PD3将被编程的存储器单元的区域。非易失性存储器设备120可以响应于命令CM13来转储通过数据线接收的第三页数据PD3。在第三页数据PD3被转储时，占线信号R/B可以处于忙碌状态。
之后，在编程确认部分中，非易失性存储器设备120可以接收命令CM21、第四地址ADD4和命令CM22。命令CM21和CM22可以是用于发起编程操作的编程确认命令集。在本发明构思的示例性实施例中，第四地址ADD4可以包括关于编程次序(order)的信息。
非易失性存储器设备120可以响应于命令CM22在编程时间tPROG期间对接收的页数据PD1、PD2和PD3执行编程操作。在编程时间tPROG期间，占线信号R/B可以处于忙碌状态(例如，低状态)。
如上所述，非易失性存储器设备120可以连续地或顺序地接收对应于一条选择的字线的多个页数据并且可以在多个页数据被完全地接收之后执行编程操作。然而，本发明构思不限于此。在每个存储器单元要存储的数据比特的数量超过“3”的情况下，其中命令、地址和页数据被接收的页设定部分的数量可以增加与已增加数据比特的数量那样多。
在本发明构思的示例性实施例中，第一至第三页设定部分之一可以对应于快速读取页。例如，在第二页设定部分对应于快速读取页的情况下，第二地址ADD2可以指示其中第二页数据PD2被编程的SLC页的地址。然而，对应于快速读取页的页设定部分不限于第二页设定部分。例如，取决于用于在相应编程状态之间进行区分的比特排序，快速读取页可以对应于不同的页设定部分。
图7示出根据本发明构思的示例性实施例的比特排序以及基于比特排序编程的存储器单元的阈值电压分布。
以下，将参考图1、图3和图7给出描述。存储器控制器110可以关于连接到所选择的字线的存储器单元来执行其中通过八个编程状态来表示页数据的TLC编程。例如，存储器控制器110可以以增量阶跃脉冲编程(ISPP)方案对连接到所选择的字线的存储器单元进行编程，并且可以通过使用第一检验电压Vvfy1至第七检验电压Vvfy7来检验编程通过/失败。
在本发明构思的示例性实施例中，存储器控制器110对连接到所选择的字线的存储器单元进行编程，使得通过一个读取电压来确定三个页中的一个页的数据。例如，存储器控制器110对连接到所选择的字线的存储器单元进行编程，使得中心有效比特(CSB)页的擦除状态“E”、第一编程状态P1、第二编程状态P2和第三编程状态P3对应于比特“1”。存储器控制器110对连接到所选择的字线的存储器单元进行编程，使得中心有效比特(CSB)页的第四编程状态P4、第五编程状态P5、第六编程状态P6和第七编程状态P7对应于比特“0”。根据该方案，CSB页包括其中比特值改变的一个比特转变(例如，P3至P4比特转变)。换句话说，在存储器控制器110对CSB页执行读取操作的情况下，可以通过一个读取电压来确定CSB页的数据。换句话说，CSB页可以具有包括擦除状态“E”的八个状态，但是可以通过仅一个读取电压来确定CSB页的数据值，由此获得类似于SLC编程的效果。
在本发明构思的示例性实施例中，比特排序可以基于格雷码(gray code)。换句话说，一个比特值在两个相邻的编程状态之间改变。然而，本发明构思的比特排序不限于此。例如，两个或更多比特值可以在两个相邻的编程状态之间改变。然而，在这种情况下，确定MSB页数据和LSB页数据所需要的读取电压的数量可以大于“3”。
在本发明构思的示例性实施例中，存储在快速读取页的数据可以是作为频繁读取的目标(或被存储器控制器频繁地存取)的热数据(hot data)。替选地，存储在快速读取页的数据可以是要求高可靠性的数据。替选地，存储在快速读取页的数据可以是与存储设备的维护相关联的数据、或元数据。替选地，存储在快速读取页的数据可以是与将根据用户的请求被快速执行或启动的应用相关联的数据。
相比之下，存储在正常读取页的数据可以是不作为频繁读取的目标的冷数据(cold data)。替选地，存储在正常读取页的数据可以是要求相对低的可靠性的数据。替选地，存储在正常读取页的数据可以是不与存储设备的维护相关联的数据、或用户数据。
另外，存储器控制器110基于正常TLC编程方案对快速读取页之外的三个页中的剩余的读取页进行编程。例如，如图7所示，为了确定MSB页的数据，MSB页可以包括三个比特转变(例如，在P1和P2之间、在P4和P5之间、以及在P6和P7之间)，并且LSB页可以包括三个比特转变(例如，在“E”和P1之间、在P2和P3之间、以及在P5和P6之间)。根据以上描述，关于对应于所选择的字线的页，用于确定快速读取页之外的剩余的页(例如，正常读取页)的数据的相同数量的读取电压可以是相同的。
图8是用于描述根据本发明构思的示例性实施例的存储设备的操作方法的定时图。
参考图1、图3和图8，非易失性存储器设备120可以通过数据线从存储器控制器110接收命令CM3、地址ADD2和命令CM31。命令CM3和CM31可以是用于从非易失性存储器设备120读取快速读取页的数据的命令集。地址ADD2可以指示与快速读取页相对应的地址。
在本发明构思的示例性实施例中，命令CM3和CM31可以是正常读取命令。替选地，命令CM3和CM31可以是用于从快速读取页读取数据的供应商专用命令。响应于命令CM31，非易失性存储器设备120可以通过数据线向存储器控制器110传递从快速读取页读取的SLC页数据R-DATA。
图9示出当根据图8的示例性实施例执行读取操作时存储设备的快速读取页读取以及正常读取页读取。为了更好理解，将本发明构思的比特排序、根据比特排序的阈值电压分布和用于每个页的读取操作的读取电压一起说明。
参考图1和图9，MSB页具有以下比特排序：擦除状态“E”和第一编程状态P1中的每一个的比特值是“1”，第二至第四编程状态P2、P3和P4中的每一个的比特值是“0”，第五编程状态P5和第六编程状态P6中的每一个的比特值是“1”，并且第七编程状态P7的比特值是“0”。MSB页具有三个比特转变。CSB页具有以下比特排序：擦除状态“E”和第一至第三编程状态P1、P2和P3中的每一个的比特值是“1”，第四至第七编程状态P4、P5、P6和P7中的每一个的比特值是“0”。CSB页具有一个比特转变。LSB页具有以下比特排序：擦除状态“E”的比特值是“1”，第一编程状态P1和第二编程状态P2中的每一个的比特值是“0”，第三至第五编程状态P3、P4和P5中的每一个的比特值是“1”，并且第六编程状态P6和第七编程状态P7中的每一个的比特值是“0”。LSB页具有三个比特转变。
在本发明构思的示例性实施例中，可能需要最多三个读取电压VRD2、VRD5和VRD7来读取MSB页的数据。例如，可以将第五读取电压VRD5、第二读取电压VRD2和第七读取电压VRD7作为读取电压顺序地施加到存储器单元，但是本发明构思不限于此。例如，首先，为了确定存储器单元的MSB页数据的目的，第五读取电压VRD5可以被施加到具有第一编程状态P1的存储器单元。在这种情况下，可以确定存储器单元是开启单元，但是另外可以确定它具有值“1”还是值“0”。之后，第二读取电压VRD2可以被施加到存储器单元。在这种情况下，可以确定存储器单元是开启单元，并且由此最后可以确定存储器单元具有值“1”。
在本发明构思的示例性实施例中，可能需要仅一个读取电压VRD4来读取CSB页的数据。例如，在存储器单元具有擦除状态“E”至第三编程状态P3之一的情况下，存储器控制器110可以向存储器单元施加第四读取电压VRD4以读取存储在存储器单元中的数据，并且存储器单元可以被确定为开启单元。在CSB页中，因为具有小于第四读取电压VRD4的阈值电压的存储器单元存储比特值“1”，所以不需要用于确定的附加读取电压。
在存储器单元具有第四编程状态P4至第七编程状态P7之一的情况下，存储器控制器110可以将第四读取电压VRD4施加到存储器单元以读取存储在存储器单元中的数据，并且存储器单元可以被确定为关闭单元。在CSB页中，因为具有大于第四读取电压VRD4的阈值电压的存储器单元存储比特值“0”，所以不需要用于确定的附加读取电压。
在本发明构思的示例性实施例中，可能需要最多三个读取电压VRD1、VRD3和VRD6来读取LSB页的数据。例如，可以将第三读取电压VRD3、第一读取电压VRD1和第六读取电压VRD6作为读取电压顺序地施加到存储器单元，但是本发明构思不限于此。例如，首先，第三读取电压VRD3可以被施加到具有第四编程状态P4的存储器单元以确定存储器单元的LSB页数据。在这种情况下，可以确定存储器单元是关闭单元，但是另外可以确定它具有值“1”还是值“0”。之后，第六读取电压VRD6可以被施加到存储器单元。在这种情况下，可以确定存储器单元是开启单元，并且由此最后可以确定存储器单元具有值“1”。
根据以上描述，因为需要仅一个读取电压(例如，VRD4)来确定快速读取页的数据，所以增加了特定页的读取速度。因为通过使用相同数量的读取电压来确定正常读取页的数据，所以可以关于正常读取页保证均一的读取速度。
尽管图9将CSB页示出为快速读取页，但是本发明构思不限于此。例如，可以使用不同于在图9中示出的比特排序的比特排序。在这种情况下，快速读取页可以是MSB页或LSB页。
图10示出当根据正常比特排序执行存储设备的读取操作时存储设备的页读取。
首先，如同以上描述的本发明构思的比特排序，图10中示出的比特排序基于格雷码。然而，根据图10的比特排序，用于对每个页执行读取操作的读取电压的数量几乎是相同的，并且由此页的读取速度是均一的。例如，需要两个读取电压VRD1和VRD5来确定MSB页的数据，需要三个读取电压VRD2、VRD4和VRD6来确定CSB页的数据，并且需要两个读取电压VRD3和VRD7来确定LSB页的数据。
根据图10中示出的比特排序，因为确定CSB页的数据所需要的读取电压的数量与确定MSB页和LSB页中的每一个的数据所需要的读取电压的数量几乎相同，所以相应页的读取速度可以相对均一。相比之下，根据图9中示出的本发明构思的比特排序，可以通过使用快速读取页来保证与SLC页的读取速度基本相同的读取速度。
图11示出根据本发明构思的示例性实施例的比特排序。
图11的实施例示出与存储4比特数据的QLC相关联的比特排序。例如，图11的比特排序基于格雷码。存储器控制器110(参考图1)可以关于连接到所选择的字线的存储器单元执行其中通过15个编程状态来表示页数据的QLC编程。编程过程类似于参考图5和图6所描述的编程过程，并且由此可以省略附加的描述以避免冗余。
根据图11中示出的MSB页的比特排序，MSB页可以包括四个比特转变(例如，在P2和P3之间、在P6和P7之间、在P8和P9之间、以及在P12和P13之间)。换句话说，确定MSB页的数据所需要的读取电压的数量是4(VRD3、VRD7、VRD9和VRD13)。确定第3有效比特(3SB)页的数据所需要的读取电压的数量是5(VRD2、VRD4、VRD6、VRD11和VRD15)，这是因为比特转变的数量是5，并且确定第2有效比特(2SB)页的数据所需要的读取电压的数量是5(VRD1、VRD5、VRD10、VRD12和VRD14)，这是因为比特转变的数量是5。以上描述的三个页(换句话说，MSB页、3SB页和2SB页)可以被称为“正常读取页”。在本发明构思的示例性实施例中，正常页可以不包括其中确定数据所需要的读取电压的数量按照2的幂增加的至少两页。
在LSB页中，擦除状态“E”至第七编程状态P7中的每一个的比特值是“1”，并且第八编程状态P8至第十五编程状态P15中的每一个的比特值是“0”。根据该比特排序，确定LSB页的数据所需要的读取电压的数量是1(VRD8)。是这样，这是因为存在仅一个比特转变。例如，在存储器单元具有第八编程状态P8至第十五编程状态P15之一的情况下，存储器控制器110可以仅将第八读取电压VRD8施加到存储器单元以读取存储在存储器单元中的数据。结果，存储器单元可以被确定为关闭单元。在LSB页中，因为具有大于第八读取电压VRD8的阈值电压的存储器单元存储比特值“0”，所以不需要用于确定的附加读取电压。
根据以上描述，因为需要仅一个读取电压(例如，VRD8)来确定快速读取页的数据，所以增加了快速读取页(例如，LSB页)的读取速度。通过该比特排序，可以基本上获得与在从SLC编程的存储器单元读取数据的情况下获得的效果相同的效果。此外，确定快速读取页之外的正常读取页(例如，MSB页、3SB页和2SB页)中的每一个的数据所需的读取电压的数量几乎是相同的。例如，关于正常读取页中的至少两页，确定数据所需的读取电压的数量是相同的。在图11中，3SB页和2SB页使用相同数量的读取电压。
图12示出根据本发明构思的示例性实施例的比特排序。
图11的实施例示出与存储5比特数据的五层级单元(PLC)相关联的比特排序。例如，图12的比特排序基于格雷码。存储器控制器110(参考图1)可以关于连接到所选择的字线的存储器单元执行其中通过31个编程状态来表示页数据的PLC编程。编程过程类似于参考图5和图6所描述的编程过程，并且由此可以省略附加的描述以避免冗余。
根据图12中示出的LSB页的比特排序，LSB页可以包括八个比特转变(例如，在“E”和P1之间、在P4和P5之间、在P9和P10之间、在P11和P12之间、在P13和P14之间、在P16和P17之间、在P22和P23之间、以及在P29和P30之间)。换句话说，确定LSB页的数据所需要的读取电压的数量是8(VRD1、VRD5、VRD10、VRD12、VRD14、VRD17、VRD23和VRD30)。
确定2SB页的数据所需要的读取电压的数量是8(VRD2、VRD9、VRD15、VRD18、VRD20、VRD24、VRD27和VRD29)、确定3SB页的数据所需要的读取电压的数量是7(VRD3、VRD6、VRD8、VRD13、VRD21、VRD25和VRD28)，并且确定第4有效比特(4SB)页的数据所需要的读取电压的数量是7(VRD4、VRD7、VRD11、VRD19、VRD22、VRD26和VRD31)。以上描述的四个页(换句话说，LSB页、2SB页、3SB页和4SB页)可以被称为“正常读取页”。
在MSB页中，擦除状态“E”至第十五编程状态P15中的每一个的比特值是“1”，并且第十六编程状态P16至第31编程状态P31中的每一个的比特值是“0”。根据该比特排序，确定MSB页的数据所需要的读取电压的数量是1(VRD16)。例如，在存储器单元具有第十六编程状态P16至第31编程状态P31之一的情况下，存储器控制器110可以仅将第十六读取电压VRD16施加到存储器单元以读取存储在存储器单元中的数据。结果，存储器单元可以被确定为关闭单元。在MSB页中，因为具有大于第十六读取电压VRD16的阈值电压的存储器单元存储比特值“0”，所以不需要用于确定的附加读取电压。
结果，通过使用图12中示出的比特排序，增加了快速读取页(例如，MSB页)的读取速度。通过该比特排序，可以基本上获得与在从SLC编程的存储器单元读取数据的情况下获得的效果相同的效果。例如，根据图12中示出的比特排序，关于至少两个正常读取页，确定数据所需的读取电压的数量是相同的。例如，在LSB页和2SB页的情况下，确定数据所需的读取电压的数量是8；并且在3SB页和4SB页的情况下，确定数据所需的读取电压的数量是7。
图13示出根据本发明构思的示例性实施例的比特排序。
如同图12的实施例，图13的实施例示出存储5比特数据的PLC的比特排序。例如，图13的比特排序基于格雷码。
根据图13中示出的LSB页的比特排序，LSB页可以包括15个比特转变(例如，在“E”和P1之间、在P2和P3之间、在P3和P4之间、在P6和P7之间、在P8和P9之间、在P10和P11之间、在P12和P13之间、在P14和P15之间、在P16和P17之间、在P18和P19之间、在P20和P21之间、在P22和P23之间、在P25和P26之间、在P28和P29之间、在P30和P31之间)。换句话说，确定LSB页的数据所需要的读取电压的数量是15(VRD1、VRD3、VRD5、VRD7、VRD9、VRD11、VRD13、VRD15、VRD17、VRD19、VRD21、VRD23、VRD26、VRD29和VRD31)。
确定2SB页的数据所需要的读取电压的数量是9(VRD2、VRD6、VRD10、VRD14、VRD18、VRD22、VRD25、VRD27和VRD30)、确定3SB页的数据所需要的读取电压的数量是4(VRD4、VRD12、VRD20和VRD28)，并且确定4SB页的数据所需要的读取电压的数量是2(VRD8和VRD24)。以上描述的四个页(换句话说，LSB页、2SB页、3SB页和4SB页)可以被称为“正常读取页”。
在MSB页中，擦除状态“E”至第十五编程状态P15中的每一个的比特值是“1”，并且第十六编程状态P16至第31编程状态P31中的每一个的比特值是“0”。根据该比特排序，确定MSB页的数据所需要的读取电压的数量是1(VRD16)。不管存储器单元是否具有任何编程状态，仅需要第十六读取电压VRD16来确定存储在存储器单元中的数据，并且不需要用于确定的附加读取电压。
根据该比特排序，可以通过允许连接到所选择的字线的存储器单元的页具有不同的读取速度来实现分层存储器(hierarchical memory)。例如，可以在MSB页存储要求最高可靠性或要求最快读取速度的数据。相比之下，可以在LSB页存储不要求最高可靠性或不要求最快读取速度的数据。取决于所要求的可靠性和/或所要求的读取速度，可以在2SB页、3SB页和4SB页中的适当的页存储数据。
根据以上描述的本发明构思的示例性实施例，可以通过对连接到所选择的字线的存储器单元仅执行SLC编程来防止存储器区域浪费。例如，假定整个存储块是SLC编程的并且提供1MB的容量的情况。在这种情况下，当整个存储块是TLC编程的时，存储块提供3MB的容量。另外，当整个存储块是QLC编程的时，存储块提供4MB的容量。换句话说，当整个存储块是SLC编程的时，存储器空间的损失是相当大的。
然而，根据本发明构思的示例性实施例，连接到所选择的字线的存储器单元包括其中通过使用一个读取电压来确定数据的快速读取页、以及其中通过使用多个读取电压来确定数据的正常读取页。因为通过使用仅一个读取电压来确定快速读取页的数据，所以可以基本上获得与通过SLC编程获得的效果相同的效果。换句话说，快速读取页的读取速度与其中每个存储器单元存储一个比特的SLC页的读取速度相同。另外，可以通过使用SLC编程防止存储区域浪费。
图14示出图4的电路图的一部分。将一起参考图12至图14来描述根据本发明构思的示例性实施例的快速读取页被存储所处的存储块的物理位置。
与存储一个比特的SLC相比较，每个均存储多个比特的MLC、TLC、QLC和PLC易于劣化。例如，随着每单元要存储的比特的数量增加，劣化可能更严重。因此，可以对连接到与地选择晶体管GSTa和GSTb邻近的字线(例如，WL1、或WL1和WL2)的存储器单元执行SLC编程。由于距地选择晶体管GSTa和GSTb的距离增加，所以要存储在存储器单元中的数据比特的数量可以增加。
在本发明构思的示例性实施例中，可以对连接到第一字线WL1和第二字线WL2的存储器单元MC1和MC2执行SLC编程。可以对连接到第三字线WL3的存储器单元MC3执行PLC编程。在这种情况下，根据图12中示出的比特排序，MSB页可以是需要一个读取电压来确定数据的快速读取页，并且剩余的页可以是正常读取页。
可以对连接到与串选择晶体管SSTa和SSTb邻近的字线(例如，WL127、或WL127和WL128)的存储器单元执行SLC编程。由于距串选择晶体管SSTa和SSTb的距离增加，所以要存储在存储器单元中的数据比特的数量可以增加。可以对连接到第126字线WL126的存储器单元执行PLC编程。连接到第126字线WL126的存储器单元的页中的MSB页可以是需要一个读取电压来确定数据的快速读取页，并且连接到第126字线的存储器单元的剩余的页可以是正常读取页。
在本发明构思的另一个示例性实施例中，可以对连接到第一字线WL1的存储器单元MC1执行SLC编程。可以对连接到第二字线WL2的存储器单元MC2执行TLC编程。在该情况下，连接到第二字线WL2的存储器单元MC2的页中的CSB页可以是如参考图9所描述的快速读取页，并且LSB页和MSB页可以是正常读取页。可以对连接到第三字线WL3的存储器单元MC3执行QLC编程。在该情况下，连接到第三字线WL3的存储器单元MC3的页中的LSB页可以是需要一个读取电压来确定数据的快速读取页，并且连接到第三字线WL3的存储器单元的剩余的页可以是正常读取页。
另外，取决于字线的位置对快速读取页进行编程的方案不限于以上描述的实施例。换句话说，可以实现类似的编程方法，使得随着距地选择晶体管或串选择晶体管的距离增加，每存储器单元要存储的比特的数量增加。
图15示出根据本发明构思的示例性实施例的存储设备的操作方法。将参考图1、图3和图15来描述其中对连接到所选择的字线的存储器单元执行快速读取页的方法。
在操作S210中，非易失性存储器设备120从存储器控制器110接收第一编程命令、第一地址和第一数据。第一编程命令可以与SLC编程相关联，并且第一地址可以与其中执行SLC编程的页的地址相关联。
在本发明构思的示例性实施例中，第一数据可以是作为频繁读取的目标的热数据。替选地，第一数据可以是要求高可靠性的数据。替选地，第一数据可以是与系统设备的维护相关联的数据、或元数据。替选地，第一数据可以是与取决于用户的请求将被快速执行的应用相关联的数据。
在操作S220中，可以通过SLC编程在连接到第一选择的字线的存储器单元中对第一数据进行编程。
在操作S230中，非易失性存储器设备120从存储器控制器110接收第二编程命令、第二地址和第二数据。第二编程命令可以与TLC编程、QLC编程或PLC编程相关联，并且第二地址可以与其中执行TLC/QLC/PLC编程的页的地址相关联。
在本发明构思的示例性实施例中，与第一数据不同，第二数据可以是不要求高可靠性的数据。替选地，第二数据可以是不与系统设备的维护相关联的数据，或不是元数据。
在操作S240中，基于先前存储在非易失性存储器设备120中的第一数据，以及从存储器控制器110接收的第二命令、第二地址和第二数据，对连接到第二选择的字线的存储器单元进行编程。
例如，可以在连接到第二选择的字线的存储器单元的快速读取页处存储先前存储在非易失性存储器设备120中的第一数据。可以在连接到第二选择的字线的存储器单元的正常读取页处存储从存储器控制器110接收的第二数据。例如，形成快速读取页和正常读取页的比特排序可以基于参考图9、图11、图12或图13所描述的比特排序。因此，快速读取页的数据可以由连续比特的“1”和连续比特的“0”组成，使得通过一个读取电压来确定快速读取页的数据值。然而，比特排序不限于图9、图11、图12和图13中示出的比特排序。例如，本发明构思可以被应用于使得可以实现快速读取页的各种比特排序。
图16是用于描述参考图15所描述的存储设备的操作方法的定时图。将一起参考图1、图15和图16来描述用于非易失性存储器设备120使用具有随机数据命令的回写(copy-back)编程的编程方法。例如，图16与存储3比特数据的TLC的编程相关联。
在回写读取期间，非易失性存储器设备120可以从存储器控制器110接收命令CM4、地址ADD0和命令CM41。命令CM4和CM41可以是用于对存储在非易失性存储器设备120的地址ADD0的SLC页数据执行回写读取的命令集。地址ADD0可以是作为回写目标的SLC页数据被存储所处的源地址。换句话说，地址ADD0可以是SLC页地址。
响应于命令CM41，非易失性存储器设备120可以向存储器控制器110传递存储在与地址ADD0相对应的区域的SLC页数据R-DATA。例如，SLC页数据R-DATA可以是作为频繁读取的目标的热数据、要求高可靠性的数据、与系统的维护相关联的数据、元数据等。
在第一页设定部分期间，非易失性存储器设备120可以从存储器控制器110接收命令CM5、第一地址ADD1和第一页数据PD1。命令CM5可以是用于再次在非易失性存储器设备120中对从非易失性存储器设备120读取的SLC页数据R-DATA进行编程的命令。换句话说，第一页数据PD1可以与SLC页数据R-DATA相同。作为目的地地址的一部分的第一地址ADD1可以对应于连接到所选择的字线的存储器单元的页中的快速读取页。第一地址ADD1可以不同于地址ADD0并且可以属于与地址ADD0所属的存储块相同或不同的块。非易失性存储器设备120可以响应于命令CM5来转储第一页数据PD1。
在第二页设定部分期间，非易失性存储器设备120可以从存储器控制器110接收命令CM5、第二地址ADD2、第二页数据PD2和命令CM51。命令CM5和CM51可以是用于设定第二页数据PD2的命令。作为目的地地址的一部分的第二地址ADD2可以对应于连接到所选择的字线的存储器单元的页中的正常读取页。非易失性存储器设备120可以响应于命令CM51来转储第二页数据PD2。
在第三页设定部分期间，非易失性存储器设备120可以从存储器控制器110接收命令CM5、第三地址ADD3、第三页数据PD3和命令CM52。命令CM5和CM52可以是用于设定第三页数据PD3的命令。作为目的地地址的一部分的第三地址ADD3可以对应于连接到所选择的字线的存储器单元的页中的正常读取页。非易失性存储器设备120可以响应于命令CM52来转储第三页数据PD3。
用于TLC编程的三个页设定部分已经仅被描述为示例，但是页设定部分的数量可以取决于要存储在存储器单元中的数据比特的数量而改变。
之后，可以在连接到所选择的字线的存储器单元中对第一页数据PD1、第二页数据PD2和第三页数据PD3进行编程。在本发明构思的示例性实施例中，第一页可以是其中通过一个读取电压来确定数据的快速读取页，并且第二页和第三页可以是其中需要多个读取电压来确定数据的正常读取页。
图17是用于描述参考图15所描述的存储设备的操作方法的定时图。除使用供应商专用命令来代替回写命令外，图17的实施例类似于图16的实施例。因此，将一起参考图1、图15和图17主要描述差别。
在SLC数据读取期间，非易失性存储器设备120可以从存储器控制器110接收命令CM6、地址ADD0和命令CM61。非易失性存储器设备120可以响应于命令CM61来读取SLC页数据R-DATA。
在第一页设定部分期间，非易失性存储器设备120可以从存储器控制器110接收命令CM7、第一地址ADD1、第一页数据PD1和命令CM71。非易失性存储器设备120可以响应于命令CM71来转储SLC页数据R-DATA。第二页设定部分和第三页设定部分的操作类似于第一页设定部分的以上操作。例如，在第二页设定部分期间，非易失性存储器设备120可以从存储器控制器110接收命令CM7、第二地址ADD2、第二页数据PD2和命令CM72，并且在第三页设定部分期间，非易失性存储器设备120可以从存储器控制器110接收命令CM7、第三地址ADD3、第三页数据PD3和命令CM73。
以上命令CM6和CM7可以是用于在连接到所选择的字线的存储器单元中对先前存储在非易失性存储器设备120中的SLC页数据以及新接收的第一至第三页数据PD1至PD3进行编程的供应商专用命令。
图18是示出取决于页类型来确定页数据所需要的读取电压的平均数量的表格。
如上所述，在根据本发明构思的示例性实施例的快速读取页和正常SLC页中，确定页数据所需的读取电压的数量同样是“1”。
在TLC的情况下，根据本发明构思的示例性实施例的比特排序确定正常读取页的数据所需的读取电压的数量是“3”。例如，根据图9中示出的比特排序来确定MSB页和LSB页中的每一页的数据所需的读取电压的数量是“3”，并且由此每个页中的读取电压的平均数量可以是“3”。
在QLC的情况下，根据本发明构思的示例性实施例的比特排序确定正常读取页的数据所需的读取电压的数量是“4.7”。例如，根据图11中示出的比特排序，确定2SB页、3SB页和MSB页中的每一页的数据所需的读取电压的数量分别是“5”、“5”和“4”，并且由此每个页中的读取电压的平均数量可以是“4.7”。
在PLC的情况下，根据本发明构思的示例性实施例的比特排序确定正常读取页的数据所需的读取电压的数量是“7.5”。例如，根据图12中示出的比特排序，确定2SB页、3SB页和MSB页中的每一页的数据所需的读取电压的数量分别是“8”、“8”和“7”，并且由此每个页中的读取电压的平均数量可以是“7.5”。
与图9、图11和图12中示出的比特排序不同，在六层级单元(HLC)的情况下，根据本发明构思的比特排序确定正常读取页的数据所需的读取电压的平均数量是“12.4”。
在图18中，根据现有的比特排序的页被表示为遗留页，并且确定TLC页的数据所需的读取电压的平均数量、确定QLC页的数据所需的读取电压的平均数量、确定PLC页的数据所需的读取电压的平均数量、以及确定HLC页的数据所需的读取电压的平均数量分别是“2.3”、“3.8”、“6.2”和“10.5”。
将根据本发明构思的示例性实施例的比特排序确定每个页的数据所需的读取电压的数量与根据现有的比特排序确定每个页的数据所需的读取电压的数量进行比较，用于根据本发明构思的示例性实施例的正常读取页的读取电压的数量可以比用于现有的遗留读取页的读取电压的数量多一点。原因是连接到所选择的字线的存储器单元包括其中通过一个读取电压来确定数据的快速读取页。然而，考虑到以下内容，本发明构思的示例性实施例是有利的：在连接到所选择的字线的存储器单元同时对快速读取页和正常读取页进行编程，与仅执行SLC编程的情况比较，保证通过快速读取页的数据的可靠性，并且保证附加的存储空间。
图19A是示出取决于页类型来确定页数据所花费的读取时间的表格，并且图19B是示出用于图19A的相应页类型的读取时间的示图。
参考图19A和图19B，根据本发明构思的示例性实施例的比特排序的快速读取页的读取等待时间和根据现有的比特排序的SLC页的读取等待时间同等地是26微秒。随着每存储器单元要存储的比特的数量增加，读取等待时间也增加。例如，正常读取等待时间从78至322微秒并且遗留读取等待时间从61至273微秒。如同通过分析图18的表格而获得的模式，因为根据本发明构思的示例性实施例的比特排序用于正常读取页的读取电压的数量略微多于用于遗留页的读取电压的数量，所以正常读取页的读取等待时间略微大于遗留页的读取等待时间。然而，考虑到以下内容，本发明构思的示例性实施例是有利的：与仅执行SLC编程的情况比较，通过快速读取页保证数据的可靠性并且保证附加的存储空间。
图20是示出对于每个页类型与每存储器单元要存储的比特的数量相关联的错误比特的数量的示图。
如从示图理解的，根据本发明构思的示例性实施例的比特排序与快速读取页相关联的错误比特的数量基本上与根据现有的比特排序同SLC页相关联的错误比特的数量相同。
然而，在根据本发明构思的示例性实施例的比特排序用于正常读取页的读取操作的情况下，因为确定页数据所需的读取电压的数量比遗留页多一些，所以正常读取页的错误比特的数量比遗留页的错误比特的数量多一些。然而，考虑到通过快速读取页保证数据的高可靠性，正常读取页中的错误比特的数量的增加可以足够被弥补(offset)。
图21示出应用了根据本发明构思的示例性实施例的存储器控制器和非易失性存储器设备的存储系统。存储系统1000可以包括主机1100和存储设备1200。
存储设备1200通过信号连接器1201与主机1100交换信号SIG并且通过电力连接器1202被供应电力PWR。存储设备1200包括固态驱动器(SSD)控制器1210、多个非易失性存储器1221至122n、辅助电源1230、以及缓冲存储器1240。多个非易失性存储器1221至122n中的每一个可以包括参考图1至图20所描述的非易失性存储器设备。换句话说，非易失性存储器1221至122n可以包括根据参考图1至图20所描述的比特排序的快速读取页。
SSD控制器1210可以响应于从主机1100接收的信号SIG来对非易失性存储器1221至122n进行控制。非易失性存储器1221至122n可以在SSD控制器1210的控制之下进行操作。辅助电源1230通过电力连接器1202与主机1100连接。可以通过从主机1100供应的电力PWR对辅助电源1230进行充电。当没有从主机1100平滑地供应电力PWR时，辅助电源1230可以对存储设备1200供电。SSD控制器1210可以是参考图1至图20所描述的存储器控制器110。
图22示出应用了根据本发明构思的示例性实施例的非易失性存储器设备的存储卡。参考图22，连接到主机2100的存储卡2200包括存储器控制器2210和非易失性存储器设备2220。存储器控制器2210可以包括SRAM 2212、CPU 2213、主机接口2215、ECC引擎2217和存储器接口2219。存储器控制器2210被配置为取决于参考图1至图20所描述的比特排序对非易失性存储器设备2220执行读取操作和写入操作。可以利用诸如NAND闪存存储器设备或NOR闪存存储器设备等的各种非易失性存储器设备来实现非易失性存储器设备2220。例如，存储器控制器2210和非易失性存储器设备2220可以被集成在一个半导体设备中以构成诸如通用闪存存储(UFS)卡的设备。
根据本发明构思的示例性实施例，提供连接到所选择的字线的存储器单元的页中的特定页作为其中通过一个读取电压来确定数据的快速读取页。
根据本发明构思的示例性实施例，在连接到所选择的字线的存储器单元的页当中，提供快速读取页之外的剩余的页作为正常读取页。
结果，可以通过快速读取页来保证快速读取速度和数据的可靠性并且通过正常读取页来保证大数据容量。
尽管已经参考本发明构思的示例性实施例具体地示出和描述了本发明构思，但是对于本领域普通技术人员将清楚，在不背离如所附权利要求中所阐述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (25)

1.一种非易失性存储器设备，包括：
存储器单元阵列，所述存储器单元阵列包括多个单元串，所述单元串中的至少一个包括在与基板的表面垂直的方向上堆叠的多个存储器单元，所述存储器单元中的至少一个是存储至少三个比特的多层级单元；以及
控制逻辑电路，被配置为控制页缓冲器以利用一个读取电压来读取所述存储器单元的快速读取页以及所述存储器单元的至少两个正常读取页利用相同数量的读取电压来读取。
2.根据权利要求1所述的非易失性存储器设备，其中，仅所述一个读取电压用于读取所述快速读取页的数据。
3.根据权利要求2所述的非易失性存储器设备，其中，所述快速读取页的数据被频繁地存取。
4.根据权利要求3所述的非易失性存储器设备，其中，当所述快速读取页的数据被存取时，执行读取或编程操作。
5.根据权利要求1所述的非易失性存储器设备，其中，至少三个读取电压用于读取所述至少两个正常读取页中的每一页的数据。
6.根据权利要求1所述的非易失性存储器设备，其中，所述快速读取页的比特排序仅具有一个比特转变。
7.根据权利要求1所述的非易失性存储器设备，其中，所述至少两个正常读取页中的每一页的比特排序具有多于一个比特转变。
8.根据权利要求1所述的非易失性存储器设备，其中，所述至少一个单元串的多个存储器单元被安置在串选择线和地选择线之间。
9.根据权利要求8所述的非易失性存储器设备，其中，所述至少一个单元串包括安置在所述存储器单元之一和串选择晶体管之间、或所述存储器单元之一和地选择晶体管之间的伪存储器单元。
10.根据权利要求1所述的非易失性存储器设备，其中，所述存储器单元中的每一个是电荷俘获型闪存晶体管。
11.根据权利要求1所述的非易失性存储器设备，其中，所述多层级单元是四层级单元、五层级单元或六层级单元。
12.根据权利要求1所述的非易失性存储器设备，其中，所述快速读取页是最低有效比特页、中心有效比特页和最高有效比特页之一。
13.根据权利要求1所述的非易失性存储器设备，其中，所述快速读取页是最低有效比特页、最高有效比特页、或多个中心有效比特页之一。
14.根据权利要求1所述的非易失性存储器设备，其中，利用单层级单元(SLC)数据对第一存储器单元进行编程，并且利用三层级单元(TLC)、四层级单元(QLC)或五层级单元(PLC)数据对第二存储器单元进行编程。
15.根据权利要求14所述的非易失性存储器设备，其中，所述TLC、QLC或PLC之一包括所述快速读取页和所述正常读取页。
16.一种存储系统，包括：
存储设备，所述存储设备与外部设备交换信号，其中，所述存储设备包括存储器控制器和多个非易失性存储器，其中，所述存储器中的至少一个包括：
存储器单元阵列，所述存储器单元阵列包括在与基板的表面垂直的方向上堆叠的多个存储器单元；以及
控制逻辑电路，被配置为控制页缓冲器以利用一个读取电压来读取所述存储器单元的快速读取页以及所述存储器单元的至少两个正常读取页利用相同数量的读取电压来读取。
17.根据权利要求16所述的存储系统，其中，所述快速读取页存储作为频繁读取的目标的数据。
18.根据权利要求16所述的存储系统，其中，所述快速读取页的比特排序仅具有一个比特转变，并且所述至少两个正常读取页中的每一页的比特排序具有多于一个比特转变。
19.根据权利要求16所述的存储系统，其中，所述存储器单元包括存储至少三个比特的多层级单元。
20.根据权利要求16所述的系统，还包括被配置为向所述存储器控制器供应电力的电源。
21.一种存储器设备，包括：
存储器控制器；以及
连接到所述存储器控制器的非易失性存储器设备，其中，所述存储器控制器被配置为对所述非易失性存储器设备执行读取操作，使得利用一个读取电压来读取所述非易失性存储器设备的快速读取页以及所述非易失性存储器设备的至少两个正常读取页利用相同数量的读取电压来读取。
22.根据权利要求21所述的存储器设备，还包括用于连接到外部设备的接口。
23.根据权利要求21所述的存储器设备，其中，所述快速读取页的读取等待时间比所述正常读取页中的每一页的读取等待时间短。
24.根据权利要求21所述的存储器设备，其中，与所述正常读取页中的每一页的数据相比，所述快速读取页的数据被更频繁地存取。
25.根据权利要求21所述的存储器设备，其中，所述存储器控制器包括用于与所述非易失性存储器设备进行数据通信的存储器接口。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114489487A (zh) * 2021-12-29 2022-05-13 深圳星火半导体科技有限公司 一种数据存储保护方法及系统

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210024269A (ko) 2019-08-21 2021-03-05 삼성전자주식회사 빠른 읽기 페이지를 포함하는 불휘발성 메모리 장치 및 이를 포함하는 스토리지 장치
TWI769056B (zh) * 2021-04-14 2022-06-21 旺宏電子股份有限公司 使用多階記憶胞之儲存裝置及資料存取方法
JP2023095156A (ja) * 2021-12-24 2023-07-06 キオクシア株式会社 メモリデバイス
JP2023116846A (ja) * 2022-02-10 2023-08-23 キオクシア株式会社 半導体記憶装置及び方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157201A (zh) * 2010-02-08 2011-08-17 三星电子株式会社 具有改进的读取可靠性的非易失性存储设备
US20120239861A1 (en) * 2011-03-16 2012-09-20 Samsung Electronics Co., Ltd. Nonvolatile memory devices with page flags, methods of operation and memory systems including same
US20160093394A1 (en) * 2014-09-26 2016-03-31 Ju Seok Lee Storage device and operating method of storage device
CN107039072A (zh) * 2015-12-07 2017-08-11 三星电子株式会社 非易失性存储器设备和非易失性存储器设备的操作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3608989B2 (ja) 1999-10-08 2005-01-12 Ｎｅｃマイクロシステム株式会社 不揮発性半導体記憶装置並びに不揮発性メモリセルの読み取り方法
JP2007109352A (ja) 2005-10-17 2007-04-26 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置およびその駆動方法。
JP2007157234A (ja) 2005-12-05 2007-06-21 Matsushita Electric Ind Co Ltd メモリシステム
KR100684909B1 (ko) 2006-01-24 2007-02-22 삼성전자주식회사 읽기 에러를 방지할 수 있는 플래시 메모리 장치
KR101301774B1 (ko) 2007-07-23 2013-09-02 삼성전자주식회사 메모리 셀의 데이터 읽기 장치 및 방법
US20090157946A1 (en) * 2007-12-12 2009-06-18 Siamak Arya Memory having improved read capability
US8446773B2 (en) * 2009-02-25 2013-05-21 Samsung Electronics Co., Ltd. Memory system and programming method thereof
US8149607B2 (en) 2009-12-21 2012-04-03 Sandisk 3D Llc Rewritable memory device with multi-level, write-once memory cells
KR20130041603A (ko) 2011-10-17 2013-04-25 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법
US9424944B2 (en) 2014-10-31 2016-08-23 Sandisk Technologies Llc Detecting voltage threshold drift
KR20160060917A (ko) * 2014-11-21 2016-05-31 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 프로그래밍 방법
US9811269B1 (en) 2016-12-30 2017-11-07 Intel Corporation Achieving consistent read times in multi-level non-volatile memory
KR102289598B1 (ko) * 2017-06-26 2021-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법
KR20210010726A (ko) * 2019-07-18 2021-01-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20210024269A (ko) 2019-08-21 2021-03-05 삼성전자주식회사 빠른 읽기 페이지를 포함하는 불휘발성 메모리 장치 및 이를 포함하는 스토리지 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157201A (zh) * 2010-02-08 2011-08-17 三星电子株式会社 具有改进的读取可靠性的非易失性存储设备
US20120239861A1 (en) * 2011-03-16 2012-09-20 Samsung Electronics Co., Ltd. Nonvolatile memory devices with page flags, methods of operation and memory systems including same
US20160093394A1 (en) * 2014-09-26 2016-03-31 Ju Seok Lee Storage device and operating method of storage device
CN107039072A (zh) * 2015-12-07 2017-08-11 三星电子株式会社 非易失性存储器设备和非易失性存储器设备的操作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114489487A (zh) * 2021-12-29 2022-05-13 深圳星火半导体科技有限公司 一种数据存储保护方法及系统

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Publication number Publication date
US11715516B2 (en) 2023-08-01
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