JP2007109352A - 不揮発性半導体記憶装置およびその駆動方法。 - Google Patents

Abstract

【課題】高速読み出しが要求される領域と大容量が要求される領域をメモリセルアレイの使用効率を低下させることなく１つのメモリセルアレイで実現することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルアレイが読み出し速度の異なる複数の領域に論理的に分割され、読み出し速度の異なるそれぞれの領域は前記メモリセル内に同時に存在する２つ以上のアドレスを異なる領域とする領域情報を格納する領域情報格納領域を具備しており、読み出し制御回路が、領域情報格納領域に記憶された領域情報に基づいて、最適な読み出し方式を選択し、前記読み出し回路を制御することで読み出し動作を行うように構成されるもので、１つのメモリセル内に格納された多値の情報の内の短時間で読み出しが可能なアドレスを高速読み出し領域とし、その他の読み出し速度の領域と区別することで、書き込み、読み出しを効率よく実行することができる。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置およびその駆動方法に係り、特に１つのメモリセル内に２ビット以上の情報を格納することができる電気的に書き込み／消去が可能な不揮発性半導体記憶装置の駆動に関する。

電気的に書き込み／消去が可能な不揮発性半導体記憶装置（フラッシュメモリ）は、プログラムコード格納用として普及したものであるが、近年では、前記の用途に加え、画像データ、音声データ、動画データなどの大容量のデータを格納する用途が要望され、更なる大容量化が要求されている。
また、携帯電話などのシステムにおいては、部品点数の削減による実装面積、コスト削減を目的として、読み出し速度の高速化が要求されるプログラムコードと大容量性が要求される各種のデータの格納を１つのチップで実現することができるフラッシュメモリが要望されている。

ここで、フラッシュメモリの更なる大容量化を実現する技術として、半導体加工技術の微細化と並んで多値化の技術が注目されている。
通常の２値のフラッシュメモリの場合、メモリセルの閾値を２つの状態に設定し、高い状態を“０”（または“１”）に対応させ、低い状態を“1”（または“０”）に対応させている。
一方、多値技術を用いたフラッシュメモリの例として、４値のフラッシュメモリを考え、１つのメモリセルに２ビットの情報を格納するフラッシュメモリについて、以下、多値技術を用いたフラッシュメモリの従来の読み出し方法について図１０、図１１、１２、図１３を参照しながら説明する。

通常、読み出しに際しては、図１０にフローチャートを示すように、電源投入がなされると（ステップ１００１）、読み出しアドレスが入力されると（ステップ１００２）、この読み出しアドレスに応じた、メモリセルの選択がなされ（ステップ１００３）、読み出しがなされる（ステップ１００４）。
図１１において、特性曲線１１０１、１１０２、１１０３、１１０４はメモリセルの各閾値におけるＩｄｓ−Ｖｇｓ特性を示している。
４値のフラッシュメモリではアドレスＡ１に“１”、アドレスＡ２に“１”が格納された状態を特性曲線１１０１に示す最も低い閾値の状態に設定する。
以下、閾値の低い順にアドレスＡ１に“１”、アドレスＡ２に“０”を格納した状態を特性曲線Ｉｄ１１０２、アドレスＡ１に“０”、アドレスＡ２に“０”を格納した状態を特性曲線１１０３、アドレスＡ１に“０”、アドレスＡ２に“１”を格納した状態を特性曲線１１０４の各閾値に設定する。
このように設定された多値のフラッシュメモリの読み出し動作は、たとえば図１２のＶｇｓ−ｔの電圧遷移１２０１に示すように、メモリセルのゲート−ソース間電圧をＶｇｓ１、Ｖｇｓ２、Ｖｇｓ３と段階的に上昇させ、各Ｖｇｓが入力された時にメモリセルに流れるドレイン−ソース間の電流Ｉｄｓがあらかじめ設定された電流に比較して、多いか少ないかを判定し読み出す。この様にして読み出した場合に、各Ｖｇｓが入力された時に電流が流れる状態（ＯＮ状態）と流れない状態（ＯＦＦ状態）の判定結果とアドレスＡ１およびアドレスＡ２に格納されている情報の対応は１２０２の表の様になる。

また、多値のフラッシュメモリの読み出し動作の他の手段として、たとえば図１３のＶｇｓ−ｔの電圧遷移１３０１に示すように、遷移させることで、各Ｖｇｓを入力された時にＯＮ状態とＯＦＦ状態の判定結果とアドレスＡ１およびアドレスＡ２に格納されている情報の対応は表１３０２の様に、図１２の表１２０２と同じであるが、Ｖｇｓ２が入力された時の電流を判定することで、アドレスＡ１のデータが“１”であるか“０”であるかを判定でき、その後、Ｖｇｓ３、Ｖｇｓ１が入力されたときの電流を判定することで、アドレスＡ２のデータが“１”であるか“０”であるかを判定する読み出し方法がある。

以上、述べた様に、多値のフラッシュメモリに対する読み出し動作は各種の方式が考えられるが、アドレスＡ１およびＡ２の２ビットの情報を読み出す場合に、図１２を用いて説明した方法では３回の電圧Ｖｇｓの変更および電流の判定が必要であり、後者の図１３を用いて説明した方法では、最大２回の電圧Ｖｇｓの変更および電流の判定が必要となることから、読み出し速度が制限され、たとえば、高速な読み出しが要求されるプログラムコードと大容量が要求される各種のデータの格納を１つのメモリセルアレイで実現する場合に課題となる。

また、読み出し性能および読み出しの信頼性を向上するために、情報を格納している各閾値の電圧差を大きく設定することで、性能向上をはかることはできるが、多値のフラッシュメモリでは２値のフラッシュメモリに比較して、設定した閾値の電圧差を確保することは困難である。

これらの課題を解決する手段として、特許文献１には、高速読み出し性能が要求される領域のメモリセルについては、２値のフラッシュメモリとして使用し、大容量が要求される領域は多値のフラッシュメモリとして使用することで、高速な読み出し速度が要求されるプログラムコードと大容量が要求される各種のデータを１つのメモリセルアレイで実現する方法が開示されている。

特開２００１−２１００８２号公報

多値フラッシュメモリを使用する場合、１つのメモリセルに格納された多数のビットを読み出すために、メモリセルのＶｇｓ電圧を複数回変更し、さらに電流判定を行う必要があるため、読み出し速度が低下してしまう。
一方、高速読み出しが要求される領域は２値のフラッシュメモリとして使用し、大容量が要求される領域は多値のフラッシュメモリとして使用する方法では、読み出し速度の低下は抑制できるが、２値のフラッシュメモリとして使用する領域は、１ビットの情報の格納となるため、メモリセルアレイの使用効率が低下し、チップ面積の増大が免れ得ないことになる。

本発明は、前記実情に鑑みてなされたもので、高速読み出しが要求される領域と大容量が要求される領域をメモリセルアレイの使用効率を低下させることなく１つのメモリセルアレイで実現することが可能な不揮発性半導体記憶装置を提供することを目的とする。
また、本発明は、読み出し性能の異なる領域を自由に設定できるようにしたことを目的としている。

そこで本発明の不揮発性半導体記憶装置では、１つのメモリセルに２ビット以上の情報を記憶することが可能なメモリセルに対して、同一のメモリセルに２つ以上存在するアドレスのそれぞれを異なる読み出し速度をもつ領域であるとして扱う。
すなわち本発明は、１つのメモリセルに２ビット以上の情報を記憶することが可能な複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイへの書き込み動作を制御する書き込み制御回路と、消去動作を制御する消去制御回路と、読み出し動作を制御する読み出し制御回路と、複数の読み出し方式を適用可能な読み出し回路とを備えた不揮発性半導体記憶装置であって、前記メモリセルアレイは読み出し速度の異なる複数の領域に論理的に分割され、読み出し速度の異なるそれぞれの領域は前記メモリセル内に同時に存在する２つ以上のアドレスを異なる領域とする領域情報を格納する領域情報格納領域を具備しており、前記読み出し制御回路は、前記領域情報格納領域に記憶された領域情報に基づいて、分割された領域の内のどの領域を読み出すかを決定し、最適な読み出し方式を選択し、前記読み出し回路を制御することで読み出し動作を行うように構成される。

上記構成によれば、１つのメモリセル内に格納された多値の情報の内の短時間で読み出しが可能なアドレスを高速読み出し領域とし、その他の読み出し速度の領域と区別することで、メモリセルアレイの使用効率を低下させることなく、１つのメモリセルアレイで２ビット以上の情報の書き込み、読み出しを効率よく実行することができる。

上記のメモリセルの読み出し動作は要求された読み出しアドレスが高速読み出し領域かそのほかの読み出し速度の領域であるかを別途用意した領域情報格納領域に格納された情報を用いて判定し、その領域に適した読み出し方法を選択することで、読み出し動作を実行する。

また、消去、書込み動作を行う場合、メモリセル内の消去、書込み動作が不要な情報については、別途用意したデータ退避用メモリに転送することで、任意の領域に対する消去、書込み動作が可能となる。

さらに、１つのメモリセル内にある複数の読み出し領域の内、高速読み出しの領域を読出す時に使用される閾値の電圧差をその他の読み出し速度の領域を読出す時に使用される閾値の電圧差に対して、大きく設定することで、従来の多値のフラッシュメモリに対して同様のことを行うのに比較して、電圧差を、より大きく設定することができることから、高速読み出し性能および信頼性を向上することが可能となる。

また、領域情報格納領域を、電気的に書込み／消去が可能な構成とすることで、製品出荷後に、各領域の容量を変更することが可能となる。

また、各領域を、消去単位毎あるいはワード線毎とするなど、複数設けることで、領域設定の自由度が上がり、さらに、１つのメモリセルに３ビット以上の情報を格納している場合で、読み出し速度が３種類以上に切り替えられる場合には、複数の組み合わせの読み出し速度の設定が可能となる。

さらに、各領域を消去単位毎やワード線毎など、複数設ける場合に、領域情報格納領域として、メモリセルアレイ内の該当する領域中の一部のメモリセルを用いることで、領域情報格納領域への格納効率を向上することが可能となる。

また、本発明は、１つのメモリセルに２ビット以上の情報を記憶することが可能な複数のメモリセルを含むメモリセルアレイを備えた不揮発性半導体記憶装置の駆動方法であって、前記メモリセルアレイを、読み出し速度の異なる複数の領域に論理的に分割し、読み出し速度の異なるそれぞれの領域は前記メモリセル内に同時に存在する２つ以上のアドレスを異なる領域とする領域情報を領域情報格納領域格納する工程と、前記領域情報格納領域に記憶された領域情報に基づいて、分割された領域の内のどの領域を読み出すかを決定する工程と、前記決定する工程で決定された領域に対し、最適な読み出し方式を選択し、読み出し動作を行う読み出し工程とを含む。

本発明によれば、次のような効果を得ることができる。
同一のメモリセルに２つ以上存在するアドレスのそれぞれを異なる読み出し速度の領域であるとして扱い、短時間で読み出しが可能なアドレスを高速読み出し領域とし、その他の読み出し速度の領域と区別し、読出すことで、メモリセルアレイの使用効率を低下させることなく、１つのメモリセルアレイで実現することができる。
一部の情報に対して消去、書込み動作を行う場合、メモリセル内の消去、書込み動作が不要な情報を、別途用意したデータ退避用メモリにあらかじめ転送することで、任意の領域に対する消去、書込み動作が可能となる。

１つのメモリセル内にある複数の読み出し領域の内、高速読み出しの領域を読出す時に使用される閾値の電圧差をその他の読み出し速度の領域を読出す時に使用される閾値の電圧差に対して、大きく設定することで、高速読み出し性能および信頼性を向上することが可能となる。

領域情報格納領域を電気的に書込み／消去が可能な構成とすることで、製品出荷後に、各領域の容量を変更することができる。

また、各領域を消去単位毎やワード線毎など、複数設けることで、領域設定の自由度が上がり、さらに、１つのメモリセルに３ビット以上の情報を格納している場合で、読み出し速度が３種類以上に切り替えられる場合には、複数の組み合わせの読み出し速度の設定が可能となる。

さらに、各領域を消去単位毎やワード線毎など、複数設ける場合に、領域情報格納領域として、メモリセルアレイ内の該当する領域中の一部のメモリセルを用いることで、領域情報格納領域の格納効率を向上でき、チップ面積を低減できる。

以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
図１は本発明に係るところの、多値のフラッシュメモリのメモリセルの閾値の設定を表した図である。

図１は４値を記憶するフラッシュメモリであり、アドレスＡ１に“１”、アドレスＢ１に“１”が格納された状態を図１に示すＩｄｓ−Ｖｇｓ特性１０１に示される最も低い閾値の状態に設定し、以下閾値の低い順にアドレスＡ１に“１”、アドレスＢ１に“０”を格納した状態をＩｄｓ−Ｖｇｓ特性１０２、アドレスＡ１に“０”、アドレスＢ１に“０”を格納した状態をＩｄｓ−Ｖｇｓ特性１０３、アドレスＡ１に“０”、アドレスＢ１に“１”を格納した状態をＩｄｓ−Ｖｇｓ特性１０４の各閾値に設定する。
ここで、読み出し動作時にメモリセルに印加するゲート−ソース電圧ＶｇｓをＶｇｓ２の１電圧のみの入力で“０”、“１”の判定が可能なアドレスＡ１を高速読み出しが可能な領域とし、ＶｇｓをＶｇｓ１、Ｖｇｓ３の２電圧の入力で初めて“０”、“１”の判定が可能となるアドレスＢ１を通常の読み出し速度の領域とする。

図２において、アドレスＡ１を読み出す場合は２０１に示されるＶｇｓ−ｔの遷移で読み出しを行い、Ｖｇｓ２を入力した場合に電流が流れる状態（“ＯＮ”状態）の場合、アドレスＡ１は“１”であり、電流が流れない状態（“ＯＦＦ”状態）の場合、アドレスＡ１は“０”であることが決定される。２０２は、上記で説明した対応を示すものである。

一方アドレスＢ１を読み出す場合は２０３に示されるＶｇｓ−ｔの遷移で読み出しを行い、Ｖｇｓ３を入力した時に、“ＯＮ”状態、かつ、Ｖｇｓ１を入力した時に、“ＯＦＦ”状態の場合は“１”であり、Ｖｇｓ３を入力した時に、“ＯＦＦ”状態、かつ、Ｖｇｓ１を入力した時に、“ＯＮ”状態の場合は“０”であることが決定される。
２０４は、上記で説明した対応を示すものである。

上記で説明した通り、アドレスＢ１を読み出すためには、２回のＶｇｓの変更および電流の判定が必要であるのに対して、アドレスＡ１を読み出すためには、１回のＶｇｓの変更および電流の判定で読み出しが可能であり、アドレスＡ１を高速読み出しが可能な領域に設定し、アドレスＢ１を通常の読み出し速度の領域に設定することで、読み出し速度の異なる領域を１つのメモリセルアレイで実現することができる。

図３は本実施の形態におけるフラッシュメモリの構成を示す図である。
本実施の形態のフラッシュメモリは、図３に示すように、フラッシュメモリチップ３０１と、書換え時にデータをいったん退避するためのデータ退避用メモリ３０２とで構成されており、ここでは、フラッシュメモリチップ３０１とデータ退避用メモリ３０２とは別のメモリチップで構成される。

フラッシュメモリチップ３０１は、メモリセルアレイ３０３を具備しており、１つのメモリセルに、２ビットの情報の格納が可能な多値のメモリセルを複数含むメモリセルアレイで構成されており、メモリセルアレイ３０３内には、高速読み出し領域と通常の読み出し速度の領域が混在した混在領域３０４を具備しており、前記の図１で説明したメモリセルの閾値設定および領域の設定がなされている。

さらにメモリセルアレイ３０３は、通常の読み出し速度である通常読み出し動作領域３０５を表している。
そしてさらに、フラッシュメモリチップ３０１は、メモリセルアレイ３０３を消去する消去制御回路３０６と、メモリセルアレイに書込みを行う書込み制御回路３０７と、メモリセルアレイ３０３に対して読み出し動作を行う読み出し制御回路３０８とを具備しており、読み出し回路３０９の制御方法の選択がなされる。

領域情報格納領域３１０は、メモリセルアレイ３０３内の混在領域３０４と通常読み出し領域３０５を判別するための情報を格納している。
また、Ｒｏｗデコーダ３１１は、メモリセルアレイ３０３のワード線を選択するものであり、Ｃｏｌｕｍｎデコーダ３１２は、ビット線を選択するものである。

また、アドレス信号３１３は、フラッシュメモリチップ３０１に対して読み出し、消去、書込みの各動作を行うアドレスを指定するものである。

具体的な動作について以下に説明する。図６は、本実施の形態のフローチャートである。
図４は、メモリセルアレイ３０３内の読み出し速度の異なる各領域を模式的に表しており、電源投入（ステップ６０１）がなされるとまず、領域情報の読み出しがなされる（ステップ６０２）。ここでは、混在領域３０４の内の高速読み出し領域４０１と、混在領域３０４の内の通常読み出し領域４０２とを表している。また、通常読み出し領域４０３は、通常読み出し動作領域３０５に相当し、メモリセルアレイ３０３は４０１、４０２、４０３の合計である。

このような構成に対して、読み出し動作は、アドレス信号３１３によって、読み出し対象のアドレスが指定され、読み出し制御回路３０８に入力される（読み出しアドレスの入力：ステップ６０３）。

次に、メモリセルアレイ３０３内で分割された通常読み出し領域４０１、混在領域（通常読み出し領域）４０２、混在領域（高速読み出し領域）４０３の各読み出し領域の境界となるアドレスが格納された領域情報格納領域３１０の情報と前記アドレス信号３１３を読み出し制御回路３０８で比較し（領域情報と読み出しアドレスの比較：ステップ６０４）、アドレス信号３１３が示すアドレスが通常読み出し領域４０１、混在領域（通常読み出し領域）４０２、混在領域（高速読み出し領域）４０３のどの領域を示しているかを判断し、読み出し回路３０９の読み出し方式を設定し、具体的な読み出し動作を以下に説明するような方式で行う（比較結果に応じたメモリセル選択と読み出し動作方式の選択：ステップ６０５）。アドレス信号３１３で示された通常読み出し領域４０１、混在領域（通常読み出し領域）４０２、混在領域（高速読み出し領域）４０３の各領域に対する読み出し方式については図５に示す。

図５において、混在領域の内の高速読み出し領域４０３に対して読み出しを行う場合は、Ｖｇｓ−ｔ遷移５０１に示すＶｇｓ電圧を入力し、読み出し動作を行う。
このとき、各Ｖｇｓが入力された時のメモリセルの電流の判定結果とアドレスＡ１に格納されている情報の対応は５０２の様になる。

また、混在領域内の通常読み出し領域４０２に対して読み出しを行う場合は、Ｖｇｓ−ｔ遷移５０３に示すＶｇｓ電圧を入力し、読み出し動作を行う（読み出し動作：ステップ６０６）。
このとき、各Ｖｇｓが入力された時のメモリセルの電流の判定結果とアドレスＢ１に格納されている情報の対応は５０４の様になる。

また、通常読み出し領域４０１に対して読み出しを行う場合は、Ｖｇｓ−ｔ遷移５０５に示すＶｇｓ電圧を入力し、読み出し動作を行う。
このとき、各Ｖｇｓが入力された時のメモリセルの電流の判定結果とアドレスＡ１、アドレスＢ１に格納されている情報の対応は５０６の様になる。

上記の読み出しを行うことで、メモリセルアレイ３０３に格納された情報に対して高速読み出し領域は、１回のＶｇｓ入力、電流判定により、読み出しが可能であり、さらに、前記の高速読み出しの情報が格納されている同一のメモリセルに通常の読み出し速度の領域をさらに格納することが可能であるため、メモリセルアレイの使用効率を損なわずに、読み出し速度の異なる領域を１つのフラッシュメモリ内に設けることができる。
なお、本実施形態では、領域情報として、分割された通常読み出し領域４０１、混在領域（通常読み出し領域）４０２、混在領域（高速読み出し領域）４０３の各読み出し領域の境界となるアドレスが格納されているものとしたが、領域情報として、メモリセルアレイ３０３の消去単位毎、ワード線毎の情報としても、同様の効果が得られる。
また、消去および書込み動作は、まず、アドレス信号３１３が消去制御回路３０６に入力され、領域情報格納領域３１０の情報と前記アドレス信号３１３を消去制御回路３０６で比較し、アドレス信号３１３が示すアドレスが通常読み出し領域４０１、混在領域（通常読み出し領域）４０２、混在領域（高速読み出し領域）４０３のどの領域を示しているかを判断し、消去対象の領域が通常読み出し領域４０１の場合は混在領域（通常読み出し領域）４０２の情報を、消去対象の領域が混在領域（通常読み出し領域）４０２の場合は、通常読み出し領域４０１の情報をデータ退避用メモリ３０２に転送したのち、消去動作を行う。

その後、書込み動作時に、アドレス信号３１３で入力された書込み対象のアドレスに前記の退避したデータと対応する情報と書き込むべき情報とを書込み制御回路３０７で合成し、書込み動作を行う。
このような消去、書込み動作を行うことで、任意の領域について、情報を損なわずに消去、書込みを行うことができる。

なお、ここでは、１つのメモリセルに２ビットの情報が格納される多値のフラッシュメモリについて説明したが、３ビット以上の情報が格納されるフラッシュメモリについても同様の構成が実現可能であり、この場合、３種類の読み出し速度の領域の設定が可能である。

なお、ここでは、消去、書込み時に使用するデータ退避用メモリ３０２を別のチップであるとしたが、無論、同一チップ内の別のメモリ領域を使用しても同様の効果を得ることができる。

（実施の形態２）
本発明の実施の形態２について説明する。
図７は本発明の実施の形態２に係るところの多値のフラッシュメモリのメモリセルの閾値の設定を表している。
図７は、図１と同様に４値を記憶するフラッシュメモリであり、アドレスＡ１に“１”、アドレスＢ１に“１”が格納された状態を図７に示すＩｄｓ−Ｖｇｓ特性７０１に示される最も低い閾値の状態に設定し、以下閾値の低い順にアドレスＡ１に“１”、アドレスＢ１に“０”を格納した状態をＩｄｓ−Ｖｇｓ特性７０２、アドレスＡ１に“０”、アドレスＢ１に“０”を格納した状態をＩｄｓ−Ｖｇｓ特性７０３、アドレスＡ１に“０”、アドレスＢ１に“１”を格納した状態をＩｄｓ−Ｖｇｓ特性７０４の各閾値に設定する。
このとき、アドレスＡ１を読出す時のＩｄｓ−Ｖｇｓ特性７０２と７０３の間の閾値の差ΔＶｔＡ１を、アドレスＢ１を読出す時のＩｄｓ−Ｖｇｓ特性７０１と７０２の間の閾値の差および７０３と７０４の間の閾値の差ΔＶｔＢ１に比較して大きく設定する。
本構成は、図３の混在領域３０４のみではなく、通常領域３０５も同様の設定とすることが望ましい。

その他の構成については、実施の形態１と同様であるため説明を省略する。
本構成を用いることにより、高速読み出し領域については、より高速に読出すことが可能となり、さらに、放置や各種のディスターブによる影響が低減でき、信頼性を向上することができる。

（実施の形態３）
本発明の実施の形態３について説明する。
図８は本発明の実施の形態３に係るフラッシュメモリの構成を示す図である。
本実施の形態のフラッシュメモリは、図８に示すように、フラッシュメモリチップ８０１と、書換え時にデータをいったん退避するためのデータ退避用メモリ８０２とで構成され、ここでは、フラッシュメモリチップ８０１と別のメモリチップである。
本実施の形態では、図３で説明した実施の形態１で説明した構成に対して、領域情報格納領域３１０に代えて電気的に書込み／消去が可能な構成の領域情報格納領域８１０を採用しており、メモリセルアレイ８０３と同様の構成とすることが望ましい。
その他の動作は実施の形態１と同様である。

このような構成とすることで、領域情報格納領域８１０内の混在領域内の高速読み出しの領域と混在領域内の通常読み出し動作領域、通常読み出し領域をアドレス信号８１３と比較し、読み出し、消去、書込みの各動作を行うための領域情報を製品出荷後、ユーザーにより設定することができ、各領域の容量を決定することが可能となる。
すなわち、１つのメモリセルに、２ビットの情報の格納が可能な多値のメモリセルを複数含むメモリセルアレイ８０３は、メモリセルアレイ内で、高速読み出しの領域と通常の読み出し速度の領域が混在した混在領域８０４と、通常の読み出し速度である通常読み出し動作領域８０５とを有している。ここで混在領域８０４では、前記の図１で説明したメモリセルの閾値設定および領域の設定がなされている。

さらに、メモリセルアレイ８０３を消去する消去制御回路８０６と、メモリセルアレイ８０３に書込みを行う書込み制御回路８０７と、メモリセルアレイ８０３に対して読み出し動作を行う読み出し制御回路８０８とを備え、読み出し回路８０９の制御がなされる。

領域情報格納領域８１０は、メモリセルアレイ８０３の内の混在領域８０４と通常読み出し領域８０３とを判別するための情報を格納しているおり、メモリセルアレイ８０３と同様の構成を有した電気的に書込み／消去が可能である。
そして、メモリセルアレイ８０３のワード線を選択するＲｏｗデコーダ８１１と、ビット線を選択するＣｏｌｕｍｎデコーダ８１２とを具備している。
また、アドレス信号８１３によってフラッシュメモリチップ８０１に対して読み出し、消去、書込みの各動作を行うアドレスが指定される。

本実施の形態では、図３で説明した実施の形態１で説明した構成に対して、領域情報格納領域３１０を電気的に書込み／消去が可能な構成の領域情報格納領域８１０を採用しているだけで、他はメモリセルアレイ８０３と同じ構成とすることが望ましい。
その他の動作は第一の実施形態と同様である。

このような構成とすることで、領域情報格納領域８１０内の混在領域内の高速読み出しの領域と混在領域内の通常読み出し動作領域、通常読み出し領域をアドレス信号８１３と比較し、読み出し、消去、書込みの各動作を行うための領域情報を製品出荷後、ユーザーにより設定することができ、各領域の容量を決定することが可能となる。

（実施の形態４）
本発明の実施の形態４について説明する。
図９は本実施の形態のフラッシュメモリの構成を表した図である。
本実施の形態のフラッシュメモリは、図９に示すように、フラッシュメモリチップ９０１と、書換え時にデータをいったん退避するためのデータ退避用メモリ９０２とを備え、このデータ退避用メモリ９０２は、フラッシュメモリチップ９０１と別のメモリチップである。
メモリセルアレイ９０３は、２ビットの情報の格納が可能な多値のメモリセルを複数含み、メモリセルアレイ９０３内で、高速読み出しの領域と通常の読み出し速度の領域が混在した混在領域９０４と、通常の読み出し速度である通常読み出し動作領域９０５とを表しており、本実施の形態では、離散的に配置され、前記の図１で説明したメモリセルの閾値設定および領域の設定となっている。

さらに、メモリセルアレイ９０３を消去する消去制御回路９０６と、メモリセルアレイに書込みを行う書込み制御回路９０７と、メモリセルアレイ９０３に対して読み出し動作を行う読み出し制御回路９０８とを備え、読み出し回路９０９の制御を達成する。

本実施の形態では、メモリセルアレイ９０３の混在領域９０４と通常読み出し領域９０５を判別するための情報を格納している領域情報格納領域であり、メモリセルアレイ９０３内の各ワード線につき、１ビットを割り当てている。

さらに、メモリセルアレイ９０３のワード線を選択するＲｏｗデコーダ９１１であり、は、ビット線を選択するＣｏｌｕｍｎデコーダ９１２を表している。
また、アドレス信号９１３はフラッシュメモリチップ９０１に対して読み出し、消去、書込みの各動作を行うアドレスを指定するアドレス信号を表している。

本実施の形態では、図８で説明した実施の形態３で説明した構成に対して、領域情報格納領域８１０をメモリセルアレイ９０３と同じ構成とし、さらに、ワード線毎の１ビットに領域情報を格納し、領域情報格納領域とする。
その他の動作は第一の実施形態と同様である。
本実施の形態では、領域情報格納領域９１０内の混在領域内の高速読み出しの領域と混在領域内の通常読み出し動作領域、通常読み出し領域をアドレス信号９１３と比較し、読み出し、消去、書込みの各動作を行うための情報を製品出荷後、ユーザーにより自由に設定することができ、領域情報格納領域への情報の格納を無駄なく行うことが可能となる。
特に、１つのメモリセルに３ビット以上の情報を格納し、読み出し速度が３種類以上あるフラッシュメモリチップの場合には、複数の組み合わせでの領域の設定が可能となる。

本発明にかかる不揮発性メモリは、プログラム格納用途とデータ格納用途を１つのチップで実現することができるため、両方の用途で不揮発性メモリが必要なセット機器への組み込みに適用可能である。

本発明の実施の形態１のフラッシュメモリにおける、１つのメモリセルに２ビットの情報が格納できる多値のフラッシュメモリの閾値の設定と、各アドレスに格納された情報に対応するＩｄｓ−Ｖｇｓ特性を示す図 図１において、メモリセル内に割り当てられた２つのアドレスに対して、読み出し動作を行う時のＶｇｓ−ｔ遷移と各Ｖｇｓ時のＩｄｓの状態と格納された情報の対応を示す図 高速読み出しが可能な領域と通常の読み出し速度の領域が１つのフラッシュメモリチップで実現するための構成を示す図 図３において、メモリセルアレイ内で分割された読み出し速度の異なる各領域を模式的に表す図 図４において、各領域に対して読み出し動作を行う場合のＶｇｓ−ｔ遷移と各Ｖｇｓ時のＩｄｓの状態と格納された情報の対応を示す図 本発明の実施の形態１のフラッシュメモリの読み出し動作を示すフローチャート 本発明の実施の形態２のフラッシュメモリにおける、高速読み出し領域のメモリセルの読み出しに対応する閾値の差の電圧を大きく設定する場合のフラッシュメモリの閾値の設定と、各アドレスに格納された情報に対応するＩｄｓ−Ｖｇｓ特性を示す図 本発明の実施の形態３の領域情報格納領域に不揮発性メモリを採用した構成を示す図 本発明の実施の形態４の領域情報格納領域をメモリセルアレイ内のワード線毎に設けた構成を示す図 従来例のフラッシュメモリの読み出し動作を示すフローチャート 従来例の多値のフラッシュメモリの閾値の設定を示す図 従来例の多値のフラッシュメモリを読み出す場合のＶｇｓ−ｔ遷移と各Ｖｇｓ時のＩｄｓの状態と格納された情報の対応を示す図 従来例の多値のフラッシュメモリを読み出す場合のＶｇｓ−ｔ遷移と各Ｖｇｓ時のＩｄｓの状態と格納された情報の対応を示す図

符号の説明

１０１、１０２、１０３、１０４、７０１、７０２、７０３、７０４、１１０１、１１０２、１１０３、１１０４、・・・多値のフラッシュメモリのメモリセルで設定された各閾値に対するＩｄｓ−Ｖｇｓ特性。
２０１、２０３、５０１、５０３、５０５、１２０１、１３０１・・・読み出し動作時のメモリセルに印加されるＶｇｓ−ｔ遷移

Claims (9)

1. １つのメモリセルに２ビット以上の情報を記憶することが可能な複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイへの書き込み動作を制御する書き込み制御回路と、消去動作を制御する消去制御回路と、読み出し動作を制御する読み出し制御回路と、複数の読み出し方式を適用可能な読み出し回路とを備えた不揮発性半導体記憶装置であって、
   前記メモリセルアレイは読み出し速度の異なる複数の領域に論理的に分割され、読み出し速度の異なるそれぞれの領域は前記メモリセル内に同時に存在する２つ以上のアドレスを異なる領域とする領域情報を格納する領域情報格納領域を具備しており、
   前記読み出し制御回路は、前記領域情報格納領域に記憶された領域情報に基づいて、分割された領域の内のどの領域を読み出すかを決定し、最適な読み出し方式を選択し、前記読み出し回路を制御することで読み出し動作を行うように構成された不揮発性半導体記憶装置。
2. 請求項１に記載の不揮発性半導体記憶装置であって、
   さらにデータ退避用メモリを具備し、
   前記消去制御回路は、書き換え要求のあった領域のメモリセル内に書き換えが不要な情報が格納されている場合には、前記データ退避用メモリに、書き換え不要な情報を一旦退避した後、消去動作を行うように構成され、
   前記書き込み制御回路は、退避した前記情報と新たに書き込む情報とを併せて、書き込み対象となるメモリセルへの書き込むべき閾値を決定し、書き込み動作を行うように構成された不揮発性半導体記憶装置。
3. 請求項２に記載の不揮発性半導体記憶装置であって、
   前記メモリセルの前記閾値の設定は、高速に読み出すアドレスに対応する閾値の差分を低速に読み出すアドレスに対応する閾値の差分に比べて、大きくなるように設定される不揮発性半導体記憶装置。
4. 請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置であって、
   前記領域情報は、電気的に書込み/消去が可能な不揮発性半導体メモリで構成されている不揮発性半導体記憶装置。
5. 請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置であって、
   前記読み出し速度の異なる複数の領域は、それぞれの読み出し速度に対して、１つの連続したアドレス領域として分割されており、前記領域情報格納領域は、分割された領域の境界となるアドレスが前記領域情報として格納される不揮発性半導体記憶装置。
6. 請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置であって、
   前記読み出し速度の異なる複数の領域は、メモリセルアレイ内の消去単位毎に分割されており、前記領域情報は、前記消去単位毎に格納される不揮発性半導体記憶装置。
7. 請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置であって、
   前記読み出し速度の異なる複数の領域はメモリセルアレイ内のワード線毎に分割されており、前記領域情報は、ワード線毎に格納される不揮発性半導体記憶装置。
8. 請求項７に記載の不揮発性半導体記憶装置であって、
   前記領域情報は、分割された領域のメモリセルと同一のワード線内に存在するメモリセルに格納される不揮発性半導体記憶装置。
9. １つのメモリセルに２ビット以上の情報を記憶することが可能な複数のメモリセルを含むメモリセルアレイを備えた不揮発性半導体記憶装置の駆動方法であって、
   前記メモリセルアレイを、読み出し速度の異なる複数の領域に論理的に分割し、読み出し速度の異なるそれぞれの領域は前記メモリセル内に同時に存在する２つ以上のアドレスを異なる領域とする領域情報を領域情報格納領域格納する工程と、
   前記領域情報格納領域に記憶された領域情報に基づいて、分割された領域の内のどの領域を読み出すかを決定する工程と、
   前記決定する工程で決定された領域に対し、最適な読み出し方式を選択し、読み出し動作を行う読み出し工程とを含む不揮発性半導体記憶装置の駆動方法。

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