KR101391356B1 - 플래시 메모리 장치 및 그것의 읽기 동작 방법 - Google Patents

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Abstract

여기에 개시된 플래시 메모리 장치는 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이, 복수의 읽기전압들을 발생하는 전압 발생부, 상기 워드라인들을 각각 대응하는 상기 읽기전압들로 구동하는 행 선택회로, 선택된 워드라인의 위치에 따라서 가변된 레벨의 읽기 전압을 발생하도록 상기 전압 발생부를 제어하고, 상기 가변된 레벨의 읽기 전압을 선택된 메모리 셀의 하부 워드라인들에 인가하도록 상기 행 선택 회로를 제어하는 제어로직을 포함한다.

Description

플래시 메모리 장치 및 그것의 읽기 동작 방법{FLASH MEMORY DEVICE AND READ OPERATION METHOD THEREOF}
본 발명은 플래시 메모리 장치에 관한 것으로, 좀 더 구체적으로는 읽기 동작의 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 읽기 동작 방법에 관한 것이다.
플래시 메모리 장치는 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 플래시 메모리들 중에서도 낸드 플래시 메모리는 노어 플래시 메모리에 비해 집적도가 매우 높다.
낸드 플래시 메모리는 정보를 저장하기 위한 저장 영역으로서 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수 개의 셀 스트링들 (또는 낸드 스트링(NAND string)이라 불림)로 이루어져 있다. 메모리 셀 어레이에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위해서 플래시 메모리에는 페이지 버퍼 회로가 제공된다. 잘 알려진 바와 같이, 낸드 플래시 메모리의 메모리 셀은 F-N 터널링 전류(Fowler- Nordheim tunneling current)를 이용하여 소거 및 프로그램된다.
플래시 메모리 장치는 메모리 셀이 프로그램된 셀인지 소거된 셀인지를 확인하기 위해서 읽기 동작을 수행한다. 독출 동작 동안, 비트라인은 특정 프리챠지 레벨로 충전된다. 미리 설정된 시간 동안 선택된 워드 라인에 연결된 메모리 셀의 상태에 따라서 프리챠지 레벨은 달라진다. 비트라인은 선택된 워드 라인에 연결된 메모리 셀이 소거된 셀이면(즉, 온 셀이면) 로우 레벨(예를 들면, 접지 레벨)로 떨어지고 프로그램된 셀이면(즉, 오프 셀이면) 프리챠지 레벨을 유지한다.
프로그램/소거 사이클(Program/erase cycle) 횟수가 늘어날 경우, 메모리 셀들의 프로그램 특성이 나빠진다. 프로그램 특성이 가장 나쁜 셀은 워스트 온 셀(Worst On Cell)이라 한다. 프로그램 특성이 나빠질 경우, 메모리 셀들을 통해 흐르는 셀 전류는 줄어들게 된다. 따라서, 선택된 셀이 온 셀이고, 프로그램 특성이 나쁜 셀일 경우, 선택된 메모리 셀들을 통해 흐르는 셀 전류는 줄어든다.
일반적으로 턴 온 상태의 메모리 셀들은 각각의 크기(Width)에 대응되는 저항값을 갖는다. 또한, 턴 온 상태의 메모리 셀들의 저항값들은 각각 게이트-소스 전위차에 반비례하는 특성을 갖는다. 읽기 동작시, 비 선택된 워드라인의 메모리 셀들은 턴 온 상태이므로, 저항값을 갖는다. 따라서, 읽기 동작시, 셀 스트링에서 선택된 워드라인의 셀에 직렬로 연결된 비 선택된 메모리 셀들은 각각 직렬 연결된 저항으로서 동작할 것이다.
메모리 셀은 도 2에 도시된 바와 같이 메모리 셀 트랜지스터로 구성되며, 이러한 구성은 이 분야의 통상의 지식을 가진 이들에게 자명하다. 선택된 메모리 셀 의 위치에 따라서 선택된 메모리 셀의 소스에 직렬로 연결된 비 선택된 메모리 셀들이 많아질 수 있다. 이러한 경우, 메모리 셀의 소스에 연결된 저항값은 커진다. 선택된 메모리 셀의 소스에 연결된 저항값이 커질 경우, 소스 전압이 높아지므로, 선택된 메모리 셀의 게이트-소스 전위차는 작아진다. 턴 온된 메모리 셀을 통해 흐르는 전류는 게이트-소스 전위차에 비례한다. 따라서, 선택된 메모리 셀이 온 셀이고, 소스에 연결된 저항값이 커질 경우, 선택된 셀을 통해 흐르는 전류는 작아진다. 또한, 선택된 셀에 연결된 저항 역할을 하는 비 선택된 메모리 셀들에 의해 전류 드랍이 발생한다. 전류 드랍은 저항의 크기에 비례한다. 따라서, 선택된 메모리 셀을 통해 흐르는 전류는 더욱 작아질 것이다. 이러한 조건하에, 선택된 메모리 셀이 워스트 온 셀일 경우, 비트라인 프리챠지 레벨은 미리 설정된 시간내에 로우 레벨로 디스챠지될 수 없다. 따라서, 읽기 동작의 신뢰성이 떨어진다.
본 발명의 목적은 읽기 동작의 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 읽기 동작 방법을 제공하는데 있다.
본 발명의 특징에 따른 플래시 메모리 장치는: 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 복수의 읽기전압들을 발생하는 전압 발생부; 상기 워드라인들을 각각 대응하는 상기 읽기전압들로 구동하는 행 선택회로; 그리고 선택된 워드라인의 위치에 따라서 가변된 레벨의 읽기 전압을 발생하도록 상기 전압 발생부를 제어하고, 상기 가변된 레벨의 읽기 전압을 선택된 메모리 셀의 하부 워드라인들에 인가하도록 상기 행 선택 회로를 제어하는 제어로직을 포함한다.
이 실시 예에 있어서, 상기 복수의 읽기 전압들은 기준 읽기 전압 및 가변된 레벨의 제 1 읽기 전압을 포함한다.
이 실시 예에 있어서, 상기 제 1 읽기 전압의 레벨은 상기 선택된 워드라인의 위치에 따라서 가변된다.
이 실시 예에 있어서, 상기 행 선택회로는 상기 선택된 메모리 셀의 상부 워드라인들을 상기 기준 읽기 전압으로 구동하고, 상기 선택된 메모리 셀의 하부 워드라인들을 상기 기준 읽기 전압보다 높은 제 1 읽기 전압으로 구동한다.
이 실시 예에 있어서, 상기 제어로직은 상기 선택된 워드라인이 스트링 선택 라인에 근접할수록, 상기 제 1 읽기 전압의 레벨이 증가되도록 상기 전압 발생 회로를 제어한다.
본 발명의 다른 특징에 따른 플래시 메모리 장치는: 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 복수의 읽기전압들을 발생하는 전압 발생부; 상기 워드라인들을 각각 대응되는 상기 읽기전압들로 구동하는 행 선택회로; 그리고 선택된 워드라인의 위치에 따라서 가변된 레벨의 읽기 전압들을 발생하도록 상기 전압 발생부를 제어하고, 상기 가변된 레벨의 읽기 전압들을 대응하는 선택된 메모리 셀의 상부 및 하부 워드라인들에 인가되도록 상기 행 선택 회로를 제어하는 제어로직을 포함한다.
이 실시 예에 있어서, 상기 복수의 읽기 전압들은 기준 읽기 전압, 가변된 레벨의 제 1 읽기 전압, 및 가변된 레벨의 제 2 읽기 전압을 포함한다.
이 실시 예에 있어서, 상기 제 1 읽기 전압은 상기 기준 읽기 전압보다 높고, 상기 제 2 읽기 전압은 상기 기준 읽기 전압보다 낮다.
이 실시 예에 있어서, 상기 제 1 및 제 2 읽기 전압의 레벨은 상기 선택된 워드라인의 위치에 따라서 가변된다.
이 실시 예에 있어서, 상기 행 선택 회로는 상기 선택된 메모리 셀의 상부 워드라인들을 상기 가변된 레벨의 제 2 읽기 전압으로 구동하고, 상기 선택된 메모리 셀의 하부 워드라인들을 상기 가변된 레벨의 제 1 읽기 전압으로 구동한다.
이 실시 예에 있어서, 상기 행 선택회로는 접지 선택라인에 인접한 워드라인이 선택될 경우, 상기 선택된 메모리 셀의 상부 워드라인들을 상기 기준 읽기 전압 으로 구동한다.
이 실시 예에 있어서, 상기 제어로직은 상기 선택된 메모리 셀의 워드라인이 스트링 선택라인에 근접할수록, 상기 제 1 읽기 전압의 레벨이 증가되도록 그리고 상기 제 2 읽기 전압의 레벨이 감소되도록 상기 전압 발생 회로를 제어한다.
본 발명의 다른 특징에 따른 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이를 포함하는 플래시 메모리 장치의 읽기 방법에 있어서 플래시 메모리 장치의 읽기 방법은: (a) 기준 읽기 전압 및 선택된 워드라인의 위치에 따라서 가변된 레벨의 제 1 읽기 전압을 발생하는 단계; 그리고 (b) 상기 가변된 레벨의 제 1 읽기 전압을 선택된 메모리 셀의 하부 워드라인들에 그리고 상기 기준 읽기 전압을 선택된 메모리 셀의 상부 워드라인들에 인가하는 단계를 포함한다.
이 실시 예에 있어서, 상기 제 1 읽기 전압은 상기 기준 읽기 전압보다 높고 상기 선택된 워드라인이 스트링 선택라인에 근접할수록, 상기 제 1 읽기 전압의 레벨이 증가된다.
본 발명의 다른 특징에 따른 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이를 포함하는 플래시 메모리 장치의 읽기 방법에 있어서 플래시 메모리 장치의 읽기 방법은: (a) 선택된 워드라인의 위치에 따라서 가변된 레벨의 제 1 및 제 2 읽기 전압을 발생하는 단계; 그리고 (b) 상기 가변된 레벨의 제 1 읽기 전압을 선택된 메모리 셀의 하부 워드라인들에 그리고 상기 가변된 레벨의 제 2 읽기 전압을 상기 선택된 메모리 셀의 상부 워드라인들에 각각 인가하는 단계를 포함한다.
이 실시 예에 있어서, 상기 제 1 읽기 전압은 상기 기준 읽기 전압보다 높고, 상기 제 2 읽기 전압은 상기 기준 읽기 전압보다 낮다.
이 실시 예에 있어서, 상기 선택된 워드라인이 스트링 선택라인에 근접할수록, 상기 제 1 읽기 전압의 레벨은 증가되고 상기 제 2 읽기 전압의 레벨은 감소된다.
본 발명에 따른 플래시 메모리 장치는 읽기 동작의 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 플래시 메모리 장치는 선택된 메모리 셀의 상부 워드라인들에 연결된 비 선택된 메모리 셀들의 읽기 디스터브를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치의 블록도이고, 도 2는 도 1에 도시된 메모리 셀 어레이를 보여주는 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 행 선택 회로(120)(X-SEL), 페이지 버퍼 회로(130), 전압 발생기(140), 제어 로직(150), 및 입/출력 장치(160)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(미 도시됨)로 구성되며, 각 메모리 블록들은 비트 라인들(BL0~BLm-1)에 각각 연결되는 복수 개의 셀 스트링들 (또는 낸드 스트링들)(11)을 포함한다. 각 열의 셀 스트링(11)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 복수 개의 메모리 셀들(또는, 메모리 셀 트랜지스터들)(MC0~MCn-1)을 포함한다. 스트링들(11)은 대응하는 비트 라인들(BL0∼BLm-1)에 각각 전기적으로 연결되어 있다. 각 스트링(11)에 있어서, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결된다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 메모리 셀들(MC0~MCn-1)은 대응하는 워드 라인들(WL0∼WLn-1)에 각각 연결되어 있다. 스트링들의 각 셀들은 플로팅 게이트 트랜지스터들로 구성된다. 트랜지스터들의 제어 게이트들은 대응하는 워드 라인들(WL0∼WLn-1)에 각각 연결된다. 스트링 선택 라인(SSL), 워드 라인들(WL0~WLn-1), 그리고 접지 선택 라인(GSL)은 행 선택 회로(120)에 전기적으로 연결되어 있다. 행 선택 회로(120)는 행 어드레스 정보(X-addr)에 따라 워드 라인들 중 하나의 워드 라인을 선택한다. 행 선택 회로(120)는 프로그램 동작 모드시 선택된 워드 라인으로 프로그램 전압(program voltage)을 공급하고 비선택된 워드 라인들로 패스 전압(pass voltage)을 각각 공급한다. 행 선택 회로(120)는 읽기 동작 모드시 선택된 워드 라인으로 접지 전압을 공급하고 비 선택된 워드 라인들로 대응되는 읽기 전압들(Vread, Vread1_1~Vread1_K, Vread2_1~Vread2_L) 각각 공급한다. 프로그램 전압, 패스 전압, 그리고 읽기 전압들은 전원 전압보다 높은 고전압이다.
메모리 셀 어레이(110)를 통해 배열되는 비트 라인들(BL0~BLm-1)은 페이지 버퍼 회로(130)에 전기적으로 연결되어 있다. 페이지 버퍼 회로(130)는 읽기/검증 동작 모드에서 비트 라인들(BL0-BLm-1)을 통해 선택된 워드 라인의 메모리 셀들(MC0~MCn-1)로부터 데이터를 감지한다. 페이지 버퍼 회로(130)에는 프로그램 동작 모드시 메모리 셀들(MC0~MCn-1)에 프로그램될 데이터가 로드된다. 페이지 버퍼 회로(130)는 로드된 프로그램될 데이터에 따라 비트 라인들(BL0-BLm-1)로 전원 전압(또는 프로그램 금지 전압: program-inhibited voltage) 또는 접지 전압(또는 프로그램 전압: program voltage)을 각각 공급한다. 이러한 동작에 의해 행 선택회로(120)에 의해 선택된 워드 라인의 메모리 셀들(MC0~MCn-1)에 페이지 버퍼 회로(130)에 로드된 데이터가 프로그램된다. 페이지 버퍼 회로(130)는 한 쌍의 비트라인들을 공유하는 페이지 버퍼들을 포함한다. 그러나, 페이지 버퍼 회로(130)는 비트 라인들 (BL0-BLm-1)에 각각 대응하는 페이지 버퍼들을 포함할 수도 있다.
전압 발생기(140)는 읽기 동작시 제어 로직(150)의 제어에 의해 복수의 읽기 전압들(Vread, Vread1, Vread2)을 발생한다. 읽기 전압들(Vread1,Vread2)은 각각 선택된 워드라인의 위치에 따라서 미리 정해진 레벨만큼 순차적으로 증가 되거나 감소 된다. 읽기 전압(Vread1)은 읽기 전압(Vread)보다 높고, 읽기 전압(Vread2)은 읽기 전압(Vread)보다 낮다. 읽기 전압(Vread1)은 복수의 읽기 전압 레벨들(Vread1_1~Vread1_K)로 가변될 수 있으며, 읽기 전압(Vread2)은 복수의 읽기 전압 레벨들(Vread2_1~Vread2_L)로 가변될 수 있다(이하 도 3 내지 도 9에 도시됨). 전압 발생기는 읽기 전압들(Vread, Vread1, Vread2)을 행 선택 회로(120)에 제공한다. 읽기 전압레벨들(Vread1_1~Vread1_K) 중 읽기 전압(Vread1_1)이 가장 낮은 레벨이고, 읽기 전압(Vread1_K)이 가장 높은 레벨이다. 읽기 전압 레벨 들(Vread2_1~Vread2_L) 중 읽기 전압(Vread2_1)이 가장 낮은 레벨이고, 읽기 전압(Vread2_L)이 가장 높은 레벨이다. 읽기 전압(Vread)은 기준 읽기 전압, 읽기 전압(Vread1)은 제 1 읽기 전압, 그리고 읽기 전압(Vread2)은 제 2 읽기 전압들로 불린다.
제어 로직(150)은 플래시 메모리 장치(100)의 전반적인 동작을 제어한다. 읽기 동작시, 제어 로직(150)은 읽기 전압들(Vread, Vread1, Vread2)을 발생하도록 전압 발생기(140)를 제어한다. 또한, 제어 로직(150)은 선택된 워드 라인의 위치에 따라서, 비 선택 워드 라인들에 대응되는 읽기 전압들(Vread, Vread1, Vread2)이 각각 인가되도록 행 선택 회로(120)를 제어한다.
입/출력 장치(160)는 프로그램 동작시, 외부로부터 제공받은 데이터를 페이지 버퍼 회로(150)에 제공하며, 읽기 동작시 페이지 버퍼 회로(150)를 통해 감지된 데이터를 외부로 출력한다.
스트링 선택 라인(SSL)에 근접한 워드라인이 선택될수록 전압 발생기(140)는 제 1 읽기 전압의 레벨을 증가시킨다. 행 선택 회로(120)는 제어 로직(150)의 제어에 의해 선택된 메모리 셀의 하부 워드라인들에 증가된 제 1 읽기 전압을 인가한다. 즉, 스트링 선택 라인(SSL)에 근접한 워드라인이 선택될수록 선택된 메모리 셀의 하부 워드라인들에 증가된 제 1 읽기 전압이 인가된다. 증가된 제 1 읽기 전압이 하부 워드라인들에 인가되므로, 선택된 셀의 소스에 직렬로 연결된 비 선택된 메모리 셀들의 게이트-소스 전위차가 커진다. 이러한 경우, 선택된 셀의 소스 저항이 작아지므로, 소스 저항에 의해 발생하는 전류 드랍은 작아진다. 또한, 작아진 소스 저항에 의해 게이트-소스 전위차가 커지므로, 선택된 셀을 통해 흐르는 전류는 많아진다. 이러한 조건하에, 선택된 메모리 셀이 워스트 온 셀일 경우, 비트라인 프리챠지 레벨은 미리 설정된 시간내에 로우 레벨로 디스챠지될 수 있다. 따라서, 플래시 메모리 장치(100)의 읽기 동작의 신뢰성은 높아진다.
스트링 선택 라인(SSL)에 근접한 워드라인이 선택될수록 전압 발생기(140)는 제 2 읽기 전압의 레벨을 감소시킨다. 행 선택 회로(120)는 제어 로직(150)의 제어에 의해 선택된 메모리 셀의 상부 워드라인들에 감소된 제 2 읽기 전압을 인가한다. 이러한 동작은 선택된 셀의 드레인 쪽에 직렬로 연결된 메모리 셀들의 읽기 디스터브를 방지하기 위함이다. 선택된 메모리 셀의 위치에 따라서 하부 워드라인들에 감소된 제 2 읽기 전압을 인가하는 동작은 이하 도 7 내지 도 9에서 상세히 설명될 것이다.
도 3 내지 도 6은 본 발명의 실시 예에 따른 선택된 워드라인에 따라서 비 선택된 워드라인에 인가되는 읽기 전압을 보여주는 도면이다.
도 3 내지 도 6은 임의의 셀 스트링을 도시한 것이다. 도 3 내지 도 6에 도시된 복수의 읽기 전압들(Vread1_1~Vread1_K)은 제 1 읽기 전압(Vread1)의 가변된 레벨들을 표시한 것이다. 읽기 전압들(Vread1_1~Vread1_K)은 읽기 전압(Vread1_1)부터 읽기 전압(Vread1_K)까지 미리 설정된 레벨만큼 증가된 레벨들이다.
도 3 내지 도 6을 참조하면, 읽기 동작시 임의의 워드라인이 선택된다. 도 3은 접지 선택 라인(GSL)에 인접한 워드라인(WL0)이 선택된 경우, 워드라인들에 인가되는 읽기 전압들을 보여주는 도면이다. 도 4 내지 도 6은 선택된 워드라인의 위 치가 스트링 선택 라인(SSL)에 근접한 경우, 워드라인들에 인가되는 읽기 전압들을 보여주는 도면이다.
읽기 동작 동안, 선택된 메모리 셀의 소스에 직렬로 연결된 비 선택된 메모리 셀들은 각각 선택된 메모리 셀의 소스에 직렬로 연결된 저항 역할들을 한다. 선택된 메모리 셀의 소스에 직렬로 연결된 비 선택된 메모리 셀들은 각각 하부 워드라인들에 연결된 메모리 셀들이다.
읽기 동작시, 스트링 선택 라인(SSL)에 근접한 워드 라인이 선택될 경우, 선택된 메모리 셀의 소스에 직렬로 연결된 비 선택된 메모리 셀들은 많아진다. 선택된 메모리 셀의 소스에 직렬로 연결된 비 선택된 메모리 셀들이 많아지면, 저항들의 갯 수가 많아지므로, 선택된 메모리 셀의 소스 저항은 커진다.
읽기 동작 동안, 행 선택 회로(120)는 제어 로직(150)의 제어에 의해 선택된 워드라인의 위치에 따라서, 비 선택된 워드라인들에 대응되는 읽기 전압들을 인가한다. 구체적으로, 스트링 선택 라인(SSL)에 근접한 워드라인이 선택될수록, 선택된 메모리 셀의 소스 저항은 커진다. 전압 발생기(140)는 제어 로직(150)의 제어에 의해 스트링 선택 라인(SSL)에 근접한 워드라인이 선택될수록, 제 1 읽기 전압을 증가시킨다. 행 선택 회로(120)는 증가된 제 1 읽기 전압을 선택된 메모리 셀의 하부 워드라인들에 인가한다. 즉, 읽기 동작동안 스트링 선택 라인(SSL)에 근접한 워드라인이 선택될수록 선택된 메모리 셀의 하부 워드 라인들은 높은 레벨의 읽기 전압을 인가받는다.
선택된 메모리 셀의 하부 워드라인들에 인가되는 제 1 읽기 전압이 증가될 경우, 선택된 메모리 셀의 소스에 직렬로 연결된 비 선택된 메모리 셀들의 게이트-소스 전위차는 커진다.
메모리 셀들의 저항값은 게이트-소스 전위차에 반비례하므로, 선택된 메모리 셀의 소스에 직렬로 연결된 비 선택된 메모리 셀들의 저항값은 작아진다. 따라서, 선택된 메모리 셀의 소스 저항은 작아진다. 소스 저항이 작아질 경우, 선택된 메모리 셀의 소스에 직렬로 연결된 비 선택된 메모리 셀들에 의해 발생하는 전류 드랍은 작아진다. 또한, 소스 저항이 작아질 경우, 소스 전압이 낮아지므로, 선택된 메모리 셀의 게이트-소스 전위차는 커진다. 게이트-소스 전위차가 커지므로, 선택된 셀을 통해 흐르는 전류는 많아진다. 이러한 조건하에 선택된 메모리 셀이 워스트 온 셀일 경우, 비트라인 프리챠지 레벨은 미리 설정된 시간내에 로우 레벨로 디스챠지될 수 있을 것이다.
도 3에 도시된 바와 같이 접지 선택 라인(GSL)에 인접한 워드라인(WL0)이 선택될 경우, 선택된 메모리 셀(MC0)의 하부 워드 라인은 없다. 따라서, 비 선택된 메모리 셀들에 의한 선택된 메모리 셀의 소스 저항이 존재하지 않는다. 그러므로, 선택된 메모리 셀(MC0)의 소스 저항에 의한 전류 드랍 및 셀 전류의 감소는 발생하지 않을 것이다. 이러한 경우, 선택된 메모리 셀(MC0)의 상부 워드라인들(WL1~WLn-1)에 기준 읽기 전압(Vread)이 각각 인가된다.
도 4에 도시된 바와 같이 접지 선택 라인(GSL)에 인접한 워드라인(WL1)이 선택될 경우, 선택된 메모리 셀(MC1)의 하부 워드라인은 워드라인(WL0)이다.
하부 워드라인에 연결된 비 선택된 메모리 셀(MC0)에 의해 형성되는 소스 저 항(R0)에 의해 전류 드랍이 생기고 선택된 메모리 셀(MC1) 전류는 감소할 것이다. 그러나, 소스 저항이 작으므로, 소스 저항에 의한 전류 드랍 및 선택된 메모리 셀(MC1) 전류의 감소 량은 작을 것이다. 이러한 경우, 행 선택 회로(120)는 소스 저항(R0)의 크기에 대응하는 제 1 읽기 전압(Vread1_1)을 선택된 메모리 셀(MC1)의 하부 워드라인(WL0)에 인가한다. 제 1 읽기 전압(Vread1_1)은 제 1 읽기 전압들(Vread1_1~Vread1_K) 중 가장 낮은 레벨이다. 제 1 읽기 전압(Vread1_1)에 의해 선택된 메모리 셀의 소스에 저항은 작아진다. 기준 읽기 전압(Vread)보다 약간 증가된 제 1 읽기 전압(Vread1_1)이 비 선택된 워드라인(WL0)에 인가되므로, 선택된 메모리 셀(MC1)의 소스 저항 증가에 의한 전류 드랍 및 선택된 메모리 셀(MC1) 전류의 감소 효과는 줄어들 것이다.
도 5에 도시된 바와 같이 스트링 선택라인(SSL) 및 접지 선택 라인(GSL) 중간에 위치한 워드라인(WL15)이 선택될 경우, 선택된 메모리 셀(MC15)의 하부 워드라인은 워드라인들(WL0~WL14)이다.
하부 워드라인들(WL0~WL14)에 연결된 비 선택된 메모리 셀들(MC0~MC14)에 의해 형성되는 소스 저항들(R0~R14)에 의해 선택된 메모리 셀(WL15)의 소스 저항은 커진다. 따라서, 선택된 메모리 셀(WL15)의 소스 저항에 의한 전류 드랍 및 선택된 메모리 셀(WL15) 전류의 감소량은 증가할 것이다. 선택된 메모리 셀(WL15)의 소스 저항이 커질 경우, 행 선택 회로(120)는 소스 저항 크기에 대응하는 제 1 읽기 전압(Vread1_15)을 선택된 셀(WL15)의 하부 워드 라인들(WL0~WL14)에 인가한다. 제 1 읽기 전압(Vread1_15)에 의해 선택된 메모리 셀의 소스 저항은 작아진다.
결과적으로, 커진 소스 저항에 대응하는 제 1 읽기 전압(Vread1_15)이 하부 워드 라인들(WL0~WL14)에 인가되므로, 선택된 메모리 셀(WL15)의 소스 저항 증가에 의한 전류 드랍 및 선택된 메모리 셀(WL15) 전류의 감소 효과는 줄어들 것이다.
도 6에 도시된 바와 같이 스트링 선택라인(SSL)에 인접한 워드라인(WLn-1)이 선택될 경우, 선택된 메모리 셀(MCn-1)의 하부 워드라인들은 워드라인들(WL0~WLn-2)이다. 하부 워드라인들(WL0~WLn-2)에 연결된 비 선택된 메모리 셀들(MC0~MCn-2)에 의해 형성되는 소스 저항들(R0~Rn-2)에 의해 선택된 메모리 셀(WL15)의 소스 저항은 가장 커진다. 선택된 메모리 셀(MCn-1)의 소스 저항이 가장 크므로 전류 드랍 및 선택된 메모리 셀(MCn-1) 전류의 감소량은 가장 클 것이다.
이러한 경우, 가장 높은 레벨의 제 1 읽기 전압이 선택된 메모리 셀(MCn-1)의 하부 워드라인들(WL0~WLn-2)에 인가될 것이다. 제 1 읽기 전압(Vread1_K)은 제 1 읽기 전압들(Vread, Vread1_1~Vread1_K) 중 가장 높은 레벨이다. 행 선택 회로(120)는 제어로직(150)의 제어에 의해, 제 1 읽기 전압(Vread1_K)을 하부 워드라인들(WL0~WLn-2)에 인가한다. 커진 소스 저항에 대응하는 레벨의 제 1 읽기 전압(Vread1_K)이 하부 워드 라인들(WL0~WLn-2)에 인가되므로, 선택된 메모리 셀(MCn-1)의 소스 저항 증가에 의한 전류 드랍 및 선택된 메모리 셀(MCn-1) 전류의 감소 효과는 줄어들 것이다.
결과적으로, 선택된 워드라인의 위치에 따라서 선택된 메모리 셀의 소스 저항을 줄이기 위해 대응되는 읽기 전압이 선택된 메모리 셀의 하부 워드라인들에 인가된다. 이러한 동작에 의해, 소스 저항에 의한 전류 드랍이 줄어들고, 선택된 메 모리 셀 전류는 증가한다. 따라서, 플래시 메모리 장치(100)의 읽기 동작의 신뢰성은 높아진다.
비 선택된 워드 라인에 인가되는 읽기 전압의 최대 레벨은 소거 셀을 소프트 프로그램시키지 않을 수 있는 레벨로 설정되어야 한다. 예를 들어, F-N 터널링 현상을 발생시킬 만큼 높은 레벨의 고전압이 아니라도, 메모리 셀의 게이트에 전원 전압보다 높은 고전압이 지속적으로 인가될 경우, 게이트와 채널 사이에 약한 전자의 흐름이 발생할 수 있다. 이러한 조건하에서, 비 선택된 워드라인에 연결된 메모리 셀이 소거 셀일 경우, 소거 셀은 소프트 프로그램될 수 있다. 소프트 프로그램된 소거 셀의 문턱 전압 산포는 접지 전압보다 높아질 수 있다. 문턱 전압 산포가 접지 전압보다 높아지면, 소거 셀은 오프 셀이 아니라 온 셀로 판명될 수 있으므로, 읽기 동작의 신뢰성이 떨어진다. 이러한 현상은 읽기 디스터브(disturb)라 한다. 따라서, 비 선택된 워드 라인에 인가되는 읽기 전압의 최대 레벨은 반복적인 테스트에 의해 소거 셀을 소프트 프로그램시키지 않을 수 있는 레벨로 설정될 것이다.
도 7 내지 도 9는 본 발명의 다른 실시 예에 따른 선택된 워드 라인에 따라서 비 선택된 워드라인에 인가되는 읽기 전압을 보여주는 도면이다.
도 7 내지 도 9는 임의의 셀 스트링을 도시한 것이다.
도 7 내지 도 9에 도시된 복수의 읽기 전압들(Vread1_1~Vread1_K)은 제 1 읽기 전압(Vread1)의 가변된 레벨들을 표시한 것이다. 읽기 전압들(Vread1_1~Vread1_K)은 읽기 전압(Vread1_1)부터 읽기 전압(Vread1_K)까지 미리 설정된 레벨만큼 증가된 레벨들이다. 또한, 복수의 읽기 전압들(Vread2_1~Vread2_L)은 제 2 읽기 전압(Vread2)의 가변된 레벨을 표시한 것이다. 읽기 전압들(Vread2_1~Vread2_L)은 읽기 전압(Vread2_1)부터 읽기 전압(Vread2_L)까지 미리 설정된 레벨만큼 증가된 레벨들이다.
선택된 워드라인의 위치에 따라서 선택된 메모리 셀의 하부 워드라인들에 대응되는 읽기 전압들(Vread1_1~Vread1_K)을 인가하는 동작은 도 3 내지 도 6의 설명과 동일하다. 따라서 그것의 설명은 생략될 것이다.
선택된 메모리 셀의 드레인의 상부 워드라인들에 연결된 비 선택된 메모리 셀들도 저항 역할을 한다. 선택된 메모리 셀의 드레인 저항에 의해 전류 드랍이 발생할 수 있으나, 선택된 메모리 셀의 드레인 저항은 선택된 메모리 셀의 게이트-소스 전위차에는 영향을 주지 않는다. 따라서 드레인 저항은 조금 높아지더라도 선택된 메모리 셀 전류량에는 큰 영향을 주지 않는다. 즉, 드레인 저항은 조금 높아지더라도 읽기 동작에는 큰 영향을 주지 않는다.
전술한 읽기 디스터브를 참조하면, 메모리 셀의 게이트에 읽기 전압(예를들어, Vread)이 지속적으로 인가될 경우, 게이트와 기판 사이에 약한 전자의 흐름이 발생할 수 있다. 이러한 조건하에서, 비 선택된 워드라인에 연결된 메모리 셀이 워스트 온 셀이고 소거 셀일 경우, 소거 셀의 문턱 전압 산포는 접지 전압보다 높아질 수 있다. 문턱 전압 산포가 접지 전압보다 높아지면, 소거 셀은 오프 셀이 아니라 온 셀로 판명될 수 있다. 그러므로, 읽기 동작의 신뢰성이 떨어진다. 즉, 읽기 디스터브(read disturb)가 발생할 수 있다. 읽기 전압(Vread)보다 낮은 읽기 전압 이 비 선택된 메모리 셀들에 인가되면, 읽기 디스터브는 감소할 것이다.
비 선택된 메모리 셀들은 게이트에 인가되는 전압이 낮아질수록 큰 저항값을 갖는다.
행 선택회로(120)는 스트링 선택 라인(SSL)에 근접한 워드라인이 선택될수록, 선택된 메모리 셀의 하부 워드 라인들에 높은 읽기 전압을 인가한다. 또한, 행 선택회로(120)는 선택된 메모리 셀의 상부 워드라인들에 낮은 읽기 전압을 인가한다. 선택된 메모리 셀의 하부 워드 라인들에 인가되는 읽기 전압이 높을수록 선택된 메모리 셀의 상부 워드라인들에 인가되는 읽기 전압은 낮아질 것이다. 선택된 메모리 셀의 상부 워드라인들에 인가되는 읽기 전압이 낮아질수록 선택된 메모리 셀의 상부 워드라인들 연결된 비 선택된 메모리 셀들의 읽기 디스터브는 감소할 것이다.
도 7 내지 도 9는 스트링 선택 라인(SSL)에 근접한 워드라인이 선택될 경우, 선택된 메모리 셀의 상부 워드라인들에 인가되는 읽기 전압을 설명하기 위한 도면이다.
읽기 동작 동안, 워드라인(WLn-1)이 선택될 경우, 선택된 메모리 셀(MCn-1)의 상부 워드라인은 없다. 이러한 경우, 선택된 메모리 셀(MCn-1)의 하부 워드라인들(WL0~WLn-1)에 인가되는 읽기 전압은 도 6에 도시된 바와 같다. 따라서, 워드라인(WLn-1)이 선택될 경우의 도면은 도시하지 않는다.
도 7을 참조하면, 워드라인(WLn-2)이 선택될 경우, 선택된 메모리 셀(MCn-2)의 상부 워드라인에 연결된 비 선택된 메모리 셀(MCn-1)은 하나이다. 선택된 메모 리 셀(MCn-2)의 소스 저항의 크기는 워드라인(WLn-1)이 선택됐을 경우를 제외하고는 가장 크다. 따라서, 선택된 메모리 셀(MCn-2)의 하부 워드 라인들(WL0~WLn-3)에 인가되는 제 1 읽기 전압(Vread1_K-1)은 워드라인(WLn-1)이 선택됐을 경우를 제외하고는 가장 크다. 이러한 경우, 제 2 읽기 전압들(Vread2_1~Vread2_L) 중 가장 낮은 레벨의 제 2 읽기 전압(Vread2_1)이 선택된 메모리 셀(MCn-2)의 상부 워드라인(WLn-1)에 인가된다.
도 8을 참조하면, 스트링 선택라인(SSL) 및 접지 선택 라인(GSL) 중간에 위치한 워드라인(WL15)이 선택될 경우, 선택된 메모리 셀(MC15)의 소스 저항은 도 7에 도시된 것보다 작아질 것이다. 따라서, 선택된 메모리 셀(MC15)의 하부 워드 라인들(WL0~WL14)에 인가되는 제 1 읽기 전압(Vread1_15)은 도 7에 도시된 것보다 작아진다. 이러한 경우, 제 2 읽기 전압들(Vread2_1~Vread2_L) 중 대응되는 레벨의 제 2 읽기 전압(Vread2_L-16)이 선택된 메모리 셀(MC15)의 상부 워드라인들(WL16~WLn-1)에 인가된다.
도 9를 참조하면, 워드라인(WL1)이 선택될 경우, 선택된 메모리 셀(MC1)의 소스 저항은 가장 작다. 따라서, 선택된 메모리 셀(MC1)의 하부 워드 라인(WL0)에 인가되는 제 1 읽기 전압(Vread1_1)은 제 1 읽기 전압들(Vread1_1~Vread1_K) 중 가장 낮은 레벨이다. 이러한 경우, 제 2 읽기 전압들(Vread2_1~Vread2_L) 중 가장 높은 레벨의 제 2 읽기 전압(Vread2_L)이 선택된 메모리 셀(MC1)의 상부 워드라인들(WL2~WLn-1)에 인가된다.
읽기 동작 동안, 워드라인(WL0)이 선택될 경우의 상부 워드라인들(WL1~WLn- 1)에 인가되는 읽기 전압은 도 3에 도시된 바와 같이 기준 읽기 전압(Vread)이다. 따라서, 워드라인(WL0)이 선택될 경우의 도면은 도시하지 않는다.
결과적으로, 선택된 메모리 셀의 하부 워드 라인들에 인가되는 읽기 전압이 높을수록 선택된 메모리 셀의 상부 워드라인들에 낮은 읽기 전압이 인가된다. 따라서, 선택된 메모리 셀의 상부 워드라인들에 연결된 비 선택된 메모리 셀들의 읽기 디스터브는 감소할 것이다.
전술한 읽기 동작을 참조하면, 본 발명의 플래시 메모리 장치(100)는 읽기 동작의 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 플래시 메모리 장치는 선택된 메모리 셀의 상부 워드라인들에 연결된 비 선택된 메모리 셀들의 읽기 디스터브를 감소시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 플래시 메모리 시스템의 읽기 동작 방법을 설명하기 위한 흐름도이다.
도 10을 참조하면, 단계(S11)에서, 기준 읽기 전압 및 제 1 읽기 전압들(Vread, Vread1)이 발생된다. 제 1 읽기 전압(Vread1)은 선택된 워드라인의 위치에 따라서 복수의 읽기 전압 레벨들(Vread1_1~Vread1_K)로 가변될 수 있다. 읽기 전압들(Vread1_1~Vread1_K)은 읽기 전압(Vread1_1)부터 읽기 전압(Vread1_K)까지 미리 설정된 레벨만큼 증가된 레벨들이다.
단계(S13)에서, 가변된 레벨의 제 1 읽기 전압은 선택된 메모리 셀의 하부 워드라인들에 인가되고 기준 읽기 전압은 선택된 메모리 셀의 상부 워드라인들에 인가된다. 전술한 플래시 메모리 장치(100)의 읽기 동작을 참조하면, 선택된 메모 리 셀의 소스 저항의 크기에 대응하는 레벨의 제 1 읽기 전압(Vread1)이 선택된 메모리 셀의 하부 워드 라인들에 인가된다. 즉, 스트링 선택 라인(SSL)에 근접한 워드라인이 선택될 경우, 선택된 메모리 셀의 하부 워드 라인들에 인가되는 제 1 읽기 전압(Vread1)의 레벨은 높아진다.
결과적으로, 선택된 워드라인의 위치에 따라서 선택된 메모리 셀의 소스 저항을 줄이기 위해 대응되는 제 1 읽기 전압이 선택된 메모리 셀의 하부 워드라인들에 인가된다. 이러한 동작에 의해, 소스 저항에 의한 전류 드랍이 줄어들고, 선택된 메모리 셀 전류는 증가한다. 따라서, 플래시 메모리 장치(100)의 읽기 동작의 신뢰성은 높아진다.
도 11은 본 발명의 다른 실시 예에 따른 플래시 메모리 시스템의 읽기 동작 방법을 설명하기 위한 흐름도이다.
도 11을 참조하면, 단계(S21)에서, 읽기 전압들(Vread, Vread1, Vread2)이 발생된다. 제 1 읽기 전압(Vread1)은 선택된 워드라인의 위치에 따라서 복수의 읽기 전압 레벨들(Vread1_1~Vread1_K)로 가변될 수 있다. 또한, 제 2 읽기 전압(Vread2)은 선택된 워드라인의 위치에 따라서 복수의 읽기 전압 레벨들(Vread2_1~Vread2_L)로 가변될 수 있다. 읽기 전압들(Vread1_1~Vread1_K)은 읽기 전압(Vread1_1)부터 읽기 전압(Vread1_K)까지 미리 정해진 소정의 레벨만큼 순차적으로 증가 된 전압이다. 읽기 전압들(Vread2_1~Vread2_L)은 읽기 전압(Vread2_1)부터 읽기 전압(Vread2_L)까지 미리 정해진 소정의 레벨만큼 순차적으로 감소된 전압이다.
단계(S23)에서 가변된 레벨의 제 1 읽기 전압(Vread1_K)은 선택된 메모리 셀의 하부 워드라인들에 인가되고 가변된 레벨의 제 2 읽기 전압(Vread2_L)은 선택된 메모리 셀의 상부 워드라인들에 인가된다. 전술한 플래시 메모리 장치(100)의 읽기 동작을 참조하면, 선택된 메모리 셀의 소스 저항의 크기에 대응하는 레벨의 제 1 읽기 전압(Vread1)이 선택된 메모리 셀의 하부 워드 라인들에 인가된다. 즉, 스트링 선택 라인(SSL)에 근접한 워드라인이 선택될 경우, 선택된 메모리 셀의 하부 워드 라인들에 인가되는 제 1 읽기 전압(Vread1)의 레벨은 높아진다. 또한, 스트링 선택 라인(SSL)에 근접한 워드라인이 선택될 경우, 선택된 메모리 셀의 상부 워드 라인들에 인가되는 제 2 읽기 전압(Vread2)의 레벨은 낮아진다. 즉, 선택된 메모리 셀의 소스 저항이 커질수록 선택된 메모리 셀의 상부 워드라인들에 인가되는 제 2 읽기 전압(Vread2)의 레벨은 낮아진다.
결과적으로, 선택된 워드라인의 위치에 따라서 선택된 메모리 셀의 소스 저항을 줄이기 위해 대응되는 제 1 읽기 전압이 선택된 메모리 셀의 하부 워드라인들에 인가된다. 이러한 동작에 의해, 소스 저항에 의한 전류 드랍이 줄어들고, 선택된 메모리 셀 전류는 증가한다. 따라서, 플래시 메모리 장치(100)의 읽기 동작의 신뢰성은 높아진다. 또한, 선택된 메모리 셀의 하부 워드 라인들에 인가되는 읽기 전압이 높을수록 선택된 메모리 셀의 상부 워드라인들에 낮은 읽기 전압이 인가된다. 따라서, 선택된 메모리 셀의 상부 워드라인들에 연결된 비 선택된 메모리 셀들의 읽기 디스터브는 감소할 것이다.
도 12 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적 으로 도시한 도면이다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 플래시 메모리 장치(100)를 포함한 컴퓨팅 시스템이 도 12에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(30)에 전기적으로 연결된 마이크로프로세서(400), 사용자 인터페이스(500), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(300), 플래시 메모리 컨트롤러(200), 그리고 플래시 메모리 장치(100)를 포함한다. 플래시 메모리 컨트롤러(200)와 플래시 메모리 장치(100)는 플래시 메모리 시스템을 구성한다. 플래시 메모리 장치(100)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(100)에는 마이크로프로세서(400)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 플래시 메모리 컨트롤러(200)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치의 블록도;
도 2는 도 1에 도시된 메모리 셀 어레이를 보여주는 회로도;
도 3 내지 도 6은 본 발명의 일 실시 예에 따른 선택된 워드라인에 따라서 비 선택된 워드라인에 인가되는 읽기 전압을 보여주는 도면;
도 7 내지 도 9는 본 발명의 다른 실시 예에 따른 선택된 워드라인에 따라서 비 선택된 워드라인에 인가되는 읽기 전압을 보여주는 도면;
도 10은 본 발명의 일 실시예에 따른 플래시 메모리 시스템의 읽기 동작 방법을 설명하기 위한 흐름도;
도 11은 본 발명의 다른 실시 예에 따른 플래시 메모리 시스템의 읽기 동작 방법을 설명하기 위한 흐름도; 그리고
도 12 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
100: 플래시 메모리 장치 110: 메모리 셀 어레이
120: 행 선택 회로 130: 페이지 버퍼 회로
140: 전압 발생 회로 150: 제어 로직
160: 입/출력장치 200: 메모리 컨트롤러
300: 모뎀 400: 마이크로 프로세서
500: 유저 인터페이스 600: 배터리

Claims (17)

  1. 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이;
    읽기 전압, 제 1 읽기 패스 전압 및 제 2 읽기 패스 전압을 발생하는 전압 발생부;
    상기 읽기 전압, 상기 제 1 읽기 패스 전압 및 상기 제 2 읽기 패스 전압으로 구동하는 행 선택회로; 및
    선택된 워드라인의 위치에 상관없이 상기 제 1 읽기 패스 전압을 발생하고 그리고 상기 선택된 워드라인의 위치에 따라서 가변된 레벨의 상기 제 2 패스 전압을 발생하도록 전압 발생부를 제어하고, 상기 제 1 읽기 패스 전압을 상기 선택된 워드라인으로부터 적어도 하나의 상부 워드라인에 인가하고 그리고 상기 제 2 읽기 패스 전압을 적어도 하나의 하부 워드라인에 인가하도록 상기 행 선택회로를 제어하는 제어로직을 포함하는 플래시 메모리 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제어로직은 상기 선택된 워드라인이 스트링 선택라인에 근접할수록, 상기 제 2 읽기 패스 전압의 레벨이 증가되도록 상기 전압 발생부를 제어하는 플래시 메모리 장치.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 읽기 패스 전압은 상기 제 2 읽기 패스 전압보다 높게 설정되는 플래시 메모리 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이를 포함하는 플래시 메모리 장치의 읽기 방법에 있어서:
    선택된 워드라인에 연결된 메모리 셀들의 데이터를 읽기 위한 읽기 전압을 발생하는 단계;
    상기 선택된 워드라인의 위치에 상관없는 제 1 읽기 패스 전압을 발생하는 단계;
    상기 선택된 워드라인의 위치에 따라 가변된 레벨을 갖는 제 2 읽기 패스 전압을 발생하는 단계;
    상기 읽기 전압을 상기 선택된 워드라인에 인가하는 단계;
    상기 제 1 읽기 패스 전압을 상기 선택된 워드라인으로부터 적어도 하나의 상부 워드라인에 인가하는 단계; 및
    상기 제 2 읽기 패스 전압을 상기 선택된 워드라인으로부터 적어도 하나의 하부 워드라인에 인가하는 단계를 포함하는 읽기 방법.
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