KR20230024065A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20230024065A
KR20230024065A KR1020210106153A KR20210106153A KR20230024065A KR 20230024065 A KR20230024065 A KR 20230024065A KR 1020210106153 A KR1020210106153 A KR 1020210106153A KR 20210106153 A KR20210106153 A KR 20210106153A KR 20230024065 A KR20230024065 A KR 20230024065A
Authority
KR
South Korea
Prior art keywords
voltage
level
program
voltages
blind
Prior art date
Application number
KR1020210106153A
Other languages
English (en)
Inventor
최준영
이운상
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210106153A priority Critical patent/KR20230024065A/ko
Priority to US17/575,393 priority patent/US11961574B2/en
Priority to CN202210166736.0A priority patent/CN115910172A/zh
Publication of KR20230024065A publication Critical patent/KR20230024065A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 동작 속도가 향상된 메모리 장치는, 워드 라인을 통해 프로그램 전압이 인가되는 메모리 셀들을 포함하는 메모리 블록; 상기 메모리 셀들의 문턱전압들과 검증 전압을 비교하는 검증 동작을 복수의 프로그램 레벨들에 대하여 각각 수행하는 주변회로; 및 상기 복수의 프로그램 레벨들 중 타겟 레벨과 관련된 복수의 블라인드 전압들을 상기 워드 라인에 인가하도록 상기 주변회로를 제어하고, 상기 복수의 블라인드 전압들 각각에 대한 패일 비트 수를 이용하여 상기 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 제어로직을 포함할 수 있다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 향상된 동작속도를 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 워드 라인을 통해 프로그램 전압이 인가되는 메모리 셀들을 포함하는 메모리 블록; 상기 메모리 셀들의 문턱전압들과 검증 전압을 비교하는 검증 동작을 복수의 프로그램 레벨들에 대하여 각각 수행하는 주변회로; 및 상기 복수의 프로그램 레벨들 중 타겟 레벨과 관련된 복수의 블라인드 전압들을 상기 워드 라인에 인가하도록 상기 주변회로를 제어하고, 상기 복수의 블라인드 전압들 각각에 대한 패일 비트 수를 이용하여 상기 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 제어로직을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 워드 라인을 통해 프로그램 전압이 인가되는 메모리 셀들을 포함하는 메모리 블록; 상기 메모리 셀들의 문턱전압들과 검증 전압을 비교하는 검증 동작을 복수의 프로그램 레벨들에 대하여 각각 수행하는 주변회로; 및 상기 복수의 프로그램 레벨들 중 제1 레벨과 관련된 복수의 블라인드 전압들을 전압 크기 순으로 상기 워드 라인에 인가하도록 상기 주변회로를 제어하고, 상기 복수의 블라인드 전압들 각각에 대한 패일 비트 수를 이용하여 상기 제1 레벨의 다음 프로그램 레벨인 제2 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 제어로직을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치의 동작방법은, 워드 라인을 통해 메모리 셀들에 프로그램 전압을 인가하는 단계; 및 복수의 프로그램 레벨들 각각에 대하여 상기 메모리 셀들의 문턱전압들과 검증 전압을 비교하는 검증 동작을 수행하는 단계를 포함하고, 상기 검증 동작을 수행하는 단계는, 상기 복수의 프로그램 레벨들 중 타겟 레벨과 관련된 복수의 블라인드 전압들을 상기 워드 라인에 인가하는 단계, 및 상기 복수의 블라인드 전압들 각각에 대한 패일 비트 수를 이용하여 상기 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치의 동작방법은, 워드 라인을 통해 메모리 셀들에 프로그램 전압을 인가하는 단계; 및 복수의 프로그램 레벨들 각각에 대하여 상기 메모리 셀들의 문턱전압들과 검증 전압을 비교하는 검증 동작을 수행하는 단계를 포함하고, 상기 검증 동작을 수행하는 단계는, 상기 복수의 프로그램 레벨들 중 제1 레벨과 관련된 복수의 블라인드 전압들을 전압 크기 순으로 상기 워드 라인에 인가하는 단계, 및 상기 복수의 블라인드 전압들 각각에 대한 패일 비트 수를 이용하여 상기 제1 레벨의 다음 프로그램 레벨인 제2 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 단계를 포함할 수 있다.
본 기술에 따르면 향상된 동작속도를 갖는 메모리 장치가 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 프로그램 동작에 포함되는 복수의 프로그램 루프와, 각 프로그램 루프에 포함되는 프로그램 전압 인가동작 및 검증 동작을 설명하기 위한 도면이다.
도 5는 싱글 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 6는 멀티 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 7은 트리플 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 8은 쿼드 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 복수의 프로그램 루프에서 검증 동작의 시작 시점과 종료 시점을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 검증 동작을 수행하는 방법을 설명하기 위한 블럭도이다.
도 11은 본 발명의 실시 예에 따른 복수의 블라인드 전압들 중 타겟 전압을 결정하는 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 검증 동작을 수행하는 방법을 설명하기 위한 순서도이다.
도 13은 본 발명의 다른 실시 예에 따른 검증 동작을 수행하는 방법을 설명하기 위한 순서도이다.
도 14는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 15는 도 14의 컨트롤러의 구성을 예시적으로 나타낸 도면이다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 17은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(50)은 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 시스템(50)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
메모리 시스템(50)은 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 메모리 시스템들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(50)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory; RRAM), 상변화 메모리(phase-change random access memory; PRAM), 자기저항 메모리(magnetoresistive random access memory; MRAM), 강유전체 메모리(ferroelectric random access memory; FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory; STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 프로그램 동작, 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 저장할 수 있다. 리드 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역으로부터 데이터를 리드할 수 있다. 소거 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
메모리 장치(100)는 복수의 플래인들을 포함할 수 있다. 플래인은 독립적으로 동작을 수행할 수 있는 단위일 수 있다. 예를 들어, 메모리 장치(100)는 2개, 4개 또는 8개의 플래인들을 포함할 수 있다. 복수의 플래인들은 독립적으로 프로그램 동작, 리드 동작 또는 소거 동작을 각각 동시에 수행할 수 있다.
실시 예에서, 메모리 장치(100)는 백그라운드 미디어 스캔(background media scan; BGMS) 동작을 수행할 수 있다. 백그라운드 미디어 스캔(BGMS) 동작은 메모리 컨트롤러(200)로부터 커맨드가 수신되지 않는 아이들 타임(idle time)에 수행될 수 있다. 또, 백그라운드 미디어 스캔(BGMS) 동작은 리드 패일, 즉 리드 동작 시 리드된 데이터에 대한 에러 정정이 불가능(uncorrectable error correction codes; UECC)하게 되는 것을 사전에 방지하기 위해 수행될 수 있다.
예를 들어, 메모리 장치(100)는 아이들 타임(idle time)에 메모리 셀들에 저장된 데이터를 스캔(리드)할 수 있다. 메모리 장치(100)는 스캔 결과를 기초로 리드 패일될 가능성이 높은 페이지를 선정하여 리프레시 동작을 수행할 수 있다. 이 때, 메모리 장치(100)는 메모리 블록 번호에 따라 순차적으로 또는 랜덤한 메모리 블록 번호에 따라 데이터를 스캔할 수 있다.
메모리 장치(100)는 백그라운드 미디어 스캔(BGMS) 시, 페이지에 저장된 데이터의 스캔을 통해 잠재적으로 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 검출할 수 있다. 메모리 장치(100)는 검출된 페이지의 데이터를 다른 메모리 블록에 프로그램함으로써 에러 정정 불가능(UECC)을 사전에 방지할 수 있다. 메모리 장치(100)는 리드 디스터브 및 리텐션으로 인해 잠재적으로 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 검출하여 데이터의 신뢰성을 향상시킬 수 있다.
메모리 컨트롤러(200)는 메모리 시스템(50)의 전반적인 동작을 제어할 수 있다.
메모리 시스템(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware; FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(300)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer; HIL), 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer; FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer; FIL)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 쓰기 데이터와 논리 블록 어드레스(Logical Block Address; LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address; PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(Logical Block Address; LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(Physical Block Address; PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address; PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(Physical Block Address; PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(Physical Block Address; PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다. 또는 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들이 병렬적으로 동작하는 방식일 수 있다.
버퍼 메모리(미도시)는 호스트(300)로부터 제공된 데이터, 즉 메모리 장치(100)에 저장할 데이터를 임시로 저장하거나, 메모리 장치(100)로부터 리드된 데이터를 임시로 저장할 수 있다. 실시 예에서, 버퍼 메모리(미도시)는 휘발성 메모리 장치일 수 있다. 예를 들어, 버퍼 메모리(미도시)는 동적 랜덤 엑세스 메모리(Dynamic Random Access Memory; DRAM) 또는 정적 랜덤 엑세스 메모리(Static Random Access Memory; SRAM)일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(50)과 통신할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어로직(140), 전압 생성부(150) 및 전류 센싱 회로(160)를 포함할 수 있다. 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)를 제어로직(140)이 제어하는 주변회로 라고 할 수 있다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결될 수 있다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결될 수 있다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함할 수 잇다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 어드레스 디코더(120)는 제어로직(140)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신할 수 있다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)을 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가할 수 있다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송할 수 있다.
메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함할 수 있다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공될 수 있다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태(Program state)에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다. 읽기 및 쓰기 회로(130)는 제어로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다. 본 명세서에서, 쓰기 회로의 쓰기 동작은 선택된 메모리 셀들에 대한 프로그램 동작과 동일한 의미로 사용될 수 있다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력할 수 있다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다. 본 발명의 실시 예에 따라 읽기 및 쓰기 회로(130)는 페이지 버퍼일 수 있다.
제어로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)에 연결될 수 있다. 제어로직(140)은 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어로직(140)은 제어 신호(CTRL)에 응답하여 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 또한 제어로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
한편, 제어로직(140)은, 전류 센싱 회로(160)로부터 수신되는 패스 신호(PASS) 또는 패일 신호(FAIL)에 응답하여 특정 타겟 프로그램 상태(target program state)에 대한 검증 동작이 패스되었는지 또는 패일되었는지 여부를 판단할 수 있다.
전압 생성부(150)는 제어로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작 시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)는 제어로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다.
전류 센싱 회로(160)는, 검증 동작 시 제어로직(140)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류 및 기준 전압을 생성할 수 있다. 생성된 기준 전압과 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)로부터 수신되는 센싱 전압(VPB)을 비교하거나, 또는 생성되는 기준 전류와 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)로부터 수신되는 센싱 전류를 비교하여 패스 신호(PASS) 또는 패일 신호(FAIL)를 출력할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변회로"로서 기능할 수 있다. 주변회로는 제어로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행할 수 있다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKz)은 도 2의 메모리 블록들(BLK1~BLKz)중 어느 하나의 메모리 블록(BLKz)을 나타낸 도면이다.
도 3을 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKz)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링(ST)들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링(ST)들에 공통으로 연결될 수 있다. 스트링(ST)들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 소스 셀렉트 트랜지스터(SST)들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKz)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(physical page; PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(physical page; PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(logical page; LPG) 데이터는 하나의 물리 페이지(physical page; PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(physical page; PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 프로그램 동작에 포함되는 복수의 프로그램 루프와, 각 프로그램 루프에 포함되는 프로그램 전압 인가동작 및 검증 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 도 4에 도시된 바와 같이, 프로그램 동작은 제1 프로그램 루프(1st PGM Loop)를 수행함으로써 시작될 수 있다. 제1 프로그램 루프(1st PGM Loop)를 수행하였음에도 선택된 메모리 셀들에 대한 프로그램이 완료되지 않은 경우, 제2 프로그램 루프(2nd PGM Loop)가 수행될 수 있다. 제2 프로그램 루프(2nd PGM Loop)를 수행하였음에도 선택된 메모리 셀들에 대한 프로그램이 완료되지 않은 경우, 제3 프로그램 루프(3rd PGM Loop)가 수행될 수 있다. 이와 같은 방식으로, 프로그램 동작이 완료될 때까지 프로그램 루프들이 반복 수행될 수 있다.
한편, 미리 결정된 최대 프로그램 루프 수까지 프로그램 루프를 반복하였음에도 프로그램 동작이 완료되지 않은 경우, 프로그램 동작이 실패한 것으로 결정할 수 있다.
도 5는 싱글 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 5를 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
메모리 장치는 워드 라인 단위로 프로그램 동작을 수행할 수 있다. 하나의 워드 라인에 연결된 복수의 메모리 셀들은 하나의 물리적 페이지를 구성할 수 있다. 물리적 페이지는 프로그램 동작 또는 리드 동작의 단위일 수 있다.
메모리 장치는 복수의 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들에 데이터를 저장하기 위해 프로그램 동작을 수행할 수 있다.
선택된 워드 라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 1 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E) 또는 제1 프로그램 상태(P1) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '1'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '0'과 대응될 수 있다. 다만, 제1 프로그램 상태(P1)에 대응하는 데이터는 예시적인 것이며, 소거 상태(E)가 데이터 '0'과 대응되고, 제1 프로그램 상태(P1)가 데이터 '1'과 대응될 수도 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E) 또는 제1 프로그램 상태(P1) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 제1 리드 전압(R1)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
도 6은 멀티 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 6을 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드 라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 2 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '11'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '10'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '00'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '01'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제3 리드 전압(R3)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압일 수 있다.
도 7은 트리플 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 7을 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드 라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 3 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '111'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '110'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '101'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '100'과 대응되고, 제4 프로그램 상태(P4)는 데이터 '011'과 대응되고, 제5 프로그램 상태(P5)는 데이터 '010'과 대응되고, 제6 프로그램 상태(P6)는 '데이터 '001'과 대응되고, 제7 프로그램 상태(P7)는 데이터 '000'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제7 리드 전압(R7)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압이고, 제4 리드 전압(R4)은 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4)를 구분하는 리드 전압이고, 제5 리드 전압(R5)은 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5)를 구분하는 리드 전압이고, 제6 리드 전압(R6)은 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6)를 구분하는 리드 전압이고, 제7 리드 전압(R7)은 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)를 구분하는 리드 전압일 수 있다.
도 8은 쿼드 레벨 셀의 문턱 전압 분포를 설명하기 위한 도면이다.
도 8을 참조하면, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
선택된 워드 라인에 연결된 메모리 셀들인 선택된 메모리 셀들은 프로그램 동작이 수행되기 전에 (a)와 같이 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.
메모리 셀이 4 비트에 해당하는 데이터를 저장하는 경우, 메모리 셀은 소거 상태(E) 및 제1 프로그램 상태 내지 제15 프로그램 상태(P1~P15) 중 어느 하나에 해당하는 문턱전압을 갖도록 프로그램 될 수 있다.
소거 상태(E)는 데이터 '1111'과 대응되고, 제1 프로그램 상태(P1)는 데이터 '1110'과 대응되고, 제2 프로그램 상태(P2)는 데이터 '1101'과 대응되고, 제3 프로그램 상태(P3)는 데이터 '1100'과 대응되고, 제4 프로그램 상태(P4)는 데이터 '1011'과 대응되고, 제5 프로그램 상태(P5)는 데이터 '1010'과 대응되고, 제6 프로그램 상태(P6)는 '데이터 '1001'과 대응되고, 제7 프로그램 상태(P7)는 데이터'1000'과 대응될 수 있다. 또한, 제8 프로그램 상태(P8)는 데이터 '0111'과 대응되고, 제9 프로그램 상태(P9)는 데이터 '0110'과 대응되고, 제10 프로그램 상태(P10)는 데이터 '0101'과 대응되고, 제11 프로그램 상태(P11)는 데이터 '0100'과 대응되고, 제12 프로그램 상태(P12)는 데이터 '0011'과 대응되고, 제13 프로그램 상태(P13)는 데이터 '0010'과 대응되고, 제14 프로그램 상태(P14)는 '데이터 '0001'과 대응되고, 제15 프로그램 상태(P15)는 데이터'0000'과 대응될 수 있다. 다만, 각각의 프로그램 상태에 대응하는 데이터는 예시적인 것이며, 다양하게 변형될 수 있다.
프로그램 동작이 종료되면, 선택된 메모리 셀들은 (b)와 같이 소거 상태(E) 및 제1 프로그램 상태 내지 제15 프로그램 상태(P1~P15) 중 어느 하나에 해당하는 문턱전압을 가질 수 있다. 메모리 장치는 제1 리드 전압(R1) 내지 제15 리드 전압(R15)을 이용한 리드 동작을 수행함으로써 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다.
제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 리드 전압이고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하는 리드 전압이고, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하는 리드 전압이고, 제4 리드 전압(R4)은 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4)를 구분하는 리드 전압이고, 제5 리드 전압(R5)은 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5)를 구분하는 리드 전압이고, 제6 리드 전압(R6)은 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6)를 구분하는 리드 전압이고, 제7 리드 전압(R7)은 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)를 구분하는 리드 전압이고, 제8 리드 전압(R8)은 제7 프로그램 상태(P7)와 제8 프로그램 상태(P8)를 구분하는 리드 전압이고, 제9 리드 전압(R9)은 제8 프로그램 상태(P8)와 제9 프로그램 상태(P9)를 구분하는 리드 전압이고, 제10 리드 전압(R10)은 제9 프로그램 상태(P9)와 제10 프로그램 상태(P10)를 구분하는 리드 전압이고, 제11 리드 전압(R11)은 제10 프로그램 상태(P10)와 제11 프로그램 상태(P11)를 구분하는 리드 전압이고, 제12 리드 전압(R12)은 제11 프로그램 상태(P11)와 제12 프로그램 상태(P12)를 구분하는 리드 전압이고, 제13 리드 전압(R13)은 제12 프로그램 상태(P12)와 제13 프로그램 상태(P13)를 구분하는 리드 전압이고, 제14 리드 전압(R14)은 제13 프로그램 상태(P13)와 제14 프로그램 상태(P14)를 구분하는 리드 전압이고, 제15 리드 전압(R15)은 제14 프로그램 상태(P14)와 제15 프로그램 상태(P15)를 구분하는 리드 전압일 수 있다.
도 9는 본 발명의 실시 예에 따른 복수의 프로그램 루프에서 검증 동작의 시작 시점과 종료 시점을 설명하기 위한 도면이다.
도 9에서, 복수의 메모리 셀들 각각은 멀티 레벨 셀(Multi Level Cell; TLC), 트리플 레벨 셀(TLC) 또는 쿼드 레벨 셀(Quad Level Cell; QLC)인 것으로 가정한다. 도 9를 참조하면, 복수의 프로그램 루프들이 도시되어 있다. 복수의 프로그램 루프들은 프로그램 전압 인가 동작과 검증 동작들을 각각 포함할 수 있다. 프로그램 전압이 인가되고 난 뒤에 복수의 프로그램 레벨들에 대한 검증 동작들이 수행될 수 있다. 도 9에서 가로축은 시간을 의미하고 세로축은 전압의 크기를 의미할 수 있다.
본 발명의 실시 예에 따르면, 모든 프로그램 레벨에 대한 검증 동작 수행하지 않고, 특정 프로그램 레벨에 대한 검증 동작들을 수행하여 프로그램 시간을 단축할 수 있다. 검증 동작이 수행되는 프로그램 레벨은 워드 라인에 인가되는 전압에 대한 패일 비트 수를 기초로 결정될 수 있다.
도 9에서, 제1 프로그램 루프(PL1)가 수행될 때, 제1 프로그램 전압(Vp1)이 인가된 후에 복수의 메모리 셀들의 프로그램 레벨을 검증하기 위하여 제1 검증 전압(V1)이 인가될 수 있다. 제1 검증 전압(V1)은 제1 프로그램 레벨을 검증하기 위해 워드 라인에 인가되는 전압일 수 있다.
제N-2 프로그램 루프(PL(N-2))가 수행될 때, 제N-2 프로그램 전압(Vp(N-2))이 인가될 수 있다. 제N-2 프로그램 루프(PL(N-2))에서, 제1 검증 전압(V1)과 제2 검증 전압(V2)이 순차적으로 인가될 수 있다. 제2 검증 전압(V2)은 제2 프로그램 레벨을 검증하기 위해 워드 라인에 인가되는 전압일 수 있다. 제2 검증 전압(V2)이 인가되는 제N-2 프로그램 루프(PL(N-2))는 제2 검증 전압(V2)에 대응하는 검증 동작의 시작 시점일 수 있다.
본 발명의 실시 예에서, 제1 검증 전압(V1)은 제N-1 프로그램 루프(PL(N-1))까지 인가될 수 있다. 제1 검증 전압(V1)이 마지막으로 인가되는 제N-1 프로그램 루프(PL(N-1))가 제1 검증 전압(V2)에 대응하는 검증 동작의 종료 시점일 수 있다. 제N 프로그램 루프(PLN)에서, 제2 검증 전압(V2)에 대한 검증 동작만 수행될 수 있다.
본 발명의 실시 예에서, 제1 프로그램 루프(PL1)에서 수행된 검증 동작을 통해 제2 프로그램 레벨에 대응하는 검증 동작의 시작 시점이 제N-2 프로그램 루프(PL(N-2))로 결정될 수 있다. 제1 프로그램 루프(PL1)에서 수행된 검증 동작을 통해 제1 프로그램 레벨에 대응하는 검증 동작의 종료 시점이 제N-1 프로그램 루프(PL(N-1))로 결정될 수 있다.
마찬가지로, 복수의 프로그램 레벨들 각각에 대응하는 검증 동작의 시작 시점과 종료 시점이 결정될 수 있다.
도 10은 본 발명의 실시 예에 따른 검증 동작을 수행하는 방법을 설명하기 위한 블럭도이다.
도 10을 참조하면, 제어로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)를 제어할 수 있다.
본 발명의 실시 예에 따라, 제어로직(140)은 읽기 및 쓰기 회로(130)와 전류 센싱 회로(160)에 제어신호를 전송할 수 있다. 메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BLs)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다.
어드레스 디코더(120)는 메모리 셀 어레이(110)와 워드 라인들(WLs)을 통해 연결될 수 있다. 어드레스 디코더(120)는 워드 라인을 통해 선택된 메모리 셀들에 전압 생성부(150)에서 생성된 전압을 인가할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 대응하는 메모리 셀의 프로그램 상태(Program state)에 따라 흐르는 전류량의 변화를 감지한 센싱 데이터를 전류 센싱 회로(160)으로 전송한다.
전압 생성부(150)는 제어로직(140)에 의해 다양한 전압을 생성할 수 있다. 전압 생성부(150)는 프로그램 레벨의 검증 전압, 프로그램 레벨의 리드 전압, 프로그램 레벨의 이중 검증 전압을 생성할 수 있다. 생성된 전압은 워드 라인을 통해 선택된 메모리 셀들에 인가될 수 있다.
전류 센싱 회로(160)는 읽기 및 쓰기 회로(130)로부터 센싱 데이터를 수신하여 전류 센싱 동작을 수행할 수 있다. 전류 센싱 동작은 메모리 셀들이 목표 상태로 프로그램 되었는지를 판단하는 동작으로써, 개별 전류 센싱 동작 및 전체 전류 센싱 동작을 포함할 수 있다.
전류 센싱 회로(160)는 미리 설정된 허용 비트에 응답하여 기준 전류 및 기준 전압을 생성할 수 있고, 센싱 데이터에 따라 검증 전류 및 검증 전압을 생성할 수 있다. 전류 센싱 회로(160)는 기준 전압과 검증 전압을 서로 비교하여 패스 신호 또는 패일 신호를 제어로직(140)으로 전송할 수 있다.
본 발명의 실시 예에서, 전류 센싱 회로(160)는 워드 라인에 인가된 검증 전압과 메모리 셀들의 문턱전압을 비교하여 패일 비트 수를 카운트할 수 있다. 전류 센싱 회로(160)는 카운트한 패일 비트 수에 대한 정보를 제어로직(140)으로 전송할 수 있다.
본 발명의 다른 실시 예에서, 제어로직(140)은 패일 비트 카운터를 포함할 수 있다. 패일 비트 카운터는 전류 센싱 회로(160)에서 수신한 신호를 기초로 워드 라인에 인가된 검증 전압과 메모리 셀들의 문턱전압을 비교하여 패일 비트 수를 카운트할 수 있다.
제어로직(140)은 메모리 셀들의 문턱전압들과 검증 전압을 비교하는 검증 동작을 복수의 프로그램 레벨들에 대하여 각각 수행하도록 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)를 제어할 수 있다. 제어로직(140)은 복수의 프로그램 레벨들 중 타겟 레벨과 관련된 복수의 블라인드 전압들을 워드라인에 인가하도록 어드레스 디코더(120)와 전압 생성부(150)를 제어할 수 있다. 제어로직(140)은 복수의 블라인드 전압들 각각에 대한 패일 비트 수를 이용하여 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정할 수 있다.
전압 생성부(150)가 생성하는 복수의 블라인드 전압들은 타겟 레벨의 검증 전압, 타겟 레벨의 리드 전압, 타겟 레벨의 다음 프로그램 레벨의 이중 검증 전압 또는 타겟 레벨의 다음 프로그램 레벨의 검증 전압을 포함할 수 있다.
제어로직(140)은 기준값 관리부(141), 검증 관리부(143) 및 저장부(145)를 포함할 수 있다.
기준값 관리부(141)는 복수의 블라인드 전압들 중 적어도 2 이상을 워드라인에 인가도록 어드레스 디코더(120)와 전압 생성부(150)를 제어할 수 있다. 기준값 관리부(141)는 패일 비트 수에 대한 기준값을 결정할 수 있다. 본 발명의 실시 예에서, 기준값 관리부(141)는 프리 프로그램 펄스에 따라 룩업 테이블에 저장된 패일 비트 수를 기초로 기준값을 결정할 수 있다.
검증 관리부(143)는 복수의 블라인드 전압들 중 패일 비트 수가 기준값에 가장 근접하는 타겟 전압을 결정할 수 있다. 검증 관리부(143)는 타겟 전압에 대한 패일 비트 수를 기초로 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정할 수 있다. 본 발명의 실시 예에서, 검증 관리부(143)는 타겟 전압에 대한 패일 비트 수를 기초로 타겟 레벨에 대응하는 검증 동작의 종료 시점을 결정할 수 있다.
저장부(145)는 복수의 블라인드 전압들 각각에 대한 패일 비트 수, 기준값 또는 타겟 전압에 대한 정보를 저장할 수 있다.
본 발명의 다른 실시 예에서, 제어로직(140)은 복수의 프로그램 레벨들 중 제1 레벨과 관련된 복수의 블라인드 전압들을 전압 크기 순으로 워드라인에 인가하도록 어드레스 디코더(120)와 전압 생성부(150)를 제어할 수 있다. 제어로직(140)은 복수의 블라인드 전압들 각각에 대한 패일 비트 수를 이용하여 제1 레벨의 다음 프로그램 레벨인 제2 레벨에 대응하는 검증 동작의 시작 시점을 결정할 수 있다.
전압 생성부(150)가 생성하는 복수의 블라인드 전압들은 제1 레벨의 검증 전압, 제1 레벨의 리드 전압, 제2 레벨의 이중 검증 전압 또는 제2 레벨의 검증 전압을 포함할 수 있다.
기준값 관리부(141)는 패일 비트 수가 기준값보다 크거나 같은 타겟 전압이 상기 워드라인에 인가될 때까지 제1 레벨과 관련된 복수의 블라인드 전압들을 전압 크기 순으로 인가하도록 어드레스 디코더(120)와 전압 생성부(150)를 제어할 수 있다. 기준값 관리부(141)는 타겟 전압에 대한 패일 비트 수를 기초로 제2 레벨에 대응하는 검증 동작의 시작 시점을 결정할 수 있다. 기준값 관리부(141)는 타겟 전압에 대한 패일 비트 수를 기초로 제1 레벨에 대응하는 검증 동작의 종료 시점을 결정할 수 있다.
도 11은 본 발명의 실시 예에 따른 복수의 블라인드 전압들 중 타겟 전압을 결정하는 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 셀들의 문턱전압분포가 워드 라인에 인가되는 프로그램 전압에 의해 증가될 수 있다. 프로그램 전압이 인가된 뒤에 복수의 블라인드 전압들이 인가될 수 있다. 도 11의 가로축은 메모리 셀들의 개수를 나타내고, 세로축은 메모리 셀들의 문턱전압을 나타낼 수 있다.
도 11은 제1 프로그램 루프가 수행되는 중이라고 가정될 수 있다. 소거 상태(E)인 메모리 셀들의 워드 라인에 프로그램 전압이 인가되면 메모리 셀들의 문턱전압분포가 P로 변경될 수 있다. 제어로직은 프로그램 전압이 인가된 뒤에 검증 동작을 수행할 수 있다.
본 발명의 실시 예에서, 제어로직은 제1 검증 레벨과 관련된 복수의 블라인드 전압들을 워드 라인에 인가하도록 어드레스 디코더와 전압 생성부를 제어할 수 있다. 워드 라인을 통해 메모리 셀들에 인가되는 복수의 블라인드 전압들은 제1 검증 레벨에 대응하는 제1 검증 전압, 제1 리드 전압, 제2 검증 레벨에 대응하는 제2 검증 전압, 제2 이중 검증 전압을 포함할 수 있다.
본 발명의 실시 예에서, 제어로직은 복수의 블라인드 전압들 각각에 대한 패일 비트 수에 대한 정보를 획득할 수 있다. 제어로직은 패일 비트 수를 기초로 제2 검증 레벨에 대응하는 검증 동작의 시작 시점을 결정할 수 있다.
제어로직은 검증 동작 시, 워드 라인에 인가된 제1 검증 전압에 대응하여 제1 패일 비트 수를 카운트 할 수 있다. 제어로직은 검증 동작 시, 워드 라인에 인가된 제1 리드 전압에 대응하여 제2 패일 비트 수를 카운트 할 수 있다. 제어로직은 검증 동작 시, 워드 라인에 인가된 제2 이중 검증 전압에 대응하여 제3 패일 비트 수를 카운트 할 수 있다. 제어로직은 검증 동작 시, 워드 라인에 인가된 제2 검증 전압에 대응하여 제4 패일 비트 수를 카운트 할 수 있다.
예를 들어, 소거 상태(E)인 메모리 셀들의 워드 라인에 인가된 프로그램 전압으로 인하여 메모리 셀들의 문턱전압분포가 P로 변경될 수 있다. 기준값 관리부는 복수의 블라인드 전압들 중 타겟 전압을 결정하기 위한 기준값을 결정할 수 있다. 본 발명의 실시 예에서, 기준값 관리부는 프리 프로그램 펄스에 따라 룩업 테이블에 저장된 패일 비트 수를 기초로 기준값을 결정할 수 있다.
제어로직은 기준값과 제1 패일 비트 수, 제2 패일 비트 수, 제3 패일 비트 수 및 제4 패일 비트 수를 각각 비교할 수 있다. 도 11에서, 첫 번째 프로그램 전압으로 인하여 메모리 셀들의 문턱전압들이 제1 검증 전압보다 상승하여 제1 패일 비트 수가 0일 수 있다. 검증 관리부는 복수의 플라인드 전압들 중 패일 비트 수가 기준값에 가장 근접한 타겟 전압을 결정할 수 있다.
도 11에서, 기준값에 가장 근접한 블라인드 전압은 제1 리드 전압이다. 본 발명의 실시 예에 따르면, 제1 리드 전압이 타겟 전압으로 결정될 수 있다. 검증 관리부는 제1 리드 전압에 대응하여 카운트된 제2 패일 비트 수를 기초로 제2 검증 레벨에 대응하는 검증 동작의 시작 시점을 결정할 수 있다. 검증 관리부는 제2 패일 비트 수를 기초로 제1 검증 레벨에 대응하는 검증 동작의 종료 시점을 결정할 수 있다.
타겟 전압에 대응되는 패일 비트 수는 메모리 셀들의 프로그램 속도를 나타낼 수 있다. 예를 들어, 메모리 셀들의 프로그램 속도가 빠를수록 타겟 전압에 대응되는 패일 비트 수가 적을 수 있다. 반대로 메모리 셀들의 프로그램 속도가 느릴수록 타겟 전압에 대응되는 패일 비트 수가 많을 수 있다. 검증 관리부는 패일 비트 수에 따라 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 조절할 수 있다.
본 발명의 다른 실시 예에서, 제어로직은 제1 검증 레벨과 관련된 복수의 블라인드 전압들을 전압 크기 순으로 워드 라인에 인가하도록 어드레스 디코더와 전압 생성부를 제어할 수 있다. 기준값 관리부는 복수의 블라인드 전압들 중 타겟 전압을 결정하기 위한 기준값을 결정할 수 있다. 검증 관리부는 검증 동작 시, 워드 라인에 인가된 전압에 대한 패일 비트 수와 기준값을 비교할 수 있다. 검증 관리부는 패일 비트 수가 기준값보다 크거나 같은 타겟 전압을 결정할 수 있다. 검증 관리부는 타겟 전압에 대한 패일 비트 수를 기초로 제2 검증 레벨에 대응하는 검증 동작의 시작 시점을 결정할 수 있다.
본 발명의 다른 실시 예에 따르면, 도 11에서, 검증 관리부는 타겟 전압을 제2 이중 검증 전압으로 결정할 수 있다. 제2 이중 검증 전압이 기준값보다 패일 비트 수가 큰 블라인드 전압일 수 있다.
도 12는 본 발명의 실시 예에 따른 검증 동작을 수행하는 방법을 설명하기 위한 순서도이다.
도 12를 참조하면, 제어로직은 검증 동작 시 워드 라인에 인가된 복수의 블라인드 전압들에 대한 패일 비트 수를 각각 카운트해야 타겟 전압을 결정할 수 있다. 제어로직은 타겟 전압에 대한 패일 비트 수를 기초로 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정할 수 있다.
S1210 단계에서, 제어로직은 복수의 프로그램 레벨들 중 타겟 레벨과 관련된 복수의 블라인드 전압들을 워드라인에 인가하도록 주변회로를 제어할 수 있다. 기준값 관리부는 복수의 블라인드 전압들 중 적어도 2 이상을 워드라인에 인가도록 어드레스 디코더와 전압 생성부을 제어할 수 있다.
S1220 단계에서, 기준값 관리부는 패일 비트 수에 대한 기준값을 결정할 수 있다. 본 발명의 실시 예에서, 기준값 관리부는 프리 프로그램 펄스에 따라 룩업 테이블에 저장된 패일 비트 수를 기초로 기준값을 결정할 수 있다.
S1230 단계에서, 검증 관리부는 복수의 블라인드 전압들 중 타겟 전압을 결정할 수 있다. 본 발명의 실시 예에서, 검증 관리부는 복수의 블라인드 전압들 중 패일 비트 수가 기준값에 가장 근접하는 타겟 전압을 결정할 수 있다.
S1240 단계에서, 검증 관리부는 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정할 수 있다. 본 발명의 실시 예에서, 검증 관리부는 타겟 전압에 대한 패일 비트 수를 기초로 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정할 수 있다.
S1250 단계에서, 검증 관리부는 타겟 레벨에 대응하는 검증 동작의 종료 시점을 결정할 수 있다. 본 발명의 실시 예에서, 검증 관리부는 타겟 전압에 대한 패일 비트 수를 기초로 타겟 레벨에 대응하는 검증 동작의 종료 시점을 결정할 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 검증 동작을 수행하는 방법을 설명하기 위한 순서도이다.
도 13을 참조하면, 제어로직은 검증 동작 시 워드 라인에 전압 크기 순서대로 인가된 복수의 블라인드 전압들에 대한 패일 비트 수 기준값과 비교할 수 있다. 패일 비트 수가 기준값보다 크거나 같은 타겟 전압이 검출되면, 제어로직은 워드 라인에 전압을 인가하지 않을 수 있다. 제어로직은 타겟 전압에 대한 패일 비트 수를 기초로 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정할 수 있다.
S1310 단계에서, 제어로직은 워드라인에 제1 레벨과 관련된 복수의 블라인드 전압들을 전압 크기 순으로 인가하도록 주변회로를 제어할 수 있다. 제어로직은 복수의 프로그램 레벨들 중 제1 레벨과 관련된 복수의 블라인드 전압들을 전압 크기 순으로 워드라인에 인가하도록 어드레스 디코더와 전압 생성부을 제어할 수 있다. 전압 생성부가 생성하는 복수의 블라인드 전압들은 제1 레벨의 검증 전압, 제1 레벨의 리드 전압, 제2 레벨의 이중 검증 전압 또는 제2 레벨의 검증 전압을 포함할 수 있다.
S1320 단계에서, 기준값 관리부는 패일 비트 수에 대한 기준값을 결정할 수 있다. 본 발명의 실시 예에서, 기준값 관리부는 프리 프로그램 펄스에 따라 룩업 테이블에 저장된 패일 비트 수를 기초로 기준값을 결정할 수 있다.
S1330 단계에서, 검증 관리부는 복수의 블라인드 전압들 중 타겟 전압을 결정할 수 있다. 본 발명의 실시 예에서, 기준값 관리부는 패일 비트 수가 기준값보다 크거나 같은 타겟 전압이 상기 워드라인에 인가될 때까지 제1 레벨과 관련된 복수의 블라인드 전압들을 전압 크기 순으로 인가하도록 어드레스 디코더와 전압 생성부을 제어할 수 있다. 기준값 관리부는 타겟 전압이 결정된 것에 대응하여 워드 라인에 블라인드 전압을 인가하지 않을 수 있다.
S1340 단계에서, 검증 관리부는 제2 레벨에 대응하는 검증 동작의 시작 시점을 결정할 수 있다. 본 발명의 실시 예에서, 기준값 관리부는 타겟 전압에 대한 패일 비트 수를 기초로 제2 레벨에 대응하는 검증 동작의 시작 시점을 결정할 수 있다.
S1350 단계에서, 검증 관리부는 제1 레벨에 대응하는 검증 동작의 종료 시점을 결정할 수 있다. 본 발명의 실시 예에서, 기준값 관리부는 타겟 전압에 대한 패일 비트 수를 기초로 제1 레벨에 대응하는 검증 동작의 종료 시점을 결정할 수 있다.
도 14는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(solid state drive; SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 14를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 SSD(2200) 를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리들(2231~223n)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리들(2231~223n)로 전송될 수 있다.
불휘발성 메모리들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 커패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 15는 도 14의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 15를 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블록들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리들(2231~223n)로 제공하거나, 불휘발성 메모리들(2231~223n)로부터 읽힌 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 16을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리(3231~3232), PMIC(power management integrated circuit; 3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 14에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리들(3231~3232)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리들(3231~3232)로 전송될 수 있다.
불휘발성 메모리들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 17은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 17을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 14에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리들(4230)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리(4230)로 전송될 수 있다.
불휘발성 메모리(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면이다. 도 18을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 메모리 장치(100), 도 14의 SSD(2200), 도 16의 데이터 저장 장치(3200) 및 도 17의 데이터 저장 장치(4200)로 구성될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
50: 메모리 시스템
100: 메모리 장치
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 워드 라인을 통해 프로그램 전압이 인가되는 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 셀들의 문턱전압들과 검증 전압을 비교하는 검증 동작을 복수의 프로그램 레벨들에 대하여 각각 수행하는 주변회로; 및
    상기 복수의 프로그램 레벨들 중 타겟 레벨과 관련된 복수의 블라인드 전압들을 상기 워드 라인에 인가하도록 상기 주변회로를 제어하고, 상기 복수의 블라인드 전압들 각각에 대한 패일 비트 수를 이용하여 상기 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 제어로직을 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 복수의 블라인드 전압들은,
    상기 타겟 레벨의 검증 전압, 상기 타겟 레벨의 리드 전압, 상기 타겟 레벨의 다음 프로그램 레벨의 이중 검증 전압 또는 상기 타겟 레벨의 다음 프로그램 레벨의 검증 전압을 포함하는 메모리 장치.
  3. 제2항에 있어서, 상기 제어로직은,
    상기 복수의 블라인드 전압들 중 적어도 2 이상을 상기 워드 라인에 인가하고, 상기 패일 비트 수에 대한 기준값을 결정하는 기준값 관리부를 포함하는 메모리 장치.
  4. 제3항에 있어서, 상기 기준값 관리부는,
    프리 프로그램 펄스에 따라 룩업 테이블에 저장된 패일 비트 수를 기초로 상기 기준값을 결정하는 메모리 장치.
  5. 제3항에 있어서, 상기 제어로직은,
    상기 복수의 블라인드 전압들 중 패일 비트 수가 상기 기준값에 가장 근접하는 타겟 전압을 결정하는 검증 관리부를 포함하는 메모리 장치.
  6. 제5항에 있어서, 상기 검증 관리부는,
    상기 타겟 전압에 대한 패일 비트 수를 기초로 상기 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 메모리 장치.
  7. 제5항에 있어서, 상기 검증 관리부는,
    상기 타겟 전압에 대한 패일 비트 수를 기초로 상기 타겟 레벨에 대응하는 검증 동작의 종료 시점을 결정하는 메모리 장치.
  8. 제5항에 있어서, 상기 제어로직은,
    상기 복수의 블라인드 전압들 각각에 대한 패일 비트 수, 상기 기준값 또는 상기 타겟 전압에 대한 정보를 저장하는 저장부를 더 포함하는 메모리 장치.
  9. 워드 라인을 통해 프로그램 전압이 인가되는 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 셀들의 문턱전압들과 검증 전압을 비교하는 검증 동작을 복수의 프로그램 레벨들에 대하여 각각 수행하는 주변회로; 및
    상기 복수의 프로그램 레벨들 중 제1 레벨과 관련된 복수의 블라인드 전압들을 전압 크기 순으로 상기 워드 라인에 인가하도록 상기 주변회로를 제어하고, 상기 복수의 블라인드 전압들 각각에 대한 패일 비트 수를 이용하여 상기 제1 레벨의 다음 프로그램 레벨인 제2 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 제어로직을 포함하는 메모리 장치.
  10. 제9항에 있어서, 상기 복수의 블라인드 전압들은,
    상기 제1 레벨의 검증 전압, 상기 제1 레벨의 리드 전압, 상기 제2 레벨의 이중 검증 전압 또는 상기 제2 레벨의 검증 전압을 포함하는 메모리 장치.
  11. 제10항에 있어서, 상기 제어로직은,
    프리 프로그램 펄스에 따라 룩업 테이블에 저장된 패일 비트 수를 기초로 상기 패일 비트 수에 대한 기준값을 결정하는 기준값 관리부를 포함하는 메모리 장치.
  12. 제11항에 있어서, 상기 제어로직은,
    패일 비트 수가 상기 기준값보다 크거나 같은 타겟 전압이 상기 워드 라인에 인가될 때까지 상기 제1 레벨과 관련된 복수의 블라인드 전압들을 전압 크기 순으로 인가하고, 상기 타겟 전압에 대한 패일 비트 수를 기초로 상기 제2 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 검증 관리부를 포함하는 메모리 장치.
  13. 제12항에 있어서, 상기 검증 관리부는,
    상기 타겟 전압에 대한 패일 비트 수를 기초로 상기 제1 레벨에 대응하는 검증 동작의 종료 시점을 결정하는 메모리 장치.
  14. 제12항에 있어서, 상기 제어로직은,
    상기 복수의 블라인드 전압들 각각에 대한 패일 비트 수, 상기 기준값 또는 상기 타겟 전압에 대한 정보를 저장하는 저장부를 더 포함하는 메모리 장치.
  15. 워드 라인을 통해 메모리 셀들에 프로그램 전압을 인가하는 단계; 및
    복수의 프로그램 레벨들 각각에 대하여 상기 메모리 셀들의 문턱전압들과 검증 전압을 비교하는 검증 동작을 수행하는 단계를 포함하고,
    상기 검증 동작을 수행하는 단계는,
    상기 복수의 프로그램 레벨들 중 타겟 레벨과 관련된 복수의 블라인드 전압들을 상기 워드 라인에 인가하는 단계, 및
    상기 복수의 블라인드 전압들 각각에 대한 패일 비트 수를 이용하여 상기 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 단계를 포함하는 메모리 장치의 동작방법.
  16. 제15항에 있어서, 상기 복수의 블라인드 전압들을 상기 워드 라인에 인가하는 단계는,
    상기 타겟 레벨의 검증 전압, 상기 타겟 레벨의 리드 전압, 상기 타겟 레벨의 다음 프로그램 레벨의 이중 검증 전압 또는 상기 타겟 레벨의 다음 프로그램 레벨의 검증 전압 중 2 이상을 상기 워드 라인에 인가하는 단계; 및
    상기 패일 비트 수에 대한 기준값을 결정하는 단계를 더 포함하는 메모리 장치의 동작방법.
  17. 제16항에 있어서, 상기 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 단계는,
    상기 복수의 블라인드 전압들 중 패일 비트 수가 상기 기준값에 가장 근접하는 타겟 전압을 결정하는 단계; 및
    상기 타겟 전압에 대한 패일 비트 수를 기초로 상기 타겟 레벨의 다음 프로그램 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 단계를 더 포함하는 메모리 장치의 동작방법.
  18. 제17항에 있어서,
    상기 타겟 전압에 대한 패일 비트 수를 기초로 상기 타겟 레벨에 대응하는 검증 동작의 종료 시점을 결정하는 단계를 더 포함하는 메모리 장치의 동작방법.
  19. 워드 라인을 통해 메모리 셀들에 프로그램 전압을 인가하는 단계; 및
    복수의 프로그램 레벨들 각각에 대하여 상기 메모리 셀들의 문턱전압들과 검증 전압을 비교하는 검증 동작을 수행하는 단계를 포함하고,
    상기 검증 동작을 수행하는 단계는,
    상기 복수의 프로그램 레벨들 중 제1 레벨과 관련된 복수의 블라인드 전압들을 전압 크기 순으로 상기 워드 라인에 인가하는 단계, 및
    상기 복수의 블라인드 전압들 각각에 대한 패일 비트 수를 이용하여 상기 제1 레벨의 다음 프로그램 레벨인 제2 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 단계를 포함하는 메모리 장치의 동작방법.
  20. 제19항에 있어서, 상기 검증 동작을 수행하는 단계는,
    프리 프로그램 펄스에 따라 룩업 테이블에 저장된 패일 비트 수를 기초로 기준값을 결정하는 단계;
    패일 비트 수가 상기 기준값보다 크거나 같은 타겟 전압이 상기 워드 라인에 인가될 때까지 상기 제1 레벨과 관련된 복수의 블라인드 전압들을 전압 크기 순으로 인가하는 단계; 및
    상기 타겟 전압에 대한 패일 비트 수를 기초로 상기 제2 레벨에 대응하는 검증 동작의 시작 시점을 결정하는 단계를 포함하는 메모리 장치의 동작방법.
KR1020210106153A 2021-08-11 2021-08-11 메모리 장치 및 그 동작 방법 KR20230024065A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210106153A KR20230024065A (ko) 2021-08-11 2021-08-11 메모리 장치 및 그 동작 방법
US17/575,393 US11961574B2 (en) 2021-08-11 2022-01-13 Memory device and method of operating the same
CN202210166736.0A CN115910172A (zh) 2021-08-11 2022-02-23 存储器设备和操作该存储器设备的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210106153A KR20230024065A (ko) 2021-08-11 2021-08-11 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20230024065A true KR20230024065A (ko) 2023-02-20

Family

ID=85177077

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210106153A KR20230024065A (ko) 2021-08-11 2021-08-11 메모리 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US11961574B2 (ko)
KR (1) KR20230024065A (ko)
CN (1) CN115910172A (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462990B1 (en) * 2000-12-29 2002-10-08 Intel Corporation Post erase repair to enhance performance in a flash memory
KR101211840B1 (ko) 2010-12-30 2012-12-12 에스케이하이닉스 주식회사 반도체 메모리 장치의 프로그램 방법
KR102475448B1 (ko) * 2016-09-29 2022-12-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20190012012A (ko) * 2017-07-26 2019-02-08 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR20190057517A (ko) 2017-11-20 2019-05-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Also Published As

Publication number Publication date
US20230046005A1 (en) 2023-02-16
US11961574B2 (en) 2024-04-16
CN115910172A (zh) 2023-04-04

Similar Documents

Publication Publication Date Title
US10249383B2 (en) Data storage device and operating method thereof
US10902928B2 (en) Memory system, operation method thereof, and nonvolatile memory device
US20210265004A1 (en) Storage device and operating method thereof
US11360886B2 (en) Storage device and operating method thereof
KR20220082473A (ko) 메모리 장치 및 그 동작 방법
US10991432B2 (en) Storage device and method of operating the same
US11961561B2 (en) Memory device and method of operating the same
US11481128B2 (en) Storage device and operating method thereof
US9837166B2 (en) Data storage device and operating method thereof
US11842779B2 (en) Memory device and operating method for performing verify operation
US11586379B2 (en) Memory system and method of operating the same
KR102372828B1 (ko) 불휘발성 메모리 장치 및 그것을 포함하는 데이터 저장 장치
US10998053B2 (en) Memory device and operating method thereof for applying a channel precharge voltage to bit lines after a sensing operation
CN112783431A (zh) 存储装置及其操作方法
US11961574B2 (en) Memory device and method of operating the same
KR20210054396A (ko) 저장 장치 및 그 동작 방법
US11782644B2 (en) Memory system and method of operating the same
US20230350576A1 (en) Memory device and program speed control method thereof
US11923014B2 (en) Memory system compensating for performance deterioration of a memory device
US20230051018A1 (en) Memory system and method of operating the same
KR20220113150A (ko) 메모리 장치 및 그 동작 방법
KR20220150147A (ko) 메모리 장치 및 그 동작 방법
KR20220059272A (ko) 저장 장치 및 그 동작 방법