CN110473584B - 固态储存装置中已抹除区块的再验证方法 - Google Patents

固态储存装置中已抹除区块的再验证方法 Download PDF

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Abstract

本发明公开了一种固态储存装置中已抹除区块的再验证方法，包括下列步骤：针对一选定区块发出一抹除指令至该阵列控制电路；于收到一抹除完成信息后，判断该区块是否符合一设定条件；当该选定区块符合该设定条件时，将该选定区块记录为一好的区块；以及当该选定区块未符合该设定条件时，进行一选定区块再确认程序；其中，于该选定区块再确认程序中，读取该选定区块中的数据，并根据非抹除状态的记忆胞数目来将该选定区块记录为该好的区块或者一缺陷区块。

Description

固态储存装置中已抹除区块的再验证方法
技术领域
本发明是有关于一种固态储存装置的控制方法，且特别是有关于一种固态储存装置中已抹除区块的再验证方法。
背景技术
众所周知，固态储存装置(Solid State Storage Device)已经非常广泛的应用于各种电子产品，例如SD卡、固态硬盘等等。
固态储存装置中包括一非挥发性记忆体(non-volatile memory)。当数据写入非挥发性记忆体后，一旦固态储存装置的电源被关闭，数据仍可保存在非挥发性记忆体中。快闪记忆体(flash memory)为目前使用量最大的一种非挥发性记忆体，而快闪记忆体中又以反及闸快闪记忆体(NAND flash memory)的容量最大。
请参照图1，其所绘示为固态储存装置示意图。固态储存装置10包括：界面控制电路101以及非挥发性记忆体105。其中，非挥发性记忆体105中更包含记忆胞阵列(memorycell array)109和阵列控制电路(array control circuit)111。
固态储存装置10经由一外部总线12连接至主机(host)14，其中外部总线12可为USB总线、SATA总线、PCIe总线、M.2总线或者U.2总线等等。
再者，界面控制电路101经由一内部总线113连接至非挥发性记忆体105，用以根据主机14所发出的写入命令进一步操控阵列控制电路111，将主机14的写入数据存入记忆胞阵列109，以及根据主机14所发出的读取命令进一步操控阵列控制电路111，使得阵列控制电路111由记忆胞阵列109中取得读取数据，经由界面控制电路101传递至主机14。
基本上，界面控制电路101中有一组预设读取电压组(default read voltageset)。于读取周期(read cycle)时，界面控制电路101经由内部总线113，传送操作指令到非挥发性记忆体105内的阵列控制电路111，令其利用此预设读取电压组来读取非挥发性记忆体105中记忆胞阵列109之前所存入的数据。
再者，界面控制电路101中的错误校正码电路(简称ECC电路)104用来更正读取数据中的错误位元(error bits)，并且于更正完成后将正确的读取数据传递至主机14。详细说明如下：
根据每个记忆胞所储存的数据量，可进一步区分为每个记忆胞储存一位元的单层记忆胞(Single-Level Cell，简称SLC记忆胞)、每个记忆胞储存二位元的多层记忆胞(Multi-Level Cell，简称MLC记忆胞)、每个记忆胞储存三位元的三层记忆胞(Triple-Level Cell，简称TLC记忆胞)以及每个记忆胞储存四位元的四层记忆胞(Quad-LevelCell，简称QLC记忆胞)。因此，记忆胞阵列109可为SLC记忆胞阵列、MLC记忆胞阵列、TLC记忆胞阵列或者QLC记忆胞阵列。
在记忆胞阵列109里，每个记忆胞内皆包括一浮动栅极晶体管(floating gatetransistor)，而阵列控制电路111可控制热载子(hot carrier)注入浮动栅极(floatinggate)的数量，来控制浮动栅极晶体管的储存状态。换言之，一个记忆胞内的浮动栅极晶体管可记录二种储存状态即为SLC记忆胞；一个记忆胞内的浮动栅极晶体管可记录四种储存状态即为MLC记忆胞；一个记忆胞内的浮动栅极晶体管可记录八种储存状态即为TLC记忆胞；一个记忆胞内的浮动栅极晶体管可记录十六种储存状态即为QLC记忆胞。
请参照图2，其所绘示为理想状态下的TLC记忆胞储存状态示意图。TLC记忆胞可以根据热载子的注入量而呈现八个储存状态“Erase”与“A”～“G”。在未注入热载子时，记忆胞可视为储存状态“Erase”，而根据热载子注入浮动栅极的多寡，可再区分储存状态“A”～“G”。由图2可知，储存状态“G”的记忆胞具有较高的临限电压，储存状态“Erase”的记忆胞具有较低的临限电压。
举例来说，记忆胞储存“111”的数据即视为储存状态“Erase”，记忆胞储存“011”的数据即视为储存状态“A”，记忆胞储存“001”的数据即视为储存状态“B”，记忆胞储存“101”的数据即视为储存状态“C”，记忆胞储存“100”的数据即视为储存状态“D”，记忆胞储存“000”的数据即视为储存状态“E”，记忆胞储存“010”的数据即视为储存状态“F”，记忆胞储存“110”的数据即视为储存状态“G”。
一般而言，于编程周期(program cycle)时，若将多个记忆胞编程为相同的储存状态时，并非每个记忆胞的临限电压都会相同，而是会呈现一分布曲线(distributioncurve)，且其分布曲线可对应至一中位临限电压。由图2可知，储存状态“Erase”的中位临限电压为Ver，储存状态“A”的中位临限电压为Va，储存状态“B”的中位临限电压为Vb，储存状态“C”的中位临限电压为Vc，储存状态“E”的中位临限电压为Ve，储存状态“F”的中位临限电压为Vf，储存状态“G”的中位临限电压为Vg。举例来说，在统计储存状态“A”的所有记忆胞的临限电压后，中位临限电压Va的记忆胞数目最多。
在图2中，根据TLC记忆胞中的八个储存状态的分布曲线可决定一个预设读取电压组，此预设读取电压组中包括七个读取电压Vra～Vrg。也就是说，于读取周期(read cycle)时，界面控制电路101即提供预设读取电压组中的读取电压Vra～Vrg至阵列控制电路111，以检测记忆胞阵列109中TLC记忆胞的储存状态。
于读取周期时，阵列控制电路111至少需要进行三次读取步骤(read step)后才能判定TLC记忆胞的储存状态。以下以读取储存状态“C”的TLC记忆胞来进行说明。
在第一读取步骤时，阵列控制电路111提供读取电压Vrd至记忆胞阵列109，临限电压小于读取电压Vrd而被开启的TLC记忆胞则被判定为储存状态“Erase”、“A”、“B”或“C”。反之，临限电压大于读取电压Vrd而无法被开启的TLC记忆胞被判定为储存状态“D”、“E”、“F”或“G”。
在第二读取步骤时，阵列控制电路111提供读取电压Vrb至记忆胞阵列109，临限电压大于读取电压Vrb而无法被开启的TLC记忆胞被判定为储存状态“B”或“C”。反之，临限电压小于读取电压Vrb而被开启的TLC记忆胞则被判定为储存状态“Erase”或“A”。
在第三读取步骤时，阵列控制电路111提供读取电压Vrc至记忆胞阵列109，临限电压大于读取电压Vrc而无法被开启的TLC记忆胞被判定为储存状态“C”。反之，临限电压小于读取电压Vrc而被开启的TLC记忆胞则被判定为储存状态“B”。
由以上说明可知，预设读取电压组中的八个读取电压Vra～Vrg是用来决定TLC记忆胞储存状态的重要依据，而在读取周期的三次读取步骤中，会由八个读取电压中选择三个读取电压来决定TLC记忆胞的储存状态。
同理，针对SLC记忆胞，利用预设读取电压组中的一个读取电压并进行一次读取步骤即可判断出SLC记忆胞的二种储存状态。
针对MLC记忆胞，运用预设读取电压组的三个读取电压，并选择其中的二个读取电压来进行二次读取步骤即可判断出MLC记忆胞的四种储存状态。
针对QLC记忆胞，运用预设读取电压组的十五个读取电压，并选择其中的四个读取电压来进行四次读取步骤即可判断出QLC记忆胞的十六种储存状态。
另外，界面控制电路101以区块(block)为单位来抹除非挥发性记忆体105中的内容。当界面控制电路101欲抹除记忆胞阵列109中的一选定区块(selected block)的内容时，界面控制电路101会发出该选定区块的抹除指令(erase command)至非挥发性记忆体105。因此，于抹除周期(erase cycle)时，阵列控制电路111会将记忆胞阵列109中选定区块的所有记忆胞回复至未注入热载子的储存状态“Erase”。其中，储存状态“Erase”可称为抹除状态(erase state)。
为了要确认选定区块中的所有记忆胞可以回复到储存状态“Erase”，一种递增脉冲抹除技术(Incremental Step Pulse Erase，简称ISPE抹除技术)被提出来，而阵列控制电路111利用ISPE抹除技术来抹除选定区块。
请参照图3，其所绘示为ISPE抹除技术示意图。ISPE抹除技术是利用脉冲信号(pulse signal)来将选定区块中的记忆胞回复到储存状态“Erase”的技术。其中，抹除周期(erase cycle)包括多个抹除步骤(erase step)，每个抹除步骤中包括一抹除脉波区间(erase pulse period)以及一验证区间(verification period)。
如图3所示，时间点ta至时间点tb为第一抹除步骤的抹除脉波区间(Te1)，阵列控制电路111提供振幅为Vp1的抹除脉波至记忆胞阵列109以抹除选定区块中所有的记忆胞。
时间点tb至时间点tc为第一抹除步骤的验证区间(Tv1)，阵列控制电路111提供验证脉波至记忆胞阵列109，并根据选定区块所产生的输出电流来确认选定区块是否已经抹除成功。当阵列控制电路111确认抹除不成功时，则继续进行第二抹除步骤。
时间点tc至时间点td为第二抹除步骤的抹除脉波区间(Te2)，阵列控制电路111提供振幅为Vp2的抹除脉波至记忆胞阵列109以抹除选定区块中所有的记忆胞。其中Vp2>Vp1。
时间点td至时间点te为第二抹除步骤的验证区间(Tv2)，阵列控制电路111提供验证脉波至记忆胞阵列109，并根据选定区块所产生的输出电流来确认选定区块是否已经抹除成功。当阵列控制电路111确认抹除不成功时，则继续进行第三抹除步骤。
时间点te至时间点tf为第三抹除步骤的抹除脉波区间(Te3)，阵列控制电路111提供振幅为Vp3的抹除脉波至记忆胞阵列109以抹除选定区块中所有的记忆胞。其中Vp3>Vp2。
时间点tf至时间点tg为第三抹除步骤的验证区间(Tv3)，阵列控制电路111提供验证脉波至记忆胞阵列109，并根据选定区块所产生的输出电流来确认选定区块是否已经抹除成功。当阵列控制电路111确认抹除成功时，则结束抹除周期。
由以上的说明可知，于抹除周期时，阵列控制电路111至少执行一次抹除步骤。另外，在阵列控制电路111尚未确认选定区块已经抹除成功时，阵列控制电路111会提高抹除电压的振幅并进行下一次的抹除步骤，直到确认选定区块已经抹除成功为止。在图3中，阵列控制电路111于抹除周期中执行了三次抹除步骤后才确定选定区块已经抹除成功。
于确认选定区块已经抹除成功后，阵列控制电路111发出抹除完成信息(erasepass message)至界面控制电路101后，界面控制电路101即会将该选定区块记录为空白区块(blank block)。于后续的编程周期时，该空白区块可用来储存主机14的写入数据。
然而，由于半导体制程的持续进步，记忆胞阵列109的结构越来越复杂，容量越来越高。由3维反及闸快闪记忆体(3D NAND flash memory)所构成的固态储存装置10已逐渐取代2维反及闸快闪记忆体(2D NAMD flash memory)所构成的固态储存装置10。
在实际的运用上，界面控制电路101发出抹除指令(erase command)至非挥发性记忆体105后，虽然阵列控制电路111确认选定区块已经成功抹除并发出抹除完成信息(erasepass message)至界面控制电路101。但是，选定区块中仍会有不少记忆胞仍旧未回复至储存状态“Erase”。
如果该选定区块后续用来储存主机的写入数据，则在读取周期时会产生很多的错误位元(error bit)。当该选定区块的错误位元过多时，界面控制电路101的ECC电路104无法校正这些错误位元，即会造成读取失败(read fail)。
发明内容
本发明有关于一种固态储存装置中已抹除区块的再验证方法，该固态储存装置包括一界面控制电路与一非挥发性记忆体，且该非挥发性记忆体包括一阵列控制电路与一记忆胞阵列。其中，已抹除区块的再验证方法，包括下列步骤：针对一选定区块发出一抹除指令至该阵列控制电路；于收到一抹除完成信息后，判断该区块是否符合一设定条件；当该选定区块符合该设定条件时，将该选定区块记录为一好的区块；以及当该选定区块未符合该设定条件时，进行一选定区块再确认程序；其中，于该选定区块再确认程序中，读取该选定区块中的数据，并根据非抹除状态的记忆胞数目来将该选定区块记录为该好的区块或者一缺陷区块。
本发明有关于一种固态储存装置中已抹除区块的再验证方法，该固态储存装置包括一界面控制电路与一非挥发性记忆体，且该非挥发性记忆体包括一阵列控制电路与一记忆胞阵列。其中，已抹除区块的再验证方法，包括下列步骤：针对一选定区块发出一抹除指令至该阵列控制电路；于收到一抹除完成信息后，进行一选定区块再确认程序；其中，于该选定区块再确认程序中，读取该选定区块中的数据，并根据非抹除状态的记忆胞数目来将该选定区块记录为该好的区块或者一缺陷区块。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下。
附图说明
图1为固态储存装置示意图。
图2为理想状态下的TLC记忆胞储存状态示意图。
图3为ISPE抹除技术示意图。
图4为记忆胞阵列的示意图。
图5为本发明已抹除区块的再验证方法。
图6为抹除选定区块后其储存状态“Erase”的分布曲线示意图。
具体实施方式
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
请参照图4，其所绘示为记忆胞阵列的示意图。m×n记忆胞阵列109包括m条字元线WL(WL1～WLm)以及n条位元线BL(BL1～BLn)。每一条字元线可以对应至一行的n记忆胞。再者，每一行的n个记忆胞对应至n条位元线。以字元线WL2为例，字元线WL2可以对应至一行的n个记忆胞C21～C2n。再者，记忆胞C21～C2n接对应至n条位元线BL1～BLn。
再者，记忆胞阵列109中的一个区块中包括多条字元线所对应的所有记忆胞。举例来说，256条字元线所对应的所有记忆胞组成一个区块。因此，以TLC记忆胞来说，一个区块的大小即为(3×256×n)位元。
请参照图5，其所绘示为本发明已抹除区块的再验证方法。首先，界面控制电路101针对一选定区块发出一抹除指令至阵列控制电路111，并开始计算区块抹除时间(blockerase time)(步骤S502)。
当界面控制电路111收到阵列控制电路111的抹除完成信息(步骤S504)时，判断区块抹除时间是否大于一临限时间(步骤S506)。当区块抹除时间未大于临限时间(步骤S506)时，将选定区块记录为好的区块(good block)(步骤S520)。反之，当判断区块抹除时间大于临限时间(步骤S506)时，则进入选定区块再确认程序。
基本上，阵列控制电路111能够在短时间内抹除完成选定区块，代表该选定区块的状态尚佳。因此，该选定区块不需要进行选定区块再确认程序，直接将该选定区块设定为好的区块，而好的区块可直接做为空白区块用以储存后续主机14输出的写入数据。
反之，当阵列控制电路111需要较长的时间抹除选定区块时，代表该选定区块的状态可能会有问题。因此，界面控制电路101会进行选定区块再确认程序。
在选定区块再确认程序中，界面控制电路101读取该选定区块中的数据，并根据非抹除状态的记忆胞数目来将该选定区块记录为好的区块或者缺陷区块。其中，界面控制电路101可以根据一条字元线中非抹除状态的记忆胞数目来将选定区块记录为好的区块或者缺陷区块。或者，界面控制电路101可以根据选定区块中非抹除状态的记忆胞总数目来决定该选定区块记录为好的区块或者缺陷区块。以TLC记忆胞为例，储存状态“Erase”即为抹除状态，而储存状态“A”～“G”则为非抹除状态。
根据本发明的实施例，在选定区块再确认程序中，界面控制电路101需要逐一的确认选定区块中每一条字元线上所有记忆胞的储存状态。当选定区块中任一条字元线中的非抹除状态的记忆胞数目大于一临限数目时(threshold number)，将该选定区块记录为该缺陷区块。以及，当选定区块中每一条字元线中的非抹除状态的记忆胞数目皆未大于该临限数目时，将该选定区块记录为该好的区块。以下详细说明之。
于进行选定区块再确认程序时，设定X＝1(步骤S508)。接着，读取选定区块第X条字元线上的所有记忆胞，并计算非抹除状态的记忆胞数目(步骤S510)。当非抹除状态的记忆胞数目大于一临限数目(步骤S512)时，将选定区块记录为缺陷区块(步骤S514)。
再者，当非抹除状态的记忆胞数目未大于一临限数目(步骤S512)且选定区块尚未全部读取完成(步骤S516)时，设定X＝X+1(步骤S518)并回到步骤S510。反之，当选定区块已全部读取完成(步骤S516)时，则将选定区块记录为好的区块(步骤S520)。也就是说，选定区块的所有字元线所对应的记忆胞皆被读取并进行确认后，即可记录选定区块为好的区块。
根据本发明的实施例，当选定区块被设定为缺陷区块时，代表该缺陷区块中具有过多非抹除状态的记忆胞。因此，被界面控制电路101记录为缺陷区块后，这些区块不会再被用来储存主机14输出的写入数据，如此可以有效地防止读取失败(read fail)的发生。
在上述的实施例中，以选定区块的一条字元线中，非抹除状态的记忆胞数目来作为判断缺陷区块的依据。当然，本发明也可以适当地修改。
举例来说，在选定区块再确认程序中，也可以直接计算该选定区块中非抹除状态的记忆胞总数。如果非抹除状态的记忆胞总数大于一预设数目时，则将选定区块记录为缺陷区块。
请参照图6，其为抹除选定区块后其储存状态“Erase”的分布曲线示意图。于选定区块再确认程序中，当阵列控制电路111将读取电压Vra提供至记忆胞阵列109以读取选定区块中所有记忆胞的储存状态时，A区域的记忆胞会被判定为非抹除状态。如果A区域中的记忆胞数目大于预设数目时，则此选定区块会被记录为缺陷区块。
根据本发明的实施例，当固态储存装置10在制造完成尚未出厂时，可以利用本发明所揭露的技术来进行测试，并记录缺陷区块。举例来说，当固态储存装置10出厂前的测试阶段时，界面控制电路101可抹除记忆胞阵列109中的所有区块。之后，所有的区块皆进行一次选定区块再确定程序。也就是说，于出厂前的测试阶段，不论区块的特性好坏，皆进行选定区块再确认程序。此时，界面控制电路101发出抹除指令并抹除选定区块后，直接进行图5中步骤S508～S520即可。
再者，当固态储存装置10出厂之后，在使用者操作的过程，为了要让固态储存装置10有较佳的效率。界面控制电路101会根据抹除时间来选择特性较差的选定区块来进行选定区块再确认程序。亦即，固态储存装置10出厂之后，界面控制电路101即进行图5中所揭露的所有步骤。
另外，在上述图5的实施例中，以区块抹除时间作为设定条件。当然，本发明也可以根据其他设定条件来判断是否进行选定区块再确认程序。举例来说，界面控制电路101将选定区块的区块抹除次数(block erase count)作为设定条件，并据以决定是否进行选定区块再确认程序。当选定区块的区块抹除次数未大于一临限次数时(threshold count)，则直接将选定区块设定为好的区块。反之，当选定区块的区块抹除次数大于临限次数时，则进行选定区块再确认程序。或者，当选定区块的区块抹除次数大于临限次数时，且此区块抹除时间大于临限时间，两条件均成立时才进入选定区块再确认程序；而两条件只要其中之一不成立时，则将选定区块设定为好的区块。
另外，当固态储存装置10的记忆胞阵列109经过多次读取、编程、抹除之后，其特性会逐渐劣化。此时，缺陷区块的数目会越来愈多。因此，在ECC电路104可以成功校正错误位元的情况下，界面控制电路101可以根据记忆胞阵列109劣化程度来动态地调整读取电压Vra，例如增加读取电压Vra。如此，可以有效地减少缺陷区块的数目，并使得固态储存装置10的寿命可以延长。
由以上的说明可知，本发明提出一种固态储存装置中已抹除区块的再验证方法。相较于现有固态储存装置收到抹除完成信息(erase pass message)后，直接将选定区块记录为空白记忆胞。在本发明的固态储存装置中，界面控制电路收到抹除完成信息后，会再根据设定条件来选择性地进行选定区块再确认程序。之后，根据判断的结果，将选定区块记录为好的区块或者缺陷区块。如此可以有效地防止读取失败(read fail)的发生。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (11)

1.一种固态储存装置中已抹除区块的再验证方法，其特征在于，该固态储存装置包括一界面控制电路与一非挥发性记忆体，且该非挥发性记忆体包括一阵列控制电路与一记忆胞阵列组成的多个区块，其中已抹除区块的再验证方法，包括下列步骤：
该界面控制电路针对一选定区块发出一抹除指令至该阵列控制电路，该阵列控制电路对该选定区块执行至少一次抹除步骤；
当该阵列控制电路确认该选定区块已经抹除完成后，传送一抹除完成信息至该界面控制电路；
该界面控制电路于收到该抹除完成信息后，判断该选定区块是否符合一设定条件；
当该选定区块符合该设定条件时，将该选定区块记录为一好的区块；以及
当该选定区块未符合该设定条件时，该界面控制电路进行一选定区块再确认程序；
其中，于该选定区块再确认程序中，读取该选定区块中的数据，并根据非抹除状态的记忆胞数目来将该选定区块记录为该好的区块或者一缺陷区块。
2.如权利要求1所述的已抹除区块的再验证方法，其特征在于，该设定条件为一区块抹除时间，当该区块抹除时间未大于一临限时间时，将该选定区块记录为该好的区块；以及，当该区块抹除时间大于该临限时间时，进行该选定区块再确认程序。
3.如权利要求1所述的已抹除区块的再验证方法，其特征在于，该设定条件为一区块抹除次数，当该区块抹除次数未大于一临限次数时，将该选定区块记录为该好的区块；以及，当该区块抹除次数大于该临限次数时，进行该选定区块再确认程序。
4.如权利要求1所述的已抹除区块的再验证方法，其特征在于，该设定条件为一区块抹除次数与一区块抹除时间，当该区块抹除时间未大一临限时间或该区块抹除次数未大于一临限次数时，将该选定区块记录为该好的区块；以及，当该区块抹除时间大于该临限时间且该区块抹除次数大于该临限次数时，进行该选定区块再确认程序。
5.如权利要求1所述的已抹除区块的再验证方法，其特征在于，于该选定区块再确认程序包括下列步骤：
读取该选定区块中的数据；
当该选定区块中的非抹除状态的记忆胞数目大于一预定数目时，将该选定区块记录为该缺陷区块；以及
当该选定区块中的非抹除状态的记忆胞数目未大于该预定数目时，将该选定区块记录为该好的区块。
6.如权利要求1所述的已抹除区块的再验证方法，其特征在于，于该选定区块再确认程序包括下列步骤：
读取该选定区块中的数据；
当该选定区块中任一条字元线中的非抹除状态的记忆胞数目大于一临限数目时，将该选定区块记录为该缺陷区块；以及
当该选定区块中每一条字元线中的非抹除状态的记忆胞数目皆未大于该临限数目时，将该选定区块记录为该好的区块。
7.如权利要求6所述的已抹除区块的再验证方法，其特征在于，该阵列控制电路提供一读取电压至该记忆胞阵列的该选定区块，以读取该选定区块中的数据，该非抹除状态的记忆胞数目为其临限电压大于该读取电压的记忆胞数目。
8.如权利要求7所述的已抹除区块的再验证方法，其特征在于，该界面控制电路可以根据该记忆胞阵列的一劣化程度来动态地调整该读取电压。
9.一种固态储存装置中已抹除区块的再验证方法，其特征在于，该固态储存装置包括一界面控制电路与一非挥发性记忆体，且该非挥发性记忆体包括一阵列控制电路与一记忆胞阵列组成的多个区块，其中已抹除区块的再验证方法，包括下列步骤：
该界面控制电路针对一选定区块发出一抹除指令至该阵列控制电路，该阵列控制电路对该选定区块执行至少一次抹除步骤；以及
当该阵列控制电路确认该选定区块已经抹除完成后，传送一抹除完成信息至该界面控制电路；
该界面控制电路于收到该抹除完成信息后，进行一选定区块再确认程序，包括下列步骤：
读取该选定区块中的数据；
当该选定区块中任一条字元线中的非抹除状态的记忆胞数目大于一临限数目时，将该选定区块记录为一缺陷区块；以及
当该选定区块中每一条字元线中的非抹除状态的记忆胞数目皆未大于该临限数目时，将该选定区块记录为一好的区块。
10.如权利要求9所述的已抹除区块的再验证方法，其特征在于，该阵列控制电路提供一读取电压至该记忆胞阵列的该选定区块，以读取该选定区块中的数据，该非抹除状态的记忆胞数目为其临限电压大于该读取电压的记忆胞数目。
11.如权利要求10所述的已抹除区块的再验证方法，其特征在于，该界面控制电路可以根据该记忆胞阵列的一劣化程度来动态地调整该读取电压。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10628076B1 (en) 2018-10-01 2020-04-21 Micron Technology, Inc. Data erasure in memory sub-systems
TWI768496B (zh) * 2020-10-07 2022-06-21 群聯電子股份有限公司 讀取電壓控制方法、記憶體儲存裝置及記憶體控制電路單元

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101339808A (zh) * 2008-07-28 2009-01-07 华中科技大学 存储块的擦除方法及装置
CN102314948A (zh) * 2010-07-07 2012-01-11 海力士半导体有限公司 非易失性存储器件及其操作方法
CN107045889A (zh) * 2016-02-09 2017-08-15 华邦电子股份有限公司 半导体存储装置、其擦除方法及编程方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103310842A (zh) * 2012-03-06 2013-09-18 富泰华工业（深圳）有限公司 烧录系统及烧录方法
US9305654B2 (en) * 2012-12-19 2016-04-05 Intel Corporation Erase and soft program for vertical NAND flash
US9423970B2 (en) * 2013-12-30 2016-08-23 Sandisk Technologies Llc Method and system for predicting block failure in a non-volatile memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101339808A (zh) * 2008-07-28 2009-01-07 华中科技大学 存储块的擦除方法及装置
CN102314948A (zh) * 2010-07-07 2012-01-11 海力士半导体有限公司 非易失性存储器件及其操作方法
CN107045889A (zh) * 2016-02-09 2017-08-15 华邦电子股份有限公司 半导体存储装置、其擦除方法及编程方法

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