CN102314948A - 非易失性存储器件及其操作方法 - Google Patents

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Abstract

本发明公开了一种非易失性存储器件，包括：多个存储块；多个擦除检测单元，分别设置在所述多个存储块处，并被配置为各自检测相应的存储块的擦除；以及控制单元，被配置为当在存储块上执行的擦除操作的次数大于基准值时，确定所述存储块是坏块，其中在存储块上执行的擦除操作的次数是由相应的擦除检测单元检测的。

Description

非易失性存储器件及其操作方法
相关申请的交叉引用
本申请要求在2010年7月7日提交的韩国专利申请No.10-2010-0065302的优先权，其全部内容通过引用包含在本文中。
技术领域
本发明的示例性实施例涉及用于提高非易失性存储器件的可靠性的技术。
背景技术
根据断电时数据是否被保留，存储器件划分为易失性存储器件和非易失性存储器件。易失性存储器件是一种断电时数据就丢失的存储器件。易失性存储器件的例子包括DRAM和SRAM。非易失性存储器件是一种即使断电也维持储存的数据的存储器件。非易失性存储器件的例子包括快闪存储器件。
非易失性存储器件的主要操作是擦除操作、读取操作和编程操作。当对非易失性存储器件上反复地执行擦除操作和编程操作时，非易失性存储器件的物理特性退化，并且存储器单元的可靠性降低。
因此，这样的一种技术是有用的，即从非易失性存储器件的存储器单元中选择被反复执行擦除操作和编程操作的存储器单元，并对退化的存储器单元进行管理使其不被使用。
发明内容
本发明的一个实施例涉及一种非易失性存储器件，所述非易失性存储器件检测每个存储块中的擦除操作的次数，擦除操作是以存储块为单位进行的，当存储块的擦除操作的次数超过基准值时，将所述存储块视为坏的存储块，从而提高了非易失性存储器件的可靠性。
根据本发明的一个实施例，提供了一种非易失性存储器件，包括：多个存储块；多个擦除检测单元，所述多个擦除检测单元分别设置在所述多个存储块处，并被配置为各自检测相应的存储块的擦除；以及控制单元，所述控制单元被配置为当在所述多个存储块中的存储块上执行的擦除操作的次数大于基准值时，确定所述存储块是坏的存储块，其中在所述存储块上执行的擦除操作的次数是由相应的擦除检测单元检测的。
擦除检测单元可以各自检测相应存储块的字线上的擦除电压的施加。
根据本发明的另一个实施例，提供了一种操作非易失性存储器件的方法，包括以下步骤：在从多个存储块中选出的存储块上执行擦除操作；确定在所述存储块上执行的擦除操作的次数；以及当在所述存储块上执行的擦除操作的次数大于基准值时，确定所述存储块是坏的存储块。
所述确定擦除操作次数的步骤包括以下步骤：当在所述存储块的字线上施加擦除电压并在所述存储块的阱区上施加擦除偏压时，将检测信号激活；储存所述检测信号；以及对所述储存的检测信号的逻辑值的改变的次数进行计数。
附图说明
图1是根据本发明的一个实施例的非易失性存储器件的结构图。
图2是根据本发明的一个实施例的图1所示的擦除检测单元的结构图。
图3是描述根据本发明的一个实施例的用于操作非易失性存储器件的方法的流程图。
具体实施方式
下面将参照附图来更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，不应当理解为限于本文所描述的实施例。确切地说，提供这些实施例使得本说明书对于本领域技术人员而言将是清楚且完整的，并且将充分传达本发明的范围。在本说明书中，在本发明的各幅附图和各个实施例中，相同的附图标记表示相同的部件。
图1是根据本发明的一个实施例的非易失性存储器件的结构图。
参见图1，非易失性存储器件包括存储块110和120、擦除检测单元111和121、控制单元130、行电路112和122、以及列电路113和123。
在非易失性存储器件中设置多个存储块110和120(图1中仅示例性地示出了两个块)。存储块110和120每个包括多个页，每个页具有多个存储器单元。在NAND快闪存储器中，以存储块为单位进行擦除操作，并且以页为单位进行读取或编程操作。
与此同时，存储块110和120每个包括多个存储串ST1至ST4。图1示例性地示出了每个存储块的四个串。存储串ST1至ST4包括：源极选择晶体管、多个存储器单元和漏极选择晶体管，所述源极选择晶体管具有与公共源极线CSL耦合的源极，所述漏极选择晶体管分别具有与位线BL1至BL4耦合的漏极。源极选择晶体管的栅极与源极选择线SSL耦合。存储器单元的栅极分别与字线WL0至WLN耦合。漏极选择晶体管的栅极与漏极选择线DSL耦合。存储串ST1至ST4耦合在相应的位线BL1至BL4与公共源极线CSL之间。
分别在存储块110和120处设置行电路112和122；并且行电路112和122在控制单元130的控制下，将适用于擦除/读取/编程操作的电压施加至字线WL0至WLN、漏极选择线DSL和源极选择线SSL。
分别在存储块110和120处设置列电路113和123；并且列电路113和123在控制单元130的控制下，根据擦除/读取/编程操作对位线BL0至BL4进行控制。在列电路113和123内设置多个页缓冲器。
控制单元130接收从存储器件的外部输入的命令CMD和地址ADD；并且控制单元130控制行电路112和122以及列电路113和123，使得存储块110和120可以被擦除/读取/编程。
在存储块110和120处分别设置擦除检测单元111和121，并且擦除检测单元111和121分别检测存储块110和120上执行的擦除操作。当在存储块110上执行擦除操作时，擦除检测单元111向控制单元130通知擦除操作。当在存储块120上执行擦除操作时，擦除检测单元121向控制单元130通知擦除操作。控制单元130储存存储块110和120的擦除操作的次数。当存储块110和120的擦除操作的次数超过基准值(例如，标准技术规范中指定的值)时，相应的块可以被视为坏块并且不再被使用。
例如，当存储块110和120的擦除操作次数的基准值是10000时，在存储块110上执行的擦除操作的次数是5000、存储块120上执行的擦除操作的次数是10000的情况下，控制单元130确定存储块120是坏块，使得存储块120不再被使用。由于存储块110上执行的擦除操作的次数未超过基准值，因此存储块110不被确定为是坏块，从而存储块110可以被正常使用。
根据本发明的一个示例性实施例，每个存储块的擦除操作的次数是分开储存的，并且当擦除操作的次数超过基准次数时，存储块被确定为是坏块。因此，相应的存储块不被用来储存数据。如此，通过考虑存储块的不同退化状态，可以有效地使用非易失性存储器件内的存储块。
图2是根据本发明的一个实施例的图1所示的擦除检测单元111的结构图。
擦除检测单元111检测在存储块110上执行的擦除操作。为了在存储块110上执行擦除操作，向存储块的存储器单元的阱区施加擦除偏压(也称为体区偏压或背板偏压)(例如为18V或更高)，并向存储块110的字线WL0至WLN施加擦除电压(例如，0V)。因此，擦除检测单元111检测擦除检测单元111所属的存储块110的字线WL0至WLN上的擦除电压(0V)的施加，以及检测所述存储器单元的阱区上的擦除偏压(18V)的施加，并且激活检测信号DETECT0，以通知检测到擦除电压和擦除偏压的施加。
擦除检测单元111包括检测器210和锁存器220。当擦除电压施加至存储块110的字线WL15并且擦除偏压WELL_BIAS施加至存储块110的阱区时，检测器210将检测信号DETECT0激活。锁存器220储存检测信号DETECT0并将储存的检测信号DETECT0传送给控制单元130。虽然图2中示出了在存储块110的字线WL0至WLN之中，字线WL15的电压被施加至检测器210，但是检测器210可以用于检测存储块110的字线WL0至WLN的电压中的任一个电压。
检测器210包括NMOS晶体管211和213以及PMOS晶体管212。NMOS晶体管211被设计为当1V或更高的电压施加至NMOS晶体管211的栅极时，NMOS晶体管211导通，而NMOS晶体管213被设计为当17V或更高的电压施加至NMOS晶体管213的栅极时，NMOS晶体管213导通。此外，PMOS晶体管212被设计为当0.3V或更低的电压施加至PMOS晶体管212的栅极时，PMOS晶体管212导通。在擦除操作中，0V的电压被施加至存储块110的字线W15，并且施加18V或更高的电压作为擦除偏压WELL_BIAS。因此，在擦除操作中，PMOS晶体管212和NMOS晶体管213导通，并且检测信号DETECT0变为高电平。根据一个例子，在除了擦除操作之外的所有操作中，PMOS晶体管212和NMOS晶体管213不同时导通。在一些操作中，可以只使NMOS晶体管211导通。更具体地，例如，检测器210只在擦除操作中将检测信号DETECT0激活为高电平，而在其他操作中将检测信号DETECT0去激活为低电平。
锁存器220包括两个反相器221和222并储存检测信号DETECT0的电平。因此，锁存器220中储存的检测信号DETECT0的激活的次数与在存储块110上执行的擦除操作的次数相一致。
控制单元130对锁存器220中储存的反相的检测信号DETECTB0的逻辑电平的改变次数进行计数，由此确定在存储块110上执行的擦除操作的次数，并储存确定结果。
虽然图2示出了擦除检测单元111是利用三个晶体管211、212和213以及锁存器220设计而成的，但是对于本领域技术人员而言明显的是，也可以用其他方式来设计用于检测存储块110上执行的擦除操作的电路。
可以采用与上述参照图2描述的擦除检测单元111相同的方式来设计用于检测存储块120上执行的擦除操作的擦除检测单元121。
图3是描述根据本发明的一个实施例的用于操作非易失性存储器件的方法的流程图。
参见图3，用于操作非易失性存储器件的方法包括以下步骤：在从多个存储块中选择出的存储块上执行擦除操作(S310)；记录存储块的擦除次数(S320)；以及当记录的相应存储块的擦除次数大于基准值时，将多个存储块之中的所述相应存储块视为坏块(S330、S340和S350)。
在步骤S310，在从多个存储块之中选择出的存储块上执行擦除操作。在步骤S320，记录在步骤S310中被执行了擦除操作的存储块的擦除次数。如上参照图1和图2所描述的，可以通过控制单元130的操作和在存储块110和120处分别设置的擦除检测单元111和121的操作来实施步骤S320。在非易失性存储器件的操作期间，可以反复地实施步骤S310和S320。
在步骤S330，确定存储块的擦除次数是否超过基准值。在步骤S340，当在步骤S330中确定相应的存储块的擦除次数超过基准值时，相应的存储块被视为坏块并且不再被用来储存数据。在步骤S350，当在步骤S330中确定相应的存储块的擦除次数未超过基准值时，相应的存储块被正常使用。
只要输入了擦除命令或者编程命令，就可以执行步骤S330，或者可以以恒定的周期(例如，以某个周期而不是在每次输入擦除命令或编程命令的期间)周期性地执行步骤S330。
根据本发明的此实施例，针对每个存储块检查擦除操作的次数，并且当擦除操作的次数超过基准值时，相应的存储块被确定为是坏块，从而提高了非易失性存储器件的可靠性。
另外，已被使用太多次的芯片内的存储块被确定为是坏块，而其他较少使用的存储块被正常使用，从而提高了非易失性存储器件的使用效率。
虽然已经参照具体实施例描述了本发明，但是对于本领域技术人员而言明显的是，在不脱离所附权利要求书所限定的本发明的精神和范围的前提下，可以进行各种变化和修改。

Claims (14)

1.一种非易失性存储器件，包括：
多个存储块；
多个擦除检测单元，所述多个擦除检测单元分别设置在所述多个存储块处，并被配置为各自检测相应的存储块的擦除；以及
控制单元，所述控制单元被配置为当在所述多个存储块之中的存储块上执行的擦除操作的次数大于基准值时，确定所述存储块是坏决，其中在所述存储块上执行的擦除操作的次数是由相应的擦除检测单元检测的。
2.如权利要求1所述的非易失性存储器件，其中，所述擦除检测单元的每个被配置为检测在相应的存储块的字线上的擦除电压的施加。
3.如权利要求1所述的非易失性存储器件，其中，所述擦除检测单元的每个包括：
检测器，所述检测器被配置为当在相应的存储块的字线上施加擦除电压并且在相应的存储块的阱区上施加擦除偏压时将检测信号激活；以及
锁存器，所述锁存器被配置为储存所述检测信号并将所储存的检测信号传送至所述控制单元。
4.如权利要求1所述的非易失性存储器件，其中，以存储块为单位来进行所述非易失性存储器件的擦除操作。
5.如权利要求2所述的非易失性存储器件，还包括：
多个行电路，所述多个行电路被配置为将适用于擦除/读取/编程操作的电压施加至字线；以及
多个列电路，所述多个列电路被配置为各自根据所述多个存储块中的一个相应的存储块的擦除/读取/编程操作来对位线进行控制。
6.如权利要求5所述的非易失性存储器件，其中，所述控制单元接收从所述存储器件的外部输入的命令和地址，并控制所述多个行电路和所述多个列电路使得所述多个存储块被擦除/读取/编程。
7.如权利要求3所述的非易失性存储器件，其中，所述检测器包括：
第一NMOS晶体管，所述第一NMOS晶体管被配置为当在栅极上施加1V或更高的电压时导通；
第二NMOS晶体管，所述第二NMOS晶体管被配置为当在栅极上施加17V或更高的电压时导通；以及
第一PMOS晶体管，所述第一PMOS晶体管被配置为当在栅极上施加0.3V或更低的电压导通。
8.如权利要求7所述的非易失性存储器件，其中，所述控制单元通过对所述检测信号的逻辑电平的改变的次数进行计数来获得在存储块上执行的擦除操作的次数。
9.一种用于操作非易失性存储器件的方法，包括以下步骤：
在从多个存储块中选出的存储块上执行擦除操作；
确定在所述存储块上执行的擦除操作的次数；以及
当所述存储块上执行的擦除操作的次数大于基准值时，确定所述存储块是坏的存储块。
10.如权利要求9所述的方法，其中，所述确定擦除操作次数的步骤包括以下步骤：
当在所述存储块的字线上施加擦除电压并在所述存储块的阱区上施加且擦除偏压时，将检测信号激活；
储存所述检测信号；以及
对所储存的检测信号的逻辑值的改变的次数进行计数。
11.如权利要求9所述的方法，其中，反复执行所述执行擦除操作的步骤和所述确定擦除操作次数的步骤。
12.如权利要求9所述的方法，其中，所述确定擦除操作次数的步骤包括如下步骤：当在所述存储块的字线上施加擦除电压时，利用擦除检测单元将检测信号激活，其中，所述擦除检测单元包括串联连接的第一PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管。
13.如权利要求12所述的方法，其中，在擦除操作中，当所述第一PMOS晶体管和所述第二NMOS晶体管导通时，所述检测信号变为逻辑高电平。
14.如权利要求12所述的方法，其中，当所述第一PMOS晶体管和所述第二NMOS晶体管不同时导通且所述第一NMOS晶体管导通时，所述检测信号变为逻辑低电平。
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