JP2019128968A - 半導体記憶装置および解析システム - Google Patents

半導体記憶装置および解析システム Download PDF

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Abstract

【課題】 特定動作時の不良の解析を行うことを可能にする半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリは、外部端子に供給される電圧に基づきパワーオンモードモードか否かを判定し、パワーオンモードである場合には、パワーオンシーケンスを実行し、その後、ブレークシーケンスの実行が設定されているか否かを判定し、設定されていれば、ブレークシーケンスを実行する。ブレークシーケンスでは、選択された動作を実行し、実行している動作を選択されたタイミングで動作を停止し、停止した状態でフラッシュメモリの不良の解析を行う。【選択図】 図５

Description

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に、半導体記憶装置の不良の解析に関する。
半導体装置は、その製造工程等の不具合から配線や回路等に不良を有することがある。そのような不良を解析し、製品出荷前に異常が発生したロットを特定することで、生産性の向上が図られる。例えば、特許文献１の半導体メモリの不良品解析方法では、テスト回路によりメモリアレイの不良アドレスを判定し、不良アドレスを解析して不良モードを判定し、判定された不良モードを外部に出力することを可能にしている。
特開２０１０−１３５０３０号公報
フラッシュメモリ等の半導体記憶装置においても、不良または故障の解析が行われている。例えば、ＥＭＭＩやＯＢＩＲＣＨのような解析装置は、半導体チップの全体を撮像するカメラを備えており、撮像された画像データを解析することで半導体チップ上の異常なリーク電流の発生位置を検出し、撮像された画像データ上に異常電流の検出する位置を発光させている。
このような解析装置は、Ｖｃｃ電源用の端子、チップ選択用の外部端子、およびＧＮＤ用の端子を備え、これらの端子を半導体チップの対応する外部端子にそれぞれ電気的に接続することで、半導体チップをスタンバイ状態にさせ、そのときのリーク電流を検出している。
しかしながら、昨今では、半導体メモリの特定の動作時における異常なリーク電流を検出することが求められている。例えば、フラッシュメモリの読出し動作時におけるグローバルビット線をプリチャージしたときのビット線間のショート、プログラム動作時のプログラムパルス印加時のワード線間のショート、消去動作時のウエルへの消去電圧の漏洩などである。
従来の解析装置では、半導体チップにコマンドを出力するための端子、つまり半導体チップを制御するインターフェースを備えていないので、半導体メモリの特定の動作時の異常なリーク電流の検出を行うことができないという課題がある。
本発明は、このような従来の課題を解決するものであり、特定動作時の不良の解析を行うことを可能にする半導体記憶装置、半導体記憶装置の動作方法および不良解析システムを提供することを目的とする。
本発明に係る動作方法は、メモリセルアレイに関する動作を制御するためのコントローラを含む半導体記憶装置のものであって、前記コントローラは、外部端子に供給される信号に基づき半導体記憶装置が特定のモードにあるか否かを判定し、特定のモードであると判定した場合、メモリセルアレイに関する動作の実行中に当該動作を停止するブレークシーケンスを実行する。
ある実施態様では、前記ブレークシーケンスは、メモリセルアレイに関する動作を選択すること、選択された動作を実行すること、および選択されたタイミングで動作を停止することを含む。ある実施態様では、前記ブレークシーケンスは、予め決められた記憶領域から、メモリセルアレイに関する動作を選択するための選択情報および選択されたタイミングで動作を停止するための停止情報を読み出すことを含む。ある実施態様では、前記コントローラは、外部端子に供給される電源電圧に基づきパワーオンモードであると判定した場合に、前記ブレークシーケンスを実行する。ある実施態様では、動作方法はさらに、前記ブレークシーケンスを実行するか否かを設定することを含み、前記コントローラは、実行することが設定されている場合に、前記ブレークシーケンスを実行する。ある実施態様では、前記コントローラは、前記停止情報に含まれるアドレスに基づきＲＯＭからのコードの読出しを停止し、動作を停止する。ある実施態様では、前記コントローラは、メモリセルアレイの読出し動作においてビット線がプリチャージされたとき、動作を停止する。
本発明に係る半導体記憶装置は、メモリセルアレイと、メモリセルアレイに関する動作を制御するためのコントローラと、外部端子とを有し、前記コントローラは、外部端子に供給される信号に基づき半導体記憶装置が特定のモードにあるか否かを判定する判定手段と、
前記判定手段により特定のモードであると判定した場合、メモリセルアレイに関する動作の実行中に当該動作を停止するブレークシーケンスを実行する実行手段とを含む。
ある実施態様では、前記判定手段は、外部端子に供給される電圧に基づきパワーオンモードか否かを判定し、前記実行手段は、パワーオンモードであると判定された場合に前記ブレークシーケンスを実行する。ある実施態様では、前記実行手段は、予め決められた記憶領域から、メモリセルアレイに関する動作を選択するための選択情報および選択されたタイミングで動作を停止するための停止情報を読み出し、前記実行手段はさらに、前記選択情報に従い動作を実行し、かつ前記停止情報に従い動作を停止する。ある実施態様では、半導体記憶装置はさらに、前記ブレークシーケンスを実行するか否かを設定するための設定手段を含み、前記実行手段は、前記設定手段により実行することが設定されている場合に、前記ブレークシーケンスを実行する。ある実施態様では、前記実行手段は、前記停止情報に含まれるアドレスに基づきＲＯＭからのコードの読出しを停止し、動作を停止する。
本発明に係る解析システムは、上記構成の半導体記憶装置と、当該半導体記憶装置に接続された解析装置とを含むものであって、前記解析装置は、前記半導体記憶装置に電源電圧を供給し、前記半導体記憶装置において異常電流が流れる箇所を解析する。ある実施態様では、前記解析装置は、異常電流が流れる箇所を可視化する手段を含む。
本発明によれば、特定のモードであるときにブレークシーケンスを実行するようにしたので、半導体記憶装置の所望の動作時の解析を容易に行うことができる。特に、解析装置が半導体記憶装置（半導体チップ）との間にメモリ制御用のインターフェースを備えていない場合に、外部端子に供給される信号に基づいて特定のモードを判定するため、本発明は効果的である。
本発明の実施例に係る解析システムの概略を説明する図である。 本発明の実施例に係るフラッシュメモリの構成を示す図である。 メモリセルアレイのＮＡＮＤストリングユニットの構成を示す図である。 本発明の実施例に係るパワーオンブレークシーケンスを実行するための構成を説明する図である。 本発明の実施例に係るパワーオンブレークシーケンスの動作フローである。 本発明の実施例によるビット線プリチャージされる状態で読出し動作が停止される例を説明する図である。 本発明の実施例による読出し動作におけるビット線プリチャージのときのビット線間の不良の有無を解析するときのタイミングチャートである。
以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明では、半導体記憶装置としてＮＡＮＤ型のフラッシュメモリを例示するが、本発明は、これに限定されず、他の半導体メモリにも適用される。
図１は、本発明の実施例に係る解析システムの全体構成を示す図である。同図に示すように、本実施例の解析システム１００は、不良や故障等の解析を行う解析装置２００と、解析の対象となる半導体チップ３００とを含む。解析装置２００は、半導体チップ３００との電気的インターフェースのために、Ｖｃｃ電源用の端子２０２、ＧＮＤ用の端子２０４、およびチップ選択用の端子２０６とを含む。チップ選択用の端子２０６は、任意であり、半導体チップ３００がチップ選択端子を備えていない場合には、端子２０６は、非接続である。半導体チップ３００は、解析装置２００からＶｃｃ電源が投入されると、Ｖｃｃ電圧を検出し、パワーオンシーケンスを実行し、スタンバイ状態となる。
解析装置２００の１つの構成例を図１（Ｂ）に示す。解析装置２００は、スタンバイ状態となった半導体チップ３００の全体的な平面を撮像する撮像カメラ２１０と、撮像カメラ２１０により撮像された画像データを解析し、半導体チップ上のリーク電流を検出するリーク電流検出部２２０と、リーク電流検出部２２０により検出されたリーク電流と閾値とを比較し、リーク電流が異常に流れている位置を特定する位置特定部２３０と、撮像カメラ２１０によって撮像された画像データをディスプレイに表示するとき、位置特定部２３０により特定された位置を発光させる異常位置表示部２４０とを有する。例えば、半導体チップ３００のボンディングパッド周辺が発光していれば、そのパッド近傍の配線のショートが予想される。なお、解析装置２００は、リーク電流の検出レベル、リーク電流が異常か否かを判定する閾値、撮像カメラの倍率等をユーザー入力により調整する機能も備えることができる。
図２に、フラッシュメモリ（半導体チップ）３００の内部構成を示す。同図に示すように、フラッシュメモリ３００は、複数のメモリセルが行列状に配列されたメモリアレイ３１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ３２０と、入出力バッファ３２０からアドレスデータを受け取るアドレスレジスタ３３０と、入出力バッファ３２０からコマンドデータ等を受け取り、各部を制御するコントローラ３４０と、アドレスレジスタ３３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路３５０と、ワード線選択回路３５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路３６０と、アドレスレジスタ３３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路３６０内の列アドレスのデータを選択する列選択回路３７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路３８０と、電源投入時に外部端子から供給される電源電圧Ｖｃｃを監視し、パワーオン電圧レベルを検出する電圧検出部３９０とを含んで構成される。
メモリアレイ３１０は、列方向にｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットが複数形成される。また、メモリセルアレイ３１０には、フラッシュメモリの動作のための電圧の設定やユーザーのオプションの設定などに関する設定情報を格納するフューズセルが含まれている。フューズセルは、ユーザーによってアクセスすることができない領域である。
図３に、ＮＡＮＤストリングユニットＮＵを示す。ＮＡＮＤストリングユニットＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、３１)と、メモリセルMC31のドレイン側に接続されたビット線側選択トランジスタTDと、メモリセルMC0のソース側に接続されたソース線側選択トランジスタTSとを含み、ビット線側選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、選択トランジスタTSのソースは、共通のソース線SLに接続される。
メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。
メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTD、TSのゲートは、選択ゲート線SGD、SGSに接続される。ワード線選択回路３５０は、行アドレスＡｘに基づき選択ゲート信号SGS、SGDを介して選択トランジスタTD、TSを選択的に駆動し、かつワード線WL0〜WL31を選択的に駆動する。
読出し動作では、ビット線に正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタTD、ソース線側選択トランジスタTSをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５〜２５Ｖ）を印加し、非選択ワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタTDをオンさせ、ソース線側選択トランジスタTSをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
電圧検出部３９０は、電源投入時にフラッシュメモリ３００に供給される電源電圧Ｖｃｃの電圧レベルを監視し、供給される電圧レベルがパワーオン電圧レベルに到達したとき、パワーオン検出信号をコントローラ３４０へ出力する。コントローラ３４０は、パワーオン検出信号に基づきパワーオンモードか否かを判定し、パワーオンモードであると判定した場合には、パワーオンシーケンスを実行する。
コントローラ３４０は、図４に示すように、ＣＰＵ３４２やＲＯＭ３４４などを含む。ＲＯＭ３４４には、パワーオンシーケンス、パワーオンブレークシーケンス、読出し動作、プログラム動作、消去動作等を制御するための命令コードを含むプログラムが格納されている。ＣＰＵ３４２は、プログラムカウンタＰＣにセットされるアドレスに従いＲＯＭ３４４から命令コードを読出し、読み出した命令コードをデコードし、デコードされた命令に従いワード選択回路３５０、ページバッファ／センス回路３６０、内部電圧発生回路３８０等の動作を制御する。
コントローラ３４０は、電圧検出部３９０からパワーオン検出信号に基づきパワーオンモードか否かを判定し、パワーオンモードと判定すると、パワーオンシーケンスを実行する。パワーオンシーケンスの１つに、メモリセルアレイ３１０のフューズセルの読出し動作が含まれる。フューズセルには、電圧やユーザオプション等の設定情報が格納されており、フューズセルから読み出された設定情報は、コンフィギュレーションレジスタ等にロードされる。
本実施例では、パワーオンモードに移行したとき、引き続き、パワーオンブレークシーケンスを実行するか否かを設定するための設定手段４００を備えている。パワーオンブレークシーケンスは、後述するように、パワーオンシーケンスの後に、メモリセルアレイに関する動作を選択し、選択した動作を実行し、実行している動作を選択されたタイミングで停止する機能である。
設定手段４００は、例えば、メタルオプションを含む。端子Ｍ１／Ｍ２をオープン、端子Ｍ３／Ｍ４をショートにすれば、ＡＵＴＯＢＲＫ信号はＧＮＤ（Ｌ）レベルであり、反対に、端子Ｍ１／Ｍ２をショート、端子Ｍ３／Ｍ４をオープンにすれば、ＡＵＴＯＢＲＫ信号はＶｃｃ（Ｈ）レベルである。パワーオンモードに移行したとき、パワーオンブレークシーケンスを実行させる場合には、例えば、ＡＵＴＯＢＲＫ信号がＨレベル（Ｖｃｃレベル）に設定される。つまり、ＡＵＴＯＢＲＫ信号がＨレベルのとき、パワーオンブレークシーケンスがイネーブルにされ、ＡＵＴＯＢＲＫ信号がＬレベルのとき、パワーオンブレークシーケンスがディスエーブルされ、パワーオンブレークシーケンスの設定状態を示すＡＵＴＯＢＲＫ信号がコントローラ３４０に提供される。
設定手段４００は、必ずしもメタルオプションに限らず、例えば、ＡＵＴＯＢＲＫ信号のイネーブル／ディスエーブルの設定情報をフューズセルに格納し、パワーオンシーケンスを実行するときに、この設定情報をレジスタにロードし、ＡＵＴＯＢＲＫ信号を生成するようにしてもよい。
さらに本実施例では、パワーオンブレークシーケンスを実行するため、メモリセルアレイに関する動作を選択するための選択情報４１０、および選択された動作を選択されたタイミングで停止するための停止情報４２０が予め設定され、設定された選択情報４１０および停止情報４２０がコントローラ３４０に提供される。
ある実施態様では、選択情報４１０および停止情報４２０は、メモリセルアレイ３１０のフューズセルに格納され、パワーオンシーケンスを実行するときに、フューズセルから選択情報４１０および停止情報４２０が読み出され、これらの情報がコントローラ３４０に提供される。また、他の実施態様では、選択情報４１０および停止情報４２０を不揮発性レジスタ等の記憶領域に格納しておき、そこから選択情報４１０および停止情報４２０を読出し、コントローラ３４０に提供するようにしてもよい。
選択情報４１０は、パワーオンブレークシーケンスで実行する動作を選択するものであり、具体的には、読出し動作、プログラム動作、消去動作を選択する情報である。選択情報４１０は、例えば、２ビットデータから構成され、［０１］は読出し動作、［１０］はプログラム動作、［１１］は消去動作、［００］は、選択動作なし、を表す。
停止情報４２０は、選択情報４１０によって選択された動作が実行されたとき、当該動作を停止するタイミングを決定し、具体的には、ＲＯＭ３４４のアドレス情報を含む。ＲＯＭ３４４には、メモリセルアレイに関する動作を制御するための命令コード等のプログラムが格納されており、ＣＰＵ３４２は、プログラムカウンタＰＣにセットされたアドレスに従いＲＯＭ３４４から命令コード等を読み出し、読み出した命令コードをデコードし、デコード結果に従い各部を制御する。ＲＯＭ３４４からあるアドレスの命令コードが読み出されると、次のクロック信号に同期してプログラムカウンタが＋１インクリメントまたは−１デクリメントされ、次のアドレスの命令コードがＲＯＭ３４４から読み出される。コントローラ３４０は、停止情報４２０に含まれるアドレスにプログラムカウンタＰＣのアドレスが一致したとき、プログラムカウンタを停止させ、つまり、次のアドレスの命令コードの読出しを停止させ、これにより、実行中の動作を事実上、停止またはサスペンドする。
例えば、読出し動作においてビット線プリチャージのタイミングで動作を停止する場合には、停止情報４２０には、ビット線プリチャージを制御する命令コードのアドレスが設定される。ＣＰＵ３４２は、ＲＯＭ３４４から読出し動作のための命令コードを順次読出し、停止情報のアドレスがプログラムカウンタに一致したとき、プログラムカウンタの更新が停止され、次の命令が実行されないため、事実上、ビット線プリチャージを制御する命令が継続され、読出し動作がビット線プリチャージで停止される。ある実施態様では、ＣＰＵ３４２は、タイマにより停止時間をカウントし、その間に、停止した状態のフラッシュメモリの解析が行われる。タイマによるカウントが一定に達した時、プログラムカウンタＰＣの更新が再開され、ＣＰＵ３４２は、次のアドレスの命令コードを読出し、残りの読出し動作を実行し、ブレークシーケンスを終了する。
次に、本実施例のフラッシュメモリのパワーオン時の動作を図５のフローを参照して説明する。解析装置２００からフラッシュメモリ（半導体チップ）３００のＶｃｃ電源用の外部端子に電源電圧が供給され、この電圧が電圧検出部３９０によって検出される（Ｓ１００）。コントローラ３４０は、電圧検出部３９０からの検出結果に基づきパワーオンモードか否かを判定し、パワーオンモードであると判定すると、パワーオンシーケンスを実行する（Ｓ１１０）。パワーオンシーケンスでは、例えば、メモリセルアレイ３１０のフューズセルから読み出した設定情報がコンフィギュレーションレジスタにロードされる。また、フューズセルに選択情報４１０および停止情報４２０が格納されている場合には、選択情報４１０および停止情報４２０も読み出され、これらの情報がコントローラ３４０に提供される。
パワーオンシーケンスが終了すると、次に、コントローラ３４０は、ＡＵＴＯＢＲＫ信号を参照し、パワーオンブレークシーケンスの実行が設定されているか否かを判定する（Ｓ１２０）。例えば、ＡＵＴＯＢＲＫ信号がＬレベルであれば、コントローラ３４０は、パワーオンブレークシーケンスの実行が設定されていないと判定し、全てのパワーオンシーケンスを終了し、フラッシュメモリチップがスタンバイ情報になる。他方、ＡＵＴＯＢＲＫ信号がＨレベルであれば、コントローラ３４０は、パワーオンブレークシーケンスの実行が設定されていると判定し、この場合、コントローラ３４０は、選択情報４１０に基づき実行する動作を選択する（Ｓ１３０）。選択情報４１０が［０１］であれば読出し動作、［１０］であればプログラム動作、［１１］であれば消去動作が選択され、［００］であれば、選択動作がないので終了となる。
コントローラ３４０は、選択された動作（読出し動作、プログラム動作、消去動作）を実行し（Ｓ１４０、Ｓ１４２、Ｓ１４４）、次に、実行している動作を停止情報４２０に従い停止する（Ｓ１５０、１５２、１５４）。停止するタイミングは、解析装置２００によって解析を行いたい動作状態であり、例えば、読出し動作におけるグローバルビット線をプリチャージした状態、プログラム動作における選択ワード線にプログラムパルスを印加した状態、消去動作におけるウエルに消去電圧を印加した状態などである。
図６に、グローバルビット線をプリチャージした状態で停止するときの例を示している。読み出し動作を実行するとき、プログラムカウンタには、ＲＯＭ３４４の読出し動作を開始する先頭のアドレスＡＤＤ＿１０がセットされる。ＣＰＵ３４２は、プログラムカウンタのアドレスＡＤＤ＿１０に従いＲＯＭ３４４から読出し動作を開始するための命令コードを読出す。ここでは、メモリセルアレイ３１０の予め決められたページ（行アドレス）を読み出すためのデータ等がＲＯＭ３４４に格納されているものとする。ＲＯＭ３４４からＡＤＤ＿１０の命令コードが読み出されると、次に、プログラムカウンタがクロック信号に同期してＡＤＤ＿１１にインクリメントされ、ＲＯＭ３４４から次の命令コードが読み出され、以後、同様にしてＲＯＭ３４４から命令コードが順次読み出され、読出しの制御が行われる。
ＲＯＭ３４４のアドレスＡＤＤ＿２０に、ビット線のプリチャージの命令コードが格納されている場合、停止情報４２０には、このアドレスＡＤＤ＿２０がセットされる。プログラムカウンタのアドレスが、ＡＤＤ＿２０にインクリメントされると、ＣＰＵ３４２は、ビット線プリチャージを行うための命令コードをＲＯＭ３４４から読出し、これにより、ページバッファ／センス回路３６０は、グローバルビット線をプリチャージする。同時に、プログラムカウンタのアドレスが停止情報４２０のアドレスＡＤＤ＿２０に一致するため、プログラムカウンタのインクリメントが停止される。これにより、読出し動作は、グローバルビット線のプリ―チャージの状態で停止することになる。
再び図５に戻り、選択された動作が停止された状態において、解析装置２００は、フラッシュメモリチップのリーク電流の異常の有無を解析する（Ｓ１６０、Ｓ１６２、Ｓ１６４）。ビット線プリチャージ状態で読出し動作を停止させた場合には、グローバルビット線間に異常なリーク電流が流れているか否かを解析することができる。
図７に、パワーオンブレークシーケンスを実行するときに、ビット線プリチャージのタイミングで読出し動作を停止するタイミングチャートを示す。時刻ｔ１で、選択ワード線および非選択ワード線にパス電圧Vpassが印加される。パス電圧は、メモリセルが消去状態またはプログラム状態にかかわらず、メモリセルがオンする電圧である。時刻ｔ２で、ＮＡＮＤストリングのビット線側選択トランジスタがオンされ、ＮＡＮＤストリングがグローバルビット線に接続され、時刻ｔ３で選択ビット線にプリチャージ電圧が印加される。時刻ｔ４で、選択ワード線の電圧が読出し電圧Vreadになる。時刻ｔ５は、解析のために読み出し動作が停止したタイミングであり、Ｐで表される選択ビット線間の短絡の有無が解析される。解析装置２００は、時刻ｔ５のプリチャージ動作が停止した状態において、リーク電流を検出し、検出されたリーク電流が異常である位置を特定し、撮像された画像データ上において特定した位置を発光させ、これを表示させる。
解析が終了すると、残りの読出し動作が再開され、時刻ｔ６は、ソース線側選択トランジスタがオンして選択ビット線が共通ソース線に接続されるタイミングである。読出し動作が終了した時点で、パワーオンブレークシーケンスが終了し、フラッシュメモリ３００はスタンバイ状態になる。
このように本実施例によれば、パワーオンシーケンスの際に、パワーオンブレークシーケンスを実行するようにしたので、解析装置２００がフラッシュメモリ３００を制御するためのインターフェースを備えていない場合であっても、フラッシュメモリ３００の所望の動作状態での不良や故障等の解析を行うことが可能になる。
上記実施例では、ＮＡＮＤ型フラッシュメモリを例示したが、本発明は、これ以外の半導体メモリにも適用することができる。また、上記実施例では、Ｖｃｃ電源用の外部端子の電圧信号に基づきパワーオンモードか否かを判定し、それに続いてブレークシーケンスを実行する例を示したが、本発明は、これ以外にも、外部端子に特定の信号を与えることで半導体記憶装置を特殊モードで動作させるような場合にも、それに続いてブレークシーケンスを実行するようにしてもよい。
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：解析システム
２００：解析装置
２０２、２０４、２０６：端子
２１０：撮像カメラ
２２０：リーク電流検出部
２３０：異常位置特定部
２４０：異常位置表示部
３００：フラッシュメモリ

Claims (14)

  1. メモリセルアレイに関する動作を制御するためのコントローラを含む半導体記憶装置の動作方法であって、
    前記コントローラは、
    外部端子に供給される信号に基づき半導体記憶装置が特定のモードにあるか否かを判定し、
    特定のモードであると判定した場合、メモリセルアレイに関する動作の実行中に当該動作を停止するブレークシーケンスを実行する、動作方法。
  2. 前記ブレークシーケンスは、
    メモリセルアレイに関する動作を選択すること、
    選択された動作を実行すること、および
    選択されたタイミングで動作を停止することを含む、請求項１に記載の動作方法。
  3. 前記ブレークシーケンスは、予め決められた記憶領域から、メモリセルアレイに関する動作を選択するための選択情報および選択されたタイミングで動作を停止するための停止情報を読み出すことを含む、請求項２に記載の動作方法。
  4. 前記コントローラは、外部端子に供給される電源電圧に基づきパワーオンモードであると判定した場合に、前記ブレークシーケンスを実行する、請求項１ないし３いずれか１つに記載の動作方法。
  5. 動作方法はさらに、前記ブレークシーケンスを実行するか否かを設定することを含み、
    前記コントローラは、実行することが設定されている場合に、前記ブレークシーケンスを実行する、請求項１ないし４いずれか１つに記載の動作方法。
  6. 前記コントローラは、前記停止情報に含まれるアドレスに基づきＲＯＭからのコードの読出しを停止し、動作を停止する、請求項３に記載の動作方法。
  7. 前記コントローラは、メモリセルアレイの読出し動作においてビット線がプリチャージされたとき、動作を停止する、請求項１ないし６いずれか１つに記載の動作方法。
  8. メモリセルアレイと、
    メモリセルアレイに関する動作を制御するためのコントローラと、
    外部端子とを有し、
    前記コントローラは、
    外部端子に供給される信号に基づき半導体記憶装置が特定のモードにあるか否かを判定する判定手段と、
    前記判定手段により特定のモードであると判定した場合、メモリセルアレイに関する動作の実行中に当該動作を停止するブレークシーケンスを実行する実行手段とを含む、半導体記憶装置。
  9. 前記判定手段は、外部端子に供給される電圧に基づきパワーオンモードか否かを判定し、前記実行手段は、パワーオンモードであると判定された場合に前記ブレークシーケンスを実行する、請求項８に記載の半導体記憶装置。
  10. 前記実行手段は、予め決められた記憶領域から、メモリセルアレイに関する動作を選択するための選択情報および選択されたタイミングで動作を停止するための停止情報を読み出し、前記実行手段はさらに、前記選択情報に従い動作を実行し、かつ前記停止情報に従い動作を停止する、請求項８または９に記載の半導体記憶装置。
  11. 半導体記憶装置はさらに、前記ブレークシーケンスを実行するか否かを設定するための設定手段を含み、
    前記実行手段は、前記設定手段により実行することが設定されている場合に、前記ブレークシーケンスを実行する、請求項８に記載の半導体記憶装置。
  12. 前記実行手段は、前記停止情報に含まれるアドレスに基づきＲＯＭからのコードの読出しを停止し、動作を停止する、請求項１０に記載の動作方法。
  13. 請求項８ないし１２いずれか１つに記載の半導体記憶装置と、当該半導体記憶装置に接続された解析装置とを含む解析システムであって、
    前記解析装置は、前記半導体記憶装置に電源電圧を供給し、前記半導体記憶装置において異常電流が流れる箇所を解析する、解析システム。
  14. 前記解析装置は、異常電流が流れる箇所を可視化する手段を含む、請求項１３に記載の解析システム。
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CN201811091663.3A CN110070901B (zh) 2018-01-24 2018-09-19 半导体存储装置、其动作方法及分析系统
US16/153,844 US10641825B2 (en) 2018-01-24 2018-10-08 Semiconductor storage device, operating method thereof and analysis system
KR1020180121809A KR102116617B1 (ko) 2018-01-24 2018-10-12 반도체 기억장치, 그 동작 방법 및 해석 시스템

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023505991A (ja) * 2019-12-10 2023-02-14 マイクロン テクノロジー，インク． マイクロコード操作へのフレキシブルコマンドポインタ

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021140840A (ja) * 2020-03-03 2021-09-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
CN113075532A (zh) * 2021-03-25 2021-07-06 长鑫存储技术有限公司 芯片检测方法及芯片检测装置
US20220310186A1 (en) * 2021-03-25 2022-09-29 Changxin Memory Technologies, Inc. Chip detection method and device
CN113724772A (zh) * 2021-07-12 2021-11-30 深圳市美信咨询有限公司 存储器失效位置查找方法、装置和计算机设备

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4253148A (en) * 1979-05-08 1981-02-24 Forney Engineering Company Distributed single board computer industrial control system
JPS60242587A (ja) * 1984-05-16 1985-12-02 Hitachi Micro Comput Eng Ltd ダイナミツク型ｒａｍ
US4864598A (en) * 1988-07-20 1989-09-05 Keptel, Inc. Loop status verification system
US5105387A (en) * 1989-10-13 1992-04-14 Texas Instruments Incorporated Three transistor dual port dynamic random access memory gain cell
JPH0798692A (ja) * 1993-05-31 1995-04-11 Mitsubishi Electric Corp マイクロコンピュータ
US5995731A (en) * 1997-12-29 1999-11-30 Motorola, Inc. Multiple BIST controllers for testing multiple embedded memory arrays
US20060075395A1 (en) * 2004-10-01 2006-04-06 Lee Charles C Flash card system
JP3950608B2 (ja) * 2000-01-18 2007-08-01 株式会社ルネサステクノロジ エミッション顕微鏡を用いた不良解析方法およびそのシステム並びに半導体装置の製造方法
US6766474B2 (en) * 2000-12-21 2004-07-20 Intel Corporation Multi-staged bios-based memory testing
US20020147882A1 (en) * 2001-04-10 2002-10-10 Pua Khein Seng Universal serial bus flash memory storage device
JP2003068076A (ja) * 2001-08-27 2003-03-07 Elpida Memory Inc 半導体記憶装置の電力制御方法及び半導体記憶装置
US6845480B2 (en) * 2002-01-28 2005-01-18 Winbond Electronics Corp. Test pattern generator and test pattern generation
WO2004027438A1 (en) * 2002-09-20 2004-04-01 Koninklijke Philips Electronics N.V. Method and apparatus for determining iddq
US6768694B2 (en) * 2002-10-07 2004-07-27 International Business Machines Corporation Method of electrically blowing fuses under control of an on-chip tester interface apparatus
JP3875621B2 (ja) * 2002-10-30 2007-01-31 株式会社東芝 不揮発性半導体記憶装置
JP2004158094A (ja) * 2002-11-06 2004-06-03 Toshiba Microelectronics Corp フラッシュメモリ装置
US7647562B2 (en) * 2003-04-03 2010-01-12 National Instruments Corporation Deployment and execution of a graphical program on an embedded device from a PDA
JP2006048754A (ja) * 2004-07-30 2006-02-16 Fujitsu Ltd 半導体装置
JP4279751B2 (ja) * 2004-08-23 2009-06-17 株式会社アドバンテスト デバイスの試験装置及び試験方法
TWI262572B (en) 2005-04-19 2006-09-21 Promos Technologies Inc Electrical address verification method and electrical testing method of failure analysis of semiconductor device structure
JP2007149187A (ja) * 2005-11-25 2007-06-14 Renesas Technology Corp 半導体装置
JP4455547B2 (ja) * 2006-07-07 2010-04-21 株式会社東芝 半導体集積回路
US7949908B2 (en) * 2006-10-11 2011-05-24 Marvell Israel (M.I.S.L) Ltd. Memory repair system and method
JP2010135030A (ja) 2008-12-06 2010-06-17 Hitachi Ulsi Systems Co Ltd 半導体メモリと半導体メモリの不良解析方法
US20110041005A1 (en) * 2009-08-11 2011-02-17 Selinger Robert D Controller and Method for Providing Read Status and Spare Block Management Information in a Flash Memory System
US8199577B2 (en) * 2009-11-30 2012-06-12 Texas Instruments Incorporated Ripple programming of memory cells in a nonvolatile memory
WO2012001917A1 (ja) * 2010-06-29 2012-01-05 パナソニック株式会社 不揮発性記憶システム、メモリシステム用の電源回路、フラッシュメモリ、フラッシュメモリコントローラ、および不揮発性半導体記憶装置
JP2012128769A (ja) * 2010-12-17 2012-07-05 Toshiba Corp メモリシステム
US8787097B1 (en) 2011-09-30 2014-07-22 Altera Corporation Circuit design technique for DQS enable/disable calibration
US10096350B2 (en) * 2012-03-07 2018-10-09 Medtronic, Inc. Memory array with flash and random access memory and method therefor, reading data from the flash memory without storing the data in the random access memory
CN103364713B (zh) 2012-03-31 2016-04-20 中芯国际集成电路制造(上海)有限公司 电性失效分析的测试方法及装置
US8793536B2 (en) * 2012-08-22 2014-07-29 Tektronix, Inc. Test and measurement instrument with auto-sync for bit-error detection
JP6151830B1 (ja) * 2016-07-05 2017-06-21 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023505991A (ja) * 2019-12-10 2023-02-14 マイクロン テクノロジー，インク． マイクロコード操作へのフレキシブルコマンドポインタ

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Publication number Publication date
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