JP2007058974A

JP2007058974A - 半導体集積回路及びその検査方法

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Publication number: JP2007058974A
Application number: JP2005242236A
Authority: JP
Inventors: Kanji Natori; 完治名取
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-08-24
Filing date: 2005-08-24
Publication date: 2007-03-08

Abstract

【課題】データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路において、不揮発性メモリの検査のために必要となるメモリ領域をあまり大きくせずに、効率的で間違いのない検査を可能とする。
【解決手段】この半導体集積回路は、２次元アレイ状に配置された複数のメモリセルと、複数のメモリセルの内から少なくとも１つのメモリセルを選択する選択回路と、選択回路によって選択された少なくとも１つのメモリセルに対して、少なくとも１つのビットラインを介してデータを書き込み、又は、データを読み出す書込み／読出し回路とを具備し、複数のメモリセルによって構成されるメモリ領域が、ユーザがデータを格納するために使用するユーザ使用領域６０１と、半導体集積回路の検査におけるユーザ使用領域の書換え回数を含む検査情報を格納した検査情報領域６０２とを含む。
【選択図】図４

Description

本発明は、データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路、及び、そのような半導体集積回路の検査方法に関する。

例えば、液晶パネルのドライバＩＣにおいては、ＥＥＰＲＯＭ（エレクトロニカリー・イレーサブル・プログラマブル・リードオンリーメモリ）等の不揮発性メモリを内蔵して、従来は外付けメモリに書き込んでいた情報を、内蔵の不揮発性メモリに書き込むことが行われている。これにより、外付けメモリの削減や、液晶モジュールの低価格化が実現される。

このような液晶ドライバＩＣを用いて携帯電話等の製品を製造するセットメーカーにおいては、工場における製品の初期設定の際に、製品の出荷管理用仕向け先ＩＤや液晶パネル調整用データ等の情報が、液晶ドライバＩＣに内蔵されている不揮発性メモリに予め書き込まれる。一方、半導体メーカーは、セットメーカーに対して、不揮発性メモリにおける書き換え可能回数を保証しなければならない。

ところで、半導体メーカーにおいては、液晶ドライバＩＣに内蔵されている不揮発性メモリの検査が行われるが、不揮発性メモリにおける書き換え可能回数には限度があるので、予め定められた回数以上の書き換えを行うことは避けたい。そのために、効率的で間違いのない検査方法が要求される。

一般に、不揮発性メモリの検査は、ソート１工程→ベーク工程→ソート２工程という手順で行われる。まず、ソート１工程において、不揮発性メモリの書き換え試験を行ってデータが正常に書き換えられることを確認し、データが正常に書き換えられていることが確認できたら、リテンション試験を行うために、不揮発性メモリにテスト用データを書き込む。ここで、リテンション試験とは、ベーク前において不揮発性メモリに書き込まれたテスト用データがベーク後において正常に読み出されるか否かを判定する試験である。

次に、ベーク工程において、不揮発性メモリを、例えば、２５０℃程度の恒温槽に数時間投入する。その後、ソート２工程において、リテンション試験を行い、リテンション試験にパスしたら、不揮発性メモリの書き換え試験を行ってデータが正常に書き換えられることを確認し、データが正常に書き換えられていることが確認できたら、検査は終了となる。

しかしながら、従来の検査方法によれば、検査用プローブやＬＳＩテスタ等の検査装置の不調が原因で測定がうまく出来ない場合には、不揮発性メモリの書き換え試験が繰り返し行われて、予定されている回数以上の書き換えが行われる可能性がある。その場合には、セットメーカーに対して保証できる書き換え可能回数が減少してしまう。

また、ソート２工程において、書き換え試験に失敗すると、リテンション試験におけるデータが書き換えられてしまうので、どの検査工程までが正常に行われていたかを知ることができなかった。従って、書き換え試験に失敗した場合には、ソート１工程→ベーク工程→ソート２工程という手順を繰り返さなくてはならなかった。

関連する技術として、下記の特許文献１には、フラッシュメモリのデータを変更することなく、フラッシュメモリの診断を可能とするコンピュータシステムが開示されている。これによれば、ＣＰＵと、ＣＰＵに接続されるフラッシュメモリ部とを備えたコンピュータシステムにおいて、フラッシュメモリ部に、情報書込み領域と、バックアップ領域とを備え、情報書込み領域の一部にテストプログラム領域を備え、そのテストプログラム領域に、情報書込み領域の情報をバックアップ領域にバックアップするように指示を行うバックアップ手段と、バックアップが行われた情報書込み領域の領域診断を実施させる診断指示手段と、領域診断後にバックアップ領域にバックアップされた情報を情報書込み領域の元の領域に戻す指示を行う戻し手段とを備えている。

しかしながら、フラッシュメモリ部に、テストプログラム領域と、運用ソフトウェア領域と、バックアップ領域とを備え、テストプログラム領域及び運用ソフトウェア領域に書き込まれているデータを一旦バックアップ領域に移し、検査後に元に戻すので、検査のために必要となるメモリ領域が大幅に増加してしまう。また、バックアップすべき情報が多いので、バックアップ及び戻しの処理に時間がかかるという問題がある。
特開２００４−１５１９０１号公報（第１、４頁、図１）

そこで、上記の点に鑑み、本発明は、データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路において、不揮発性メモリの検査のために必要となるメモリ領域をあまり大きくせずに、効率的で間違いのない検査を可能とすることを目的とする。

上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路であって、２次元アレイ状に配置された複数のメモリセルと、複数のメモリセルの内から少なくとも１つのメモリセルを選択する選択回路と、選択回路によって選択された少なくとも１つのメモリセルに対して、少なくとも１つのビットラインを介してデータを書き込み、又は、データを読み出す書込み／読出し回路とを具備し、複数のメモリセルによって構成されるメモリ領域が、ユーザがデータを格納するために使用するユーザ使用領域と、半導体集積回路の検査におけるユーザ使用領域の書換え回数を含む検査情報を格納した検査情報領域とを含む。

ここで、検査情報が、ベーク前においてユーザ使用領域に書き込まれたテスト用データがベーク後において正常に読み出されるか否かを判定するリテンション試験の結果を表す情報をさらに含んでも良い。また、選択回路が、複数のメモリセルにおける少なくとも１つの行を選択するための行選択信号をワードラインに出力する行選択回路と、複数のメモリセルにおける少なくとも１つの列を選択するための列選択信号をカラムラインに出力する列選択回路と、列選択回路から出力される列選択信号に従って、複数のメモリセルにおける少なくとも１つの列のメモリセルを、ビットラインを介して書込み／読出し回路に接続するカラム選択スイッチとを含んでも良い。

本発明の１つの観点に係る半導体集積回路の検査方法は、ユーザがデータを格納するために使用するユーザ使用領域と、半導体集積回路の検査におけるユーザ使用領域の書換え回数を格納する検査情報領域とを含むメモリ領域を有する不揮発性メモリを内蔵した半導体集積回路を、検査装置を用いて検査する方法であって、ユーザ使用領域にテスト用データを書き込み、テスト用データの読出しが正常に行われるか否かを判定する書き換え試験を行うと共に、ベーク前における書込み回数を検査情報領域に書き込むステップ（ａ）と、ステップ（ａ）において所定数の半導体集積回路について連続して読出しが正常に行われなかったときに、検査装置を点検して、それらの半導体集積回路についてステップ（ａ）を繰り返すステップ（ｂ）と、ステップ（ａ）に先立って、ある半導体集積回路のユーザ使用領域に対するベーク前における書込み回数が第１の設定回数以上となったときに、その半導体集積回路を排除するステップ（ｃ）と、書き換え試験を通過した半導体集積回路について、ユーザ使用領域にテスト用データを書き込むと共に、書換え回数をインクリメントして検査情報領域に書き込むステップ（ｄ）と、ステップ（ｄ）を通過した半導体集積回路に対してベークを行うステップ（ｅ）と、ステップ（ｄ）においてユーザ使用領域に書き込まれたテスト用データがベーク後において正常に読み出されるか否かを判定するリテンション試験を行うと共に、リテンション試験の結果を表す情報を検査情報領域に書き込むステップ（ｆ）と、ステップ（ｆ）において読出しが正常に行われたときに、書き換え試験を行うと共に、ベーク後における書込み回数を検査情報領域に書き込むステップ（ｇ）と、所定数の半導体集積回路が連続してリテンション試験又は書き換え試験を通過できなかったときに、検査装置を点検し、それらの半導体集積回路についてステップ（ｆ）又はステップ（ｇ）を繰り返すステップ（ｈ）と、ステップ（ｆ）又はステップ（ｇ）に先立って、ある半導体集積回路のユーザ使用領域に対するベーク後における書込み回数が第２の設定回数以上となったときに、その半導体集積回路を排除するステップ（ｉ）とを具備する。

ここで、ステップ（ｆ）に先立って、検査情報領域からリテンション試験の結果を表す情報の読出しを行うステップ（ｊ）をさらに設け、ステップ（ｈ）が、ステップ（ｊ）において読み出されたリテンション試験の結果を表す情報に基づいて、ステップ（ｆ）において読出しが正常に行われていなかった場合にはステップ（ｆ）を繰り返し、ステップ（ｆ）において読出しが正常に行われていた場合にはステップ（ｇ）を繰り返すようにしても良い。

本発明によれば、複数のメモリセルによって構成されるメモリ領域において、ユーザがデータを格納するために使用するユーザ使用領域と、半導体集積回路の検査におけるユーザ使用領域の書換え回数を含む検査情報を格納した検査情報領域とを設けることにより、半導体集積回路の検査のために必要となるメモリ領域をあまり大きくせずに、効率的で間違いのない検査が可能となる。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に内蔵されている不揮発性メモリの構成を示すブロック図である。不揮発性メモリとしては、電気的に記憶内容を消去できるＥＥＰＲＯＭが用いられる。

図１に示すように、半導体集積回路１は、コントロール回路１０と、Ｙプリデコーダ２０と、カラムドライバ３０と、Ｘプリデコーダ４０と、ＷＬデコーダ５０と、メモリセルアレイ６０と、プログラムドライバ７１と、センスアンプ７２と、データ入力回路８１と、データ出力回路８２と、電源切換回路９０とを有している。メモリセルアレイ６０には、複数組のワードラインＷＬ及びＷＬバー、複数のビットラインＢＬ、複数組のカラムラインＣＬ及びＣＬバーが接続されており、メモリセルアレイ６０において、データの消去、書込み、読出しが行われる複数のメモリセルが、２次元アレイ状に配置されている。

コントロール回路１０は、メモリセルアレイ６０におけるデータの消去、書込み、読出しを制御するための各種のコントロール信号を受信して、不揮発性メモリの各部を制御する。Ｙプリデコーダ２０は、コントロール回路１０の制御の下で、指定されたメモリセルの列を表す信号を生成してカラムドライバ３０に出力する。カラムドライバ３０は、この信号に基づいて１組の列選択信号を生成し、１組のカラムラインＣＬ及びＣＬバーを介してメモリセルアレイ６０に供給する。

同様に、Ｘプリデコーダ４０は、コントロール回路１０の制御の下で、指定されたメモリセルの行を表す信号を生成してＷＬデコーダ５０に出力する。ＷＬデコーダ５０は、この信号に基づいて１組の行選択信号を生成し、１組のワードラインＷＬを介してメモリセルアレイ６０に供給する。

プログラムドライバ７１及びセンスアンプ７２は、複数のビットラインを介してメモリセルアレイ６０に接続され、選択されたメモリセルに対してデータの書込み又は読出しを行う。データ入力回路８１は、選択されたメモリセルに書き込まれるデータを外部から入力し、データ出力回路８２は、選択されたメモリセルから読み出されたデータを外部に出力する。

電源切換回路９０は、コントロール回路１０の制御の下で、供給される複数種類の電源電圧を、カラムドライバ３０、ＷＬデコーダ５０、メモリセルアレイ６０、プログラムドライバ７１、センスアンプ７２、及び、その他の回路に選択的に供給する。特に、電源切換回路９０は、Ｖ_ＥＲスイッチ９１と、Ｖ_ＰＳスイッチ９２とを含んでいる。

Ｖ_ＥＲスイッチ９１は、メモリセルアレイ６０におけるデータ消去のために用いられる消去電圧Ｖ_ＥＲ（本実施形態においては、２０Ｖとする）を外部から供給され、消去動作において２０Ｖを選択的に出力し、それ以外の動作において０Ｖを選択的に出力する。

また、Ｖ_ＰＳスイッチ９２は、メモリセルアレイ６０におけるデータ書込みのために用いられる書込み用電源電圧Ｖ_ＰＰ（本実施形態においては、８Ｖとする）と通常の電源電圧Ｖ_ＤＤ（本実施形態においては、３Ｖとする）とを外部から供給され、内部電源電圧Ｖ_ＰＳとして、書込み動作において８Ｖを選択的に出力し、それ以外の動作において３Ｖを選択的に出力する。

図２は、図１に示すメモリセルアレイの内部構造を示すブロック図である。図２に示すように、メモリセルアレイ６０においては、複数組のワードライン（ＷＬ０／ＷＬ０バー、・・・、ＷＬｎ／ＷＬｎバー）及び複数のビットライン（ＢＬ０、・・・、ＢＬｋ）に接続された複数のメモリセル６１が、２次元アレイ状に設置されている。以下においては、データのビット数が８ビットであるとする（ｋ＝７）。

各列のメモリセルに接続されているビットラインは、１組のカラムラインＣＬ及びＣＬバーを介して供給される列選択信号によって制御されるカラム選択スイッチ６２を介して、プログラムドライバ７１及びセンスアンプ７２（図１）に選択的に接続される。カラム選択スイッチ６２としては、一般的に、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されるアナログスイッチ（トランスミッションゲート）が用いられる。

次に、図１及び図２を参照しながら、半導体集積回路１に内蔵されている不揮発性メモリの動作について説明する。
データの消去、書込み、読出しを行う際には、コントロール回路１０が、コントロール信号に従って、不揮発性メモリの各部を制御する。コントロール回路１０は、コントロール信号によって指定されたメモリセルの列を指定する列アドレス信号をＹプリデコーダ２０に出力し、該メモリセルの行を指定する行アドレス信号をＸプリデコーダ４０に出力する。

コントロール回路１０から列アドレス信号を受信したＹプリデコーダ２０は、列アドレス信号をデコードすることにより、指定されたメモリセルの列を表す信号を生成し、この信号をカラムドライバ３０に出力する。カラムドライバ３０は、この信号に基づいて１組の列選択信号を生成し、図２に示すカラムラインＣＬ０／ＣＬ０バー、・・・、ＣＬｍ／ＣＬｍバーの内の少なくとも１組に列選択信号を出力する。

同様に、コントロール回路１０から行アドレス信号を受信したＸプリデコーダ４０は、行アドレス信号をデコードすることにより、指定されたメモリセルの行を表す信号を生成してＷＬデコーダ５０に出力する。ＷＬデコーダ５０は、この信号に基づいて１組の行選択信号を生成し、図２に示すワードラインＷＬ０／ＷＬ０バー、・・・、ＷＬｎ／ＷＬｎバーの内の少なくとも１組に行選択信号を出力する。

図２に示すカラム選択スイッチ６２は、カラムドライバ３０から１組のカラムラインを介して１組の列選択信号が入力されるとオンして、上記ワードライン及び当該カラム選択スイッチに接続されている８個のメモリセルを選択状態とする。

データの消去を行う場合には、コントロール回路１０の制御の下で、Ｖ_ＥＲスイッチ９１が２０Ｖの消去電圧Ｖ_ＥＲを出力することにより、メモリセルアレイ６０に２０Ｖの消去電圧Ｖ_ＥＲが印加され、メモリセルアレイ６０に含まれている複数のメモリセルにおいてデータの消去が行われる。

また、データの書込みを行う場合には、コントロール回路１０の制御の下で、Ｖ_ＰＳスイッチ９２が８Ｖの内部電源電圧Ｖ_ＰＳを出力することにより、メモリセルアレイ６０に８Ｖのコントロールゲート電圧Ｖ_ＣＧが印加される。データ入力回路８１は、入力された８ビットのデータをプログラムドライバ７１に出力する。プログラムドライバ７１が、入力された８ビットのデータに応じた書込み電圧をビットラインに印加すると、選択された８個のメモリセルに８ビットのデータが書き込まれる。

一方、データの読出しを行う場合には、コントロール回路１０の制御の下で、Ｖ_ＰＳスイッチ９２が３Ｖの内部電源電圧Ｖ_ＰＳを出力する。これに基づいて、センスアンプ７２が、例えば１Ｖの電圧をビットラインに印加して、流れる電流を検出することにより、選択された８個のメモリセルから８ビットのデータを読み出す。また、センスアンプ７２は、読み出された８ビットのデータをデータ出力回路８２に出力し、データ出力回路８２は、入力された８ビットのデータを外部に出力する。

図３は、図２に示すメモリセルの構成を示す回路図である。情報を記憶するためのＮチャネルＭＯＳトランジスタＱＮ１０と、消去動作において用いられるＰチャネルＭＯＳトランジスタＱＰ１１と、コントロールゲートとして用いられるＮチャネルＭＯＳトランジスタＱＮ１１とは、共通のゲート（フローティングゲート）を有している。トランジスタＱＮ１０のソースは接地されており、ドレインは、ＰチャネルＭＯＳトランジスタＱＰ１２とＮチャネルＭＯＳトランジスタＱＮ１２とによって構成されるアナログスイッチ（トランスミッションゲート）を介して、ビットラインＢＬに接続されている。

トランジスタＱＰ１１のソースとドレインとは互いに接続されており、消去動作において、消去電圧Ｖ_ＥＲ（２０Ｖ）が印加される。これにより、トランジスタＱＰ１１は、フローティングゲートとチャネルとの間にＦＮトンネル電流を流すための消去素子として機能する。また、トランジスタＱＮ１１のソースとドレインとは互いに接続されてコントロールゲートとして機能し、書込み動作において、コントロールゲート電圧Ｖ_ＣＧとして８Ｖがコントロールゲートに印加される。

アナログスイッチを構成するトランジスタＱＰ１２及びＱＮ１２のゲートには、ワードラインＷＬバー及びＷＬがそれぞれ接続されている。このメモリセル６１に対してデータの書込み又は読出しを行う際には、ワードラインＷＬバーにローレベルの行選択信号が供給されると共に、ワードラインＷＬにハイレベルの行選択信号が供給されて、アナログスイッチがオンすることにより、トランジスタＱＮ１０のドレインがビットラインに接続される。また、１組の列選択信号が供給されることによって、図２に示す該当するカラム選択スイッチ６２がオンする。これにより、このメモリセル６１は選択状態となり、それ以外の場合には、メモリセルは非選択状態となる。

図４は、本発明の一実施形態において複数のメモリセルによって構成されるメモリ領域を模式的に示す図である。複数のメモリセルによって構成されるメモリ領域は、ユーザがデータを格納するために使用するユーザ使用領域６０１と、半導体集積回路の検査におけるユーザ使用領域の書換え回数を含む検査情報を格納した検査情報領域６０２とを含んでいる。例えば、ユーザ使用領域６０１は、液晶ドライバＩＣを用いて携帯電話等の製品を製造するセットメーカー（ユーザ）が、製品の出荷管理用仕向け先ＩＤや液晶パネル調整用データ等を格納するために用いるための領域であり、検査情報領域６０２は、半導体メーカーが、液晶ドライバＩＣの検査において検査情報を格納するために用いるための領域である。なお、検査情報領域６０２は、通常のアドレス空間でなく、特別に設定されたアドレス空間に設けるようにしても良い。

次に、本発明の一実施形態に係る半導体集積回路の検査方法を説明する。
図５及び図６は、本発明の一実施形態に係る半導体集積回路の検査方法を示すフローチャートである。検査工程は、大きく分けると、ソート（ＳＯＲＴ）１工程と、ベーク工程と、ソート（ＳＯＲＴ）２工程とに分けられる。

まず、ソート１工程において、不揮発性メモリの書き換え試験を行ってデータが正常に書き換えられることを確認し、データが正常に書き換えられていることが確認できたら、ベーク前においてユーザ使用領域６０１に書き込まれたテスト用データがベーク後において正常に読み出されるか否かを判定するリテンション試験を行うために、ユーザ使用領域６０１にテスト用データを書き込む。

次に、ベーク工程において、不揮発性メモリを内蔵する半導体集積回路を、例えば、２５０℃程度の恒温槽に数時間投入する。その後、ソート２工程において、リテンション試験を行い、リテンション試験にパスしたら、不揮発性メモリの書き換え試験を行ってデータが正常に書き換えられることを確認し、データが正常に書き換えられていることが確認できたら、検査は終了となる。

不揮発性メモリに対してデータの書込みや読出しを行う際には、不揮発性メモリを内蔵する半導体集積回路の複数の入力端子又は出力端子（ピンやパッド）に、プローブカードに取り付けられた複数の検査用プローブを接触させることにより、ＬＳＩテスタとの接続を行う。

しかしながら、検査用プローブの汚れによる接触不良やＬＳＩテスタの設定ミス等により、測定がうまく出来ない場合もある。そのような場合に、不揮発性メモリの書き換え試験を繰り返して行うと、予定されている回数以上の書き換えが行われて、ユーザに対して保証できる書き換え可能回数が減少してしまう。

そこで、本実施形態においては、不揮発性メモリの検査情報領域６０２に、ユーザ使用領域６０１の書換え回数を含む検査情報を格納することにより、半導体メーカーによって実施される半導体集積回路の検査における書換え回数の上限を設定しておき、ユーザに対して保証できる書き換え可能回数を確保している。例えば、ユーザに対して保証できる書き換え可能回数を５回とするために、半導体メーカーにおいて、ソート１工程及びソート２工程の各々における書換え回数の上限が３回に設定される。

図５を参照すると、ステップＳ１において、検査装置が、不揮発性メモリの検査情報領域６０２から、ユーザ使用領域６０１のソート１工程における書換え回数Ｎの読出しを行う。書換えが行われていない場合には、書換え回数Ｎを読み出すことはできないが、書換えが１回以上行われている場合には、書換え回数Ｎとして自然数が読み出される。

ステップＳ２において、検査装置が、読み出された書換え回数Ｎが予め設定された回数Ｎ_１未満であるか否かを判定する。本実施形態においては、Ｎ_１＝３とする。ソート１工程において再測が行われている場合には、検査情報領域６０２に再測による書換え回数Ｎが書き込まれており、書換え回数Ｎが設定回数Ｎ_１以上である場合には、ステップＳ３において、その半導体集積回路が検査から除外されて、その半導体集積回路についての検査が終了する。

書換え回数Ｎが設定回数Ｎ_１未満である場合には、ステップＳ４において、検査装置が、不揮発性メモリのユーザ使用領域６０１にテスト用データを書き込み、テスト用データの読出しが正常に行われるか否かを判定することにより、書換え試験を行う。さらに、ステップＳ５において、検査装置が、不揮発性メモリの検査情報領域６０２に、書換え回数Ｎを書き込む。書換え回数が２回以上の場合には、検査情報領域６０２に書き込まれている書換え回数Ｎがインクリメントされて検査情報領域６０２に再度書き込まれる。

ステップＳ４で行われた書き換え試験の結果について、ステップＳ６において、書き込まれたテスト用データが正常に読み出されなかった場合には、その半導体集積回路が不良である（ＦＡＩＬ）と判定され、ステップＳ７において、その半導体集積回路が検査から除外されて、その半導体集積回路についての検査が終了する。

また、ステップＳ６において、所定数の半導体集積回路がＫ_１回（本実施形態では、Ｋ_１＝５）連続してＦＡＩＬと判定された場合には、検査用プローブの汚れによる接触不良やＬＳＩテスタの設定ミス等が原因と考えられるので、検査装置を点検して、これらの半導体集積回路についてステップＳ２から再測を行う。

ステップＳ６において、書き込まれたテスト用データが正常に読み出された場合には、その半導体集積回路が書換え試験を通過した良品である（ＰＡＳＳ）と判定され、処理がステップＳ８に移行する。ステップＳ８において、検査装置が、リテンション試験のために、ベーク投入前のテスト用データをユーザ情報領域６０１に書き込むと共に、書込み回数Ｎをインクリメントして検査情報領域６０２に書き込む。さらに、ステップＳ９において、データ保持特性を温度により加速して試験するために、半導体集積回路のベークが行われる。

図６を参照すると、ベーク終了後に、ステップＳ１０において、検査装置が、不揮発性メモリの検査情報領域６０２から検査情報を読み出す。検査情報には、ユーザ使用領域６０１のソート１工程における書換え回数Ｎ、及び、ソート２工程における書換え回数Ｍの他に、リテンション試験が既に行われている場合には、リテンション試験の結果を表す情報（リテンションＰＡＳＳ／ＦＡＩＬ情報）が含まれている。

ソート２工程において書換えが行われていない場合には、書換え回数Ｍを読み出すことはできないが、ソート２工程において書換えが１回以上行われている場合には、書換え回数Ｍとして自然数が読み出される。また、一度もリテンション試験が行われていない場合には、検査情報にはリテンションＰＡＳＳ／ＦＡＩＬ情報が含まれていない。

ステップＳ１１において、検査装置が、読み出された書換え回数Ｍが予め設定された回数Ｍ_１未満であるか否かを判定する。本実施形態においては、Ｍ_１＝３とする。ソート２工程において再測が行われている場合には、検査情報領域６０２に再測による書換え回数Ｍが書き込まれており、書換え回数Ｍが設定回数Ｍ_１以上である場合には、ステップＳ１２において、その半導体集積回路が検査から除外されて、その半導体集積回路についての検査が終了する。

ステップＳ１３において、検査装置が、読み出されたリテンションＰＡＳＳ／ＦＡＩＬ情報に基づいて、半導体集積回路がリテンション試験を通過（ＰＡＳＳ）しているか否かを判定する。リテンションＰＡＳＳ／ＦＡＩＬ情報が書き込まれていない場合、又は、リテンション試験の結果が不良（ＦＡＩＬ）であることを表す情報が書き込まれている場合には、処理がステップＳ１４に移行する。一方、リテンション試験の結果が良品（ＰＡＳＳ）であることを表す情報が書き込まれている場合には、処理がステップＳ１８に移行する。

ステップＳ１４において、検査装置が、ステップＳ８においてユーザ使用領域６０１に書き込まれたテスト用データがベーク後において正常に読み出されるか否かを判定するリテンション試験を行う。さらに、ステップＳ１５において、ステップＳ１４のリテンション試験の結果を、ステップＳ８において書き込まれたデータが正常に読み出されたならば良品（ＰＡＳＳ）とし、正常に読み出せなかったならば不良（ＦＡＩＬ）として、検査情報領域６０２に書き込む。

ステップＳ１４で行われたリテンション試験の結果について、ステップＳ１６において、書き込まれたテスト用データが正常に読み出されなかった場合には、その半導体集積回路が不良（ＦＡＩＬ）と判定され、ステップＳ１７において、その半導体集積回路が検査から除外されて、その半導体集積回路についての検査が終了する。

ステップＳ１６において、書き込まれたテスト用データが正常に読み出された場合には、その半導体集積回路が良品（ＰＡＳＳ）と判定され、処理がステップＳ１８に移行する。ステップＳ１８において、検査装置が、不揮発性メモリのユーザ使用領域６０１にテスト用データを書き込み、テスト用データの読出しが正常に行われるか否かを判定することにより、書換え試験を行う。さらに、ステップＳ１９において、検査情報領域６０２に格納されている書込み回数Ｍをインクリメントして、インクリメントされた書込み回数を検査情報領域６０２に再び書き込む。

ステップＳ１８で行われた書き換え試験の結果について、ステップＳ２０において、書き込まれたテスト用データが正常に読み出されなかった場合には、その半導体集積回路が不良（ＦＡＩＬ）と判定され、ステップＳ２１において、その半導体集積回路が検査から除外されて、その半導体集積回路についての検査が終了する。一方、書き込まれたテスト用データが正常に読み出された場合には、その半導体集積回路が良品（ＰＡＳＳ）と判定され、その半導体集積回路についての検査が終了する。

また、ステップＳ１６又はＳ２０において、所定数の半導体集積回路がＫ_２回（本実施形態では、Ｋ_２＝５）連続してＦＡＩＬと判定された場合には、検査用プローブの汚れによる接触不良やＬＳＩテスタの設定ミス等が原因と考えられるので、検査装置を点検して、これらの半導体集積回路についてステップＳ１０から再測を行う。ステップＳ１０において読み出されたリテンションＰＡＳＳ／ＦＡＩＬ情報に基づいてステップＳ１３において判定が行われ、リテンション試験の結果が不良（ＦＡＩＬ）であれば処理がステップＳ１４に移行し、リテンション試験の結果が良品（ＰＡＳＳ）であれば処理がステップＳ１８に移行する。

このように、ソート１工程及びソート２工程の各々において書換え回数を不揮発性メモリに格納して管理することにより、設定された回数以上にデータの書換えを行うことを防ぐことができる。その結果、書換え保証回数を満たさない不揮発性メモリを内蔵した半導体集積回路が市場に流出してしまうことを防止できる。

また、従来は、リテンション試験後に再び書換え試験を行うと、ユーザ使用領域に格納されていたデータが書き換えられてしまうので、リテンション試験を通過したか否かが分らなくなって、ソート１工程→ベーク工程→ソート２工程の手順を繰り返さなければならなかったが、不揮発性メモリにリテンション試験のＰＡＳＳ／ＦＡＩＬ情報を格納しておくことにより、リテンション試験を通過している場合には、ソート２工程のみを再測すれば良くなる。

さらに、半導体集積回路の検査において不揮発性メモリに格納される検査情報は、書換え回数及びリテンション試験の結果を表す情報のみなので、大きなメモリ容量を必要とせず、検査情報の書込み及び読出し時間を短縮することができる。

本発明の一実施形態における不揮発性メモリの構成を示すブロック図。図１に示すメモリセルアレイの内部構造を示すブロック図。図２に示すメモリセルの構成を示す回路図。本発明の一実施形態におけるメモリ領域を模式的に示す図。本発明の一実施形態に係る検査方法を示すフローチャート（前半）。本発明の一実施形態に係る検査方法を示すフローチャート（後半）。

符号の説明

１半導体集積回路、１０コントロール部、２０Ｙプリデコーダ、３０カラムドライバ、４０Ｘプリデコーダ、５０ＷＬデコーダ、６０メモリセルアレイ、６１メモリセル、６２カラム選択スイッチ、７１プログラムドライバ、７２センスアンプ、８１データ入力回路、８２データ出力回路、９０電源切換回路、９１Ｖ_ＥＲスイッチ、９２Ｖ_ＰＳスイッチ、６０１ユーザ使用領域、６０２検査情報領域、ＱＰ１１〜ＱＰ１２ＰチャネルＭＯＳトランジスタ、ＱＮ１０〜ＱＮ１２ＮチャネルＭＯＳトランジスタ

Claims

データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路であって、
２次元アレイ状に配置された複数のメモリセルと、
前記複数のメモリセルの内から少なくとも１つのメモリセルを選択する選択回路と、
前記選択回路によって選択された少なくとも１つのメモリセルに対して、少なくとも１つのビットラインを介してデータを書き込み、又は、データを読み出す書込み／読出し回路と、
を具備し、前記複数のメモリセルによって構成されるメモリ領域が、ユーザがデータを格納するために使用するユーザ使用領域と、半導体集積回路の検査におけるユーザ使用領域の書換え回数を含む検査情報を格納した検査情報領域とを含む、半導体集積回路。
前記検査情報が、ベーク前においてユーザ使用領域に書き込まれたテスト用データがベーク後において正常に読み出されるか否かを判定するリテンション試験の結果を表す情報をさらに含む、請求項１記載の半導体集積回路。
前記選択回路が、
前記複数のメモリセルにおける少なくとも１つの行を選択するための行選択信号をワードラインに出力する行選択回路と、
前記複数のメモリセルにおける少なくとも１つの列を選択するための列選択信号をカラムラインに出力する列選択回路と、
前記列選択回路から出力される列選択信号に従って、前記複数のメモリセルにおける少なくとも１つの列のメモリセルを、ビットラインを介して前記書込み／読出し回路に接続するカラム選択スイッチと、
を含む、請求項１又は２記載の半導体集積回路。
ユーザがデータを格納するために使用するユーザ使用領域と、半導体集積回路の検査におけるユーザ使用領域の書換え回数を格納する検査情報領域とを含むメモリ領域を有する不揮発性メモリを内蔵した半導体集積回路を、検査装置を用いて検査する方法であって、
ユーザ使用領域にテスト用データを書き込み、テスト用データの読出しが正常に行われるか否かを判定する書き換え試験を行うと共に、ベーク前における書込み回数を検査情報領域に書き込むステップ（ａ）と、
ステップ（ａ）において所定数の半導体集積回路について連続して読出しが正常に行われなかったときに、検査装置を点検して、それらの半導体集積回路についてステップ（ａ）を繰り返すステップ（ｂ）と、
ステップ（ａ）に先立って、ある半導体集積回路のユーザ使用領域に対するベーク前における書込み回数が第１の設定回数以上となったときに、その半導体集積回路を排除するステップ（ｃ）と、
書き換え試験を通過した半導体集積回路について、ユーザ使用領域にテスト用データを書き込むと共に、書換え回数をインクリメントして検査情報領域に書き込むステップ（ｄ）と、
ステップ（ｄ）を通過した半導体集積回路に対してベークを行うステップ（ｅ）と、
ステップ（ｄ）においてユーザ使用領域に書き込まれたテスト用データがベーク後において正常に読み出されるか否かを判定するリテンション試験を行うと共に、リテンション試験の結果を表す情報を検査情報領域に書き込むステップ（ｆ）と、
ステップ（ｆ）において読出しが正常に行われたときに、書き換え試験を行うと共に、ベーク後における書込み回数を検査情報領域に書き込むステップ（ｇ）と、
所定数の半導体集積回路が連続してリテンション試験又は書き換え試験を通過できなかったときに、検査装置を点検し、それらの半導体集積回路についてステップ（ｆ）又はステップ（ｇ）を繰り返すステップ（ｈ）と、
ステップ（ｆ）又はステップ（ｇ）に先立って、ある半導体集積回路のユーザ使用領域に対するベーク後における書込み回数が第２の設定回数以上となったときに、その半導体集積回路を排除するステップ（ｉ）と、
を具備する検査方法。
ステップ（ｆ）に先立って、検査情報領域からリテンション試験の結果を表す情報の読出しを行うステップ（ｊ）をさらに具備し、
ステップ（ｈ）が、ステップ（ｊ）において読み出されたリテンション試験の結果を表す情報に基づいて、ステップ（ｆ）において読出しが正常に行われていなかった場合にはステップ（ｆ）を繰り返し、ステップ（ｆ）において読出しが正常に行われていた場合にはステップ（ｇ）を繰り返すことを含む、請求項４記載の検査方法。