JPH03290899A

JPH03290899A - 半導体不揮発性メモリ装置

Info

Publication number: JPH03290899A
Application number: JP2090290A
Authority: JP
Inventors: Hitoshi Kondo; 仁史近藤; Tadashi Maruyama; 正丸山; Toshi Sasaki; 佐々木　利
Original assignee: Toshiba Corp; Iwate Toshiba Electronics Co Ltd
Current assignee: Toshiba Corp; Japan Semiconductor Corp
Priority date: 1990-04-06
Filing date: 1990-04-06
Publication date: 1991-12-20
Anticipated expiration: 2012-04-23
Also published as: EP0450632A2; JP2601931B2; KR910019059A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は特にＥＰＲＯＭやＥＥＰＲＯＭ等のようにデ
ータの消去／再書き込みが可能であり、書き込まれたデ
ータを電源が切られても保持する半導体不揮発性メモリ
装置に関する。

（従来の技術）半導体メモリ装置の主なるものにＤＲＡＭ（Ｄｙｎａｓ
ｉｃ　ＲＡＭ　）やＳ　ＲＡ　Ｍ　（Ｓｔａｔｉｃ　Ｒ
ＡＭ）等がある。これらのメモリ装置は揮発性メモリと
呼ばれ、電源を切るとメモリセルに書き込まれたデータ
が消えてしまう。これに対し、電源を切っても書き込ま
れたデータが消えないメモリ装置は不揮発性メモリと呼
ばれ、半導体不揮発性メモリ装置ではＲＯＭ　（Ｒｅａ
ｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）で代表される〇また、こ
のＲＯＭには、データの書き込みをつ工−ハ・プロセス
中に行うマスクＲＯＭと、メモリＩＣの完成後に何等か
の手段でデータを書き込むことのできるＦ　ＲＯＭ　（
Ｐｒｏｇｒａｇｇｅａｂｌｅ　ＲＯＭ）がある。さらに
、ＦＲＯＭには、メモリセル中に構成されたヒユーズを
選択的に溶断することにより一度だけ電気的にデータが
書き込めるものや、電気的手段によりデータの書き込み
が可能で、しかも紫外線の照射により前に書き込んだデ
ータを消去し、再度電気的手段によりデータの書き込み
が可能なＥ　Ｆ　ＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌｌｙ
　ＰｒｏｇｒａｍｍａｂｌｅＲＯＭ　）　　電気的手段
のみによりデータの消去／再書き込みが可能なＥ　Ｅ　
Ｆ　ＲＯＭ　（ＥｌｅｅｔｒｌｃａｌｌｙＥｒａｓａｂ
ｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）が
ある０消去／書き込みが可能なこの他のメモリ装置、す
なわちＤＲＡＭ、ＳＲＡＭやＥＦＲＯＭ等も基本的な構
成はこのＥＥＦＲＯＭと同様である。電気的に消去／書
き込みが可能なＥＥＦＲＯＭは、基本的な機能としては
ＤＲＡＭやＳＲＡＭと変わりはないが、一般的にＤＲＡ
ＭやＳＲＡＭではデータの書き込みに数１００ｎｓを要
するにすぎないが、Ｅ−ＥＦＲＯＭでは数ｍｓが必要で
あるという点が異なる。

また、一般的に、消去／書き込みが可能なメモリ装置で
は、製品出荷前にメモリセルアレイに対し以下のような
テストが行われている。

■°消去（全ビット“１°）／書き込み（全ビット“０
＃）の繰り返しテスト（１０２回程度）■　チエッカ−
模様（“１°／“０°交互データ）パターンの書き込み
、読み出しテスト■　高温度長時間放置（加速試験条件
下）■　チエッカ−模様パターン（■で書き込んだもの
）読み出しテストここで、上記■は繰り返し消去／書き込み動作を行った
ときのメモリセルアレイの信頼性を保証するテストであ
り、エンデユランス・テストと呼ばれている。そして、
消去／書き込み回数と不良ビット出現の関係をエンデユ
ランス特性と呼び、市場標準は１０’回程度の繰り返し
消去／書き込みに対し、ビット不良率は１％程度である
。

一方、上記■〜■はデータ書き込み後の経時信頼性を保
証するテストであり、リテンション・テストと呼ばれる
。そして、放置時間と不良ビット出現の関係をリテンシ
ョン特性と呼び、市場標準は１０年程度放置した後のビ
ット不良率は１％程度である。

第５図は上記ＥＥＦＲＯＭの従来の構成を示すブロック
図である。図において、１１は制御回路、１２はアドレ
スバッファ、１３はデコーダ、１４はメモリセルアレイ
、１５はカラムゲート、１６は人出力バッファである。

この例では、アドレスバッファ１２に供給されるアドレ
スがＡＯ〜Ａ１２の１３ビツト、人出力バッフ７１Ｂを
介して読み／書きされるデータがＤＯ〜Ｄ７の８ビツト
であり、メモリセルアレイ１４には８ビツト長のデータ
（１ワード）が８１９２（８ｋ）ワード分記憶できる容
量、すなわち６５５３６　（６４ｋ）個のメモリセルが
設けられている場合を示している。

上記従来のＥＥＦＲＯＭにおいて、上記のようなエンデ
ユランス・テスト及びリテンション・テストを行うため
に、制御回路１１には通常のデータ読み出し／書き込み
動作を制御する目的で使用される出カイネーブル信号Ｏ
Ｅ、チップイネーブル信号ＣＥ、プログラム信号ＰＧＭ
の他に、テスト信号ＴＥＳＴが用いられる。なお、第５
図中のｖＰＰはデータのプログラム時に使用される高電
圧電源、ｖｃｏは通常のデータ読み出し／書き込み動作
時に使用される電圧電源であり、ＧＮＤは上記両型源の
共通接地電源である。

上記ＥＥＦＲＯＭにおける通常のデータ読み出し／書き
込み動作は次のようにして行われる。このとき、テスト
信号ＴＥＳＴは“Ｌ”にされている。データの読み出し
はＣＥ−“Ｌ”　　ＰＧＭ〜“Ｈ”の状態で、読み出し
番地（ＡＯ〜Ａ１２）を決定した後、ＯＥを“Ｈ′から
“Ｌ′に変化させることにより、カラムゲート１５と人
出力バッファ１６を介してＤＯ−Ｄ７に８ビツト長のデ
ータが出力される。また、書き込みはＣＥ−“Ｌ”ＯＥ
−“Ｈ′の状態で書き込み番地（ＡＯ〜Ａ　１２）を、
ＤＯ〜Ｄ７により書き込みデータを決定した後、ＰＧＭ
を“Ｈ”から“Ｌ＃に変化させることにより、内部で自
動的に指定番地の１ワ一ド分のデータが全ビット“１“
の状態（消去状態）となり、その後、ＤＯ〜Ｄ７で設定
された書き込みデータに従って必要なビットに“０“デ
ータが書き込まれる。

第６図は上記従来のＥＥＦＲＯＭにおけるデコーダ１３
とメモリセルアレイ１４の各一部の具体的なＭＣが多数
マトリクス状に配置されており、これらメモリセルＭＣ
はワード単位で複数の各ワード線ＷＬＯ，ＷＬＩ、・・
・、ＷＬ４．・・・に、ビット単位で複数の各ビット線
ｄＯ，ｄｉ、・・・、ｄ７にそれぞれ接続されている。

そして、上記ワード線ＷＬＯ，ＷＬＩ、・・・、ＷＬ４
．・・・にはメモリセルアレイ１４内の０．１．・・・
４．・・・の番地が与えられている。

一方、デコーダ１３には前記アドレスバッファ１２から
出力される内部アドレスａＯ〜ａ１２．ａ。

〜ａ１２とテスト信号ＴＥＳＴとが供給される。

そして、このデコーダ１３内には各一方入力端に上記テ
スト信号Ｔ−ＥＳＴが並列に供給される複数個の２人力
ＯＲゲート２１ｏ　、　２１＋　、　−、２１４、−が
設けられている。これら各ＯＲゲート２１１ｏ。

２１１＋、・・・、　２１４　、・・・の他方入力端に
は１３人力のＡＮＤゲート２２ｏ　、２２＋　、”’、
　２２４　、−それぞれの出力が供給される。上記各Ａ
ＮＤゲート２２ｏ。

２２１、・・・、　２２４．・・・にはそれぞれ、アド
レスバ、。

ファ１２から出力される内部アドレスａＯ−ａ１２゜ａ
　Ｏ＝ａ　１２のうちの任意の組合わせでありかつ互い
に異なる組合わせからなる１３ビツトのアドレスが供給
される。そして、上記各ＯＲゲート２１ｏ　、２Ｌ　、
”’、　２１４　、　”’の出力は、０，１．−０゜４
、・・・の各番地が与えられている上記各ワード線ＷＬ
Ｏ，ＷＬＩ、・・・、ＷＬ４．・・・に供給さる。

ところで、前記■のエンデユランス・テストは全ビット
“１”または“０”を書き込むテストであり、１０２回
程度の繰り返しテストを短期間に行うため、デコーダを
工夫して、メモリセルアレイ全体に対して一括で消去ま
たは書き込みができるようにすることが一般的である。

（発明が解決しようとする課題）そこで第６図の回路では、テストモード時にテスト信号
ＴＥＳＴを“Ｈ”にすることにより、各ＡＮＤゲート２
２ｏ　、　２２＋　、　−、２２４、”・それぞれの入
力にかかわらず、各ＯＲゲート２ｉｏ　、　２１＋　。

・・・、　２１４　、・・・の出力が“Ｈ”になり、全
てのワード線ＷＬＯ，ＷＬＩ、・・・、ＷＬ４．・・・
が−度に選択されるようになっている。

ところが、前記■〜■のリテンション・テストでは、１
ワード毎に′０”１＃　　“０２“１ｍ、・・・もしく
は“１１　　“Ｏ”　　′１ｍ“０″、・・・と交互に
論理が変わるいわゆるチエッカ−模様を書き込む必要が
あるため、上記のような−括消去及び−括書き込みを行
うことは困難である。従って、リテンション・テストの
場合には、データを１ワ一ド単位で書き込むことになる
。−方、前述のようにＥＥＦＲＯＭではデータの書き替
え（消去／書き込み）に要する時間が数ｍｓと長い。−
例として消去及び書き込み時間をそれぞれ５ｍｓとして
全８にワード分のデータの書き替えに要する時間を試算
すると次のようになる。

５ｍ　ｓ　＋　８Ｘ　１０２４Ｘ　５ｍ　ｓ　−４０，
９８５秒これに対し、−括消去／書き込みで行えるエン
デユランス・テストの所要時間は同様の計算によると１
秒程度であり、その他の出荷前テスト（動作テスト、Ｄ
Ｃテスト、消費電流テスト等）の所要時間は３秒程度な
ので、リテンション・テストの約４１秒のテスト所要時
間が出荷前テスト時間の９０％以上を占めることになる
。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、回路規模を著しく増大させることな
く、リテンション・テストを含むテストを短時間で行う
ことができる半導体不揮発性メモリ装置を提供すること
にある。

Ｃ発明の構成］（課題を解決するための手段）この発明の半導体不揮発性メモリ装置は、多数の不揮発
性メモリ素子がマトリクス状に配置されたメモリセルア
レイと、上記メモリセルアレイ内の不揮発性メモリ素子
をワード単位で選択するために上記メモリセルアレイ内
の番地が与えられたワード線と、上記ワード線にワード
選択信号を与えて上記メモリセルアレイ内の不揮発性メ
モリ素子をワード単位で選択させると共に特定の複数の
ワード線にワード選択信号を並列に与える機能を有する
デコーダとを具備したことを特徴とする。

さらにこの発明の半導体不揮発性メモリ装置は、多数の
不揮発性メモリ素子がマトリクス状に配置されたメモリ
セルアレイと、上記メモリセルアレイ内の不揮発性メモ
リ素子をワード単位で選択するために上記メモリセルア
レイ内の番地が与えられた複数のワード線と、上記メモ
リセルアレイ内の奇数の番地が与えられた全てのワード
線もしくは偶数の番地が与えられた全てのワード線に対
してワード選択信号を並列に与えるデコーダと、上記メ
モリセルアレイ内の不揮発性メモリ素子に接続され、読
み出しデータもしくは書き込みデータが伝達される複数
のビット線と、上記メモリセルアレイ内の奇数の番地が
与えられたワード線に対して上記デコーダからワード選
択信号が並列に与えられるときには論理“１＃　　“０
“が交互に繰り返される単位ワード長のデータを、上記
メモリセルアレイ内の偶数の番地が与えられたワード線
に対して上記デコーダからワード選択信号が並列に与え
られるときには論理′″１°　　“０”の並びが上記と
は逆になるような単位ワード長のデータをそれぞれ上記
複数のビット線を通じて上記メモリセルアレイに与える
手段とを具備したことを特徴とする。

（作　用）この発明の半導体不揮発性メモリ装置では、メモリセル
アレイ内の奇数の番地が与えられたワード線を同時に選
択し、このときに論理“１゜“０”が交互に繰り返され
る単位ワード長のデータの書き込みを行い、メモリセル
アレイ内の偶数の番地が与えられたワード線を同時に選
択し、このときに論理“１゛０”の並びが上記とは逆に
なるような単位ワード長のデータの書き込みを行うこと
により、２回の消去／書き込み動作によりチエッカ−模
様の書き込みを行うことができる。

また、この発明の半導体不揮発性メモリ装置では、上記
チエッカ−模様の書き込みを行う際に使用される論理“
１“０”が交互に繰り返される単位ワード長のデータ及
び論理“１″　　“０”の並びが上記とは逆になるよう
な単位ワード長のデータをそれぞれメモリセルアレイに
与える手段を具備させることにより、外部から書き込み
用のデータを供給する必要がなくなる・。

（実施例）以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明をＥＥＦＲＯＭに実施した場合の全体
の構成を示すブロック図である。図において、１１’　
は制御回路、１２はアドレスノ〈・ソファ、１３’　は
デコーダ、１４はメモリセルアレイ、１５はカラムゲー
ト、１６は人出力バツファである。

この実施例でも従来例と同様に、アドレスノくソファ１
２に供給されるアドレスがＡ○〜Ａ１２の１３ビツト、
人出力バツファ１Ｂを介して読み／書きされるデータが
ＤＯ〜Ｄ７の８ビツトであり、メモリセルアレイ１４に
は８ビツト長のデータ（１ワード）が８１９２（８ｋ）
ワード分記憶できる容量、すなわち６５５３６　（６４
ｋ）個のメモリセルが設けられている場合を示している
。

また、この実施例のメモリ装置では前記制御回路１１と
同様に、制御回路１１’に通常のデータ読み出し／書き
込み動作を制御するための出カイネーブル信号ＯＥ、チ
ップイネーブル信号ＣＥ、プログラム信号ＰＧＭ、テス
ト信号ＴＥＳＴが供給されると共に、さらにリテンショ
ン・テストが行われる際には′Ｌ１、エンデユランス・
テストが行われる際には“Ｈ”にされるテストモード信
号ＴＭＯＤＥと、リテンション・テストが行われる際に
使用され偶数番地もしくは奇数番地のワード線を選択す
るために使用される偶数／奇数信号ＯＤＤ／ＥＶＥＮが
供給される。

なお、前記と同様にｖＰＰはデータのプログラム時に使
用される高電圧電源、ｖｃｃは通常のデータ読み出し／
書き込み動作時に使用される電圧電源、ＧＮＤは上記両
電源の共通接地電源であり、ａＯ〜ａ　１２．　　ａ　
Ｏ−ａ　１２はアドレスバッフｙ１２の出力、ＷＬＯ−
ＷＬ８１９１はワード線、ｄＯ〜ｄ７はビット線である
。

第２図は上記実施例のメモリ装置における制御回路１１
′、デコーダ１３′及びメモリセルアレイ１４の各一部
の具体的な構成を示す回路図である。従動来と同様にメモリセルアレイ１４内には図中璃線を施し
て示す不揮発性メモリセルＭＣが多数マトリクス状に配
置されており、これらメモリセルＭＣはワード単位で複
数の各ワード線ＷＬＯ，ＷＬＩ。

・・・、ＷＬ４．・・・に、ビット単位で複数の各ビッ
ト線ｄＯ，ｄｉ、・・・、ｄ７にそれぞれ接続されてい
る。また、上記ワード線ＷＬＯ，ＷＬＩ、・・・ＷＬ４
．　・・・にはメモリセルアレイ１４内の０，１゜・・
・４．・・・の各番地が与えられている。

デコーダ１３’　には前記アドレスバッフｙ１２から出
力される内部アドレスａＯ〜ａ１２．ａｏ〜ａ１２と、
２つの選択信号ＣＩＯ，ＣＨＩが供給される。このデコ
ーダ１３’内には各一方入力端に上記２つの選択信号Ｃ
ＨＯ，ＣＨＩが交互に供給される複数個の２人力ＯＲゲ
ー）２ｉｏ　、　２１１・・・　２１４．・・・が設け
られている。これらＯＲゲート２ｉｏ　、　２１＋　、
・・・、　２１４　、・・・の各他方入力端には１３人
力のＡＮＤゲート２２ｏ　、　２２＋　、　−、２２４
。

・・・それぞれの出力が供給される。これら各ＡＮＤゲ
ート２２ｏ　、　２２＋　、・・・、　２２４　、・・
・にはそれぞれ、アドレスバッフｙ１２から出力される
内部アドレスａＯ〜ａ１２．ａＯ〜ａ１２のうちの任意
の組合わせでありかつ互いに異なる組合わせからなる１
３ビツトのアドレスが供給される。例えばＯ番地のワー
ド線ＷＬＯに対応したＡＮＤゲート２２゜には反転内部
アドレスａ（Ｊ″−ａ１７の租θ笛わでが供給され、次
の１番地のワード線ＷＬＩに対応したＡＮＤゲート２２
１には内部アドレスａＯと反転内部アドレスａ１〜ａ１
２の組み合わせが供給される。そして、上記各ＯＲゲー
ト２１ｏ　、　２１＋　。

・・・、　２１４　、・・・の出力は、０，１．・・・
４．・・・の各番地が与えられている上記各ワード線Ｗ
ＬＯ。

ＷＬＩ、・・・、ＷＬ４．・・・に供給される。

制御回路１１’内には各一方入力端に上記テスト信号Ｔ
ＥＳＴが供給される２個の２人力ＡＮＤゲ−）２３．２
４が設けられている。上記一方のＡＮＤゲート２３の他
方入力端には２人力ＯＲゲート２５の出力が供給される
。このＯＲゲート２５の一方入力端にはテストモード信
号ＴＭＯＤＥが供給され、他方入力端には上記偶数／奇
数信号ＯＤＤ／ＥＶＥＮがインバータ２Ｂを介して供給
される。上記他方のＡＮＤゲート２４の他方入力端には
２人力ＯＲゲート２７の出力が供給される。このＯＲゲ
ート２７の一方入力端には上記テストモード信号ＴＭＯ
ＤＥが、他方入力端には上記偶数／奇数信号ＯＤＤ／Ｅ
ＶＥＮがそれぞれ供給される。そして、制御回路１１’
内の一方及び他方のＡＮＤゲー）２８．２４の出力は選
択信号ＣＨＯ，ＣＨＩとして上記デコーダ１３′　に供
給される。

次に上記のような構成でなるメモリ装置の動作を説明す
る。

まず、エンデユランス・テストあるいはリテンション・
テストを行う場合にはテスト信号ＴＥＳＴを“Ｈｏにす
る。このとき、テストモード信号ＴＭＯＤＥが“Ｈｏで
あればエンデユランス・テストのモードが、“Ｌｏであ
ればリテンション・テストのモードがそれぞれ選択され
る。いま、エンデユランス・テストモードが選択される
と、制御回路１１′内の２個の２人力ＡＮＤゲート２８
、２４の出力である選択信号ＣＨＯ，ＣＨＩが共に“Ｈ
ｏとなる。これにより、デコーダ１３’　内の全てのＯ
Ｒゲート２１ｏ　、　２１＋　、　−、２１４，−の出
力が同時に１Ｈ°となり、全てのワード線ＷＬＯ。

ＷＬＩ、・・・、ＷＬ４．・・・が−度に選択される。

このとき、ＤＯ〜Ｄ７に従って全てのビットに“Ｏ”の
データが書き込まれる。

一方、テストモード信号Ｔ　Ｍ　ＯＤ　Ｅ　７３＜“Ｌ
”であり、リテンション・テストのモードが選択された
場合、偶数／奇数信号ＯＤＤ／ＥＶＥＮが“Ｌｏである
と、制御回路１１’内のＯＲゲート２５の出力が“Ｈ”
　　ＯＲゲート２７の出力が′Ｌ″となり、ＡＮＤゲー
ト２３の出力である選択信号ＣＨＯが“Ｈ”　　ＡＮＤ
ゲート２４の出力である選択信号ＣＨＩが“Ｌｏとなる
。これにより、デコーダ１３”内の偶数番地のワード線
に対応したＯＲアゲ−２１ｏ　、　２１２　、・・・の
出力のみが同時に“Ｈｏとなり、偶数番地の全てのワー
ド線ＷＬＯ，ＷＬ２゜・・・が−度に選択される。次に
偶数／奇数信号ＯＤＤ／ＥＶＥＮが“Ｈｏにされると、
制御回路１１”内のＯＲゲート２５の出力が“Ｌ”　Ｏ
Ｒゲート２７の出力が“Ｈｏとなり、ＡＮＤゲート２３
の出力である選択信号ＣＨＯが“Ｌ”　ＡＮＤゲート２
４の出力である選択信号ＣＨＩが“Ｈ２となる。

これにより、デコーダ１３’内の奇数番地のワード線に
対応したＯＲゲート２１＋　、　２１３　、・・・の出
力のみが同時に“Ｈｏとなり、今度は奇数番地の全ての
ワード線ＷＬＩ、ＷＬ３．・・・が−度に選択される。

従って、ＤＯ〜Ｄ７を用いて、偶数／奇数信号ＯＤＤ／
ＥＶＥＮが“Ｌｏのときに各偶数番地のワードに例えば
“０１．“１”、“０”、　“１”、・・と交互に論理
が変わるパターンを、偶数／奇数信号ＯＤＤ／ＥＶＥＮ
がｍ　Ｈｓのときは各奇数番地のワードに今度は上記と
は反対に“１″′０”１”０”、・・・と交互に論理が
変わるパターンをそれぞれ書き込むことにより、２回の
デー°夕書き込み動作によりチエッカ−模様を書き込む
ことができる。

ここで、データ消去及び書き込み時間をそれぞれ従来と
同様に５ｍｓとした場合、この実施例のメモリ装置によ
るチエッカ−模様パターンの書き込みに要する時間を試
算すると、５ｍｓ＋２ｘ５ｍ　ｓ　＝　１５　ｍ　ｇと
なり、従来の約４０秒の約１／２７００に短縮される。

しかも、制御回路１１’内には数個のゲート回路を追加
するだけで良く、回路規模を著しく増大させることなく
、リテンション・テストを短時間で行うことができるまた、テスト信号ＴＥＳＴが“Ｌｌのときは制御回路１
１’・内のＡＮＤゲート２３．２４の出力である選択信
号ＣＨＯ，ＣＨＩが共に“Ｌｏになるため、アドレスバ
ッファ１２からの内部アドレスａＯ〜ａ１２．ａＯ〜ａ
１２に応じて、デコーダ１３”によりいずれか１つの番
地のワード線が選択され、通常のデータ読み出し／書き
込み動作が行われる。

第３図はこの発明の他の実施例に係る全体の構成を示す
ブロック図である。図において、１１’は制御回路、１
２はアドレスバッファ、１３′　はデコーダ、１４はメ
モリセルアレイ、１５′　はカラムゲート、１６は人出
力バッファであり、ＶＰＰはデータのプログラム時に使
用される高電圧電源、Ｖｏｏは通常のデータ読み出し／
書き込み動作時に使用される電圧電源、ＧＮＤは上記両
型源の共通接地電源、ａｏ−ａ１２．ａＯ〜ａ１２はア
ドレスバッファ１２の出力、ＷＬＯ〜Ｗ　Ｌ　８１９１
はワード線、ｄＯ〜ｄ７はビット線、ｄＯ’〜ｄ７’　
は内部ビット線である。

この実施例のメモリ装置では前記制御回路１１’と同様
に、制御回路１１’に通常のデータ読み出し／書き込み
動作を制御するための出カイネーブル信号ＯＥ、チップ
イネーブル信号ＣＥ、プログラム信号ＰＧＭ、テスト信
号ＴＥＳＴ、テストモード信号ＴＭＯＤＥ、偶数／奇数
信号ＯＤＤ／ＥＶＥＮが供給されると共に、さらにリテ
ンション・テストが行われる際に書き込みを行うべきチ
エッカ−模様のパターンのデータ配列に応じて論理レベ
ルが設定されるノーマル／リバース信号Ｎ／Ｒが供給さ
れる。

第４図は上記実施例のメモリ装置における制御回路１１
′、デコーダ１３′、メモリセルアレイ１４及びカラム
ゲート１５’の各一部の具体的な構成を示す回路図であ
る。第４図において、制御回路１１’デコーダ１３’及
びメモリセルアレイ１４の構成は前記第２図に示すもの
と同様である。そして、この実施例の場合には、メモリ
セルアレイ１４に供給スるための書き込みデータを生成
する４個のデータ生成回路ａｆｔ　、　３１２　、３１
３　、３１４が、新たにカラムゲート１５′内に設けら
れている点が異なっている。

上記４個の各データ生成回路３１＋　、　３１２　、３
１ｉ　。

３１４は１個のデータ生成回路３１□で例示するように
、２個のＯＲゲート３２．３３．２個の３値出力バツフ
ア（トライステートバッファ）　３４．８５．２個のク
ロックドＮＯＲゲート３８．８７、インバータ３８、イ
クスクルーシブＮＯＲゲート３９及びイクスクルーシブ
ＯＲゲート４０で構成されている。

上記イクスクルーシブＮＯＲゲート３９には偶数／奇数
信号ＯＤＤ／ＥＶＥＮとノーマル／リバース信号Ｎ／Ｒ
とが供給され、その出力はテストモード信号ＴＭＯＤＥ
と共に上記クロックドＮＯＲゲート３Ｂに供給される。

また、上記イクスクルーシプＯＲゲート４０には偶数／
奇数信号ＯＤＤ／ＥＶＥＮとノーマル／リバース信号Ｎ
／Ｒとが供給され、その出力はテストモード信号ＴＭＯ
ＤＥと共に上記クロックドＮＯＲゲート３７に供給され
る。上記両クロックドＮＯＲゲート８６．８７はテスト
信号ＴＥＳＴに基づいてそれぞれの動作が制御され、テ
スト信号ＴＥＳＴが“Ｈ′のときには動作し、“Ｌｏの
ときにそれぞれの出力は高インピーダンス状態となる。

そして、上記両クロックドＮＯＲゲート３６．３７の出
力はＯＲゲート３２．３３の各一方入力端に供給される
。

上記３値出力バッファ３４．３５は、テスト信号ＴＥＳ
Ｔを反転する上記インバータ３８の出力に基づいてそれ
ぞれの動作が制御され、インバータ３８の出力が“Ｈ”
のときには内部ビット線ｄ７’ｄ６’のデータをそのま
ま上記両ＯＲゲート３２゜３３の各一方入力端に供給し
、“Ｌｏのときにそれぞれの出力は高インピーダンス状
態となる。

上記両ＯＲゲート３２．３３の各他方入力端には、制御
回路１１’から出力される消去／書き込み制御信号Ｅ／
Ｗが供給される。そして、上記両ＯＲゲ−）３２，３３
の出力が書き込みデータとしてビット線ｄ７．ｄ６に出
力される。

他のデータ生成回路３１２　、３１３　、３１４もこれ
と同様の構成にされているが、３値出力バツフア３４゜
３５に接続されている内部ビット線が異なるだけである
。すなわち、データ生成回路３１２は内部ビット線ｄ５
’　、ｄ４’に、データ生成回路３１３は内部ビット線
ｄ３’、ｄ２’に、データ生成回路３１４は内部ビット
線ｄｌ’、ｄＯ’　にそれぞれ接続されている。

このような構成において、いまエンデユランス・テスト
のモードが選択されると、前記のようにデコーダ１３’
　により全てのワード線ＷＬＯ。

ＷＬＩ、ＷＬ４．・・・が−度に選択される。このとき
、テスト信号ＴＥＳＴは“Ｈ”であり、インバータ３８
の出力がＬ°になるため、３値出力バッファ３４．３５
の出力は共に高インピーダンス状態になる。また、テス
ト信号ＴＥＳＴが“Ｈ”なのでクロックドＮＯＲゲート
３６．８７は動作するが、テストモード信号ＴＭＯＤＥ
が“Ｈ゛なので、その出力は共に“Ｌ”である。従って
、この状態で、消去時に消去／書き込み制御信号Ｅ／Ｗ
が“Ｈ”になると、各データ生成回路３１＋　、　３１
２．３ｈ。

３１４内のそれぞれ２個のＯＲゲート３２．３３の出力
が共に“Ｈ”になり、ビット線ｄＯ〜ｄ７を介してメモ
リセルアレイ１４内の全てのメモリセルＭＣに“１”が
書き込まれ、全ビット消去が行われる。

他方、エンデユランス・テストのモードが選択されてい
る状態のとき、書き込み時に消去／書き込み制御信号Ｅ
／Ｗが“Ｌｏになると、各データ生成回路３１１．３１
２　、３１３　、３１４内のそれぞれ２個のＯＲゲート
３２．３３の出力が共に“Ｌｏになり、今度はメモリセ
ルアレイ１４内の全てのメモリセルＭＣに“０”が書き
込まれて全ビット−括書き込みが行われる。

次にリテンション・テストのモードが選択された場合を
説明する。このとき、ノーマル／リバース信号Ｎ／Ｒが
“Ｈｏでありかつ偶数／奇数信号ＯＤＤ／ＥＶＥＮが“
Ｈｏのとき、データ生成回路８１ｔからビット線ｄ７．
ｄ６に対して“Ｈｏ“Ｌ２のデータが出力される。すな
わち、ＯＤＤ／ＥＶＥＮ＝　’Ｈ＝　　Ｎ／Ｒ＝　”Ｈ
’　な０）で、イクスクルーシプＮＯＲゲート３９の出
力が“Ｈ′イクスクルーシブＯＲゲート４０の出力がＬ
”となり、クロックドＮＯＲゲート３６の出力か“Ｌ。

クロックドＮＯＲゲート３７の出力が“Ｈ”となる。

他のデータ生成回路３１□、　３１３　、３１４も同じ
動作なので、ビット線ｄ７〜ｄＯには“Ｈ，Ｌ、Ｈ。

Ｌ、Ｈ，Ｌ、Ｈ，Ｌ“のように論理が交互に変わってい
るデータが出力される。また、偶数／奇数信号ＯＤＤ／
ＥＶＥＮが“Ｈ”のときは、前記のように制御回路１１
’　によって一方の制御信号ＣＨＩが“Ｈ”にされるの
で、デコーダ１３′により奇数番地の各ワード線ＷＬＩ
、ＷＬ３．・・・が同時に選択される。この結果、奇数
番地の各ワード線に接続されているそれぞれ８個のメモ
リセルに対しビット線ｄ７側から順に“１，０．１．０
゜１．０，１．Ｏ”のようなパターンデータの書き込み
が行われる。

一方、偶数／奇数信号ＯＤＤ／ＥＶＥＮが“Ｌ”のとき
、すなわち、デコーダ１３’により偶数番地の各ワード
線ＷＬＯ，ＷＬ２．・・・が同時に選択されるときは、
各データ生成回路３１＋　、　３１２　、３１３　。

３１４からビット線ｄ７〜ｄＯに対して“Ｌ、Ｈ。

Ｌ、Ｈ，Ｌ、Ｈ，Ｌ、Ｈゝのように論理が交互に変わっ
ているデータが出力され、偶数番地の各ワード線に接続
されているそれぞれ８個のメモリセルに対しビット線ｄ
７側から順に“０，１．０゜１．０．１，０，１”のよ
うなパターンデータの書き込みが行われる。

また、上記実施例において、ノーマル／リバース信号Ｎ
／Ｒを“Ｌ”にすれば、上茎の場合とは“１”と“０°
が逆になった状態でチエッカ−模様が書き込まれること
になる。

このように、この実施例でも２回の書き込み動作により
、メモリセルアレイ１４に対してチエッカ−模様を書き
込むことができる。しかも、この実施例ではカラムゲー
ト１５’内にデータ生成回路が設けられているため、リ
テンション・テスト及びエンデユランス・テストの際に
も外部から書き込みデータを供給する必要がなくなる。

なお、この発明は上記実施例に限定されるものではなく
、種々の変形が可能であることはいうまでもない０例え
ば上記実施例ではリテンション・テストの際に、１ビツ
ト毎にデータが反転する第７図に示すようなチエッカ−
模様を書き込む場合について説明したが、このようなチ
エッカ−模様はメモリセルアレイ１４内において隣接す
るメモリセル間に生じる電気的ストレスが最大であるた
め、メモリセルの経時信頼性を評価するには最適のパタ
ーンである。しかしながら、さほど電気的ストレスを大
きくせずにリテンション・テストを行うことが可能な場
合には、第８図に示すように２ビツト毎にデータが反転
するようなパターンを、もしくは第９図に示すように４
ビツト毎にデータが反転するようなパターンをそれぞれ
書き込むことができる。このような場合には、デコーダ
により互いに隣接する２本もしくは４本のワード線を同
時に選択し、各ワード線で共通のデータを同時に書き込
むようにすればよい。また、前記第３図及び第４図の実
施例のようにテスト時に必要な書き込み用のデータを内
部で発生させる場合には、前記各データ生成回路３１１
　、３１□、　３１３　、３１４内のイクスクルーシブ
ＮＯＲゲート３９、イクスクルーシブＯＲゲート４０の
代わりに、２個のイクスクルーシプＮＯＲゲートもしく
は２個のイクスクルーシブＯＲゲートをそれぞれ設ける
ようにすればよい。

また、上記実施例ではこの発明をＥＥＦＲＯＭに実施し
た場合について説明したが、これは紫外線消去メモリセ
ルを有するＥＦＲＯＭに実施しても同様の効果を得るこ
とができる。

［発明の効果］以上説明したようにこの発明によれば、回路規模を著し
く増大させることなく、リテンション。

テストを含むテストを短時間で行うことができる半導体
不揮発性メモリ装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例装置の全体の構成を示すブ
ロック図、第２図は上記実施例装置の一部の具体的な構
成を示す回路図、第３図はこの発明の他の実施例装置の
全体の構成を示すブロック図、第４図は上記実施例装置
の一部の具体的な構成を示す回路図、第５図は従来装置
のブロック図、第６図は上記従来装置の一部の具体的な
構成を示す回路図、第７図、第８図及び第９図はそれぞ
れ上記各実施例装置のメモリセルアレイに書き込まれる
データの配置状態を示す図である。１１′　・・・＊Ｊ　１１回路、１２・・・アドレスバ
ッファ、１３’　・・・デコーダ、１４・・・メモリセ
ルアレイ、１５・・・カラムゲート、１６・・・人出力
バッファ、ａＯ〜ａ１２．ａＯ−ａ１２・・・アドレス
バッファＩ２の出力、ＷＬＯ〜Ｗ　Ｌ　８１９１・・・
ワード線、ｄＯ〜ｄ７・−・ビット線、（２１ｏ　、　
　２１＋　、−、２１４、・）　−＝　ＯＲゲート、　
（２２ｏ　、　　２２＋　　、　　−、２２４Ｊ−）　
−ＡＮＤゲート、２３．２４・・・ＡＮＤゲート、２５
．２７・・・ＯＲゲート、２６・・・インバータ、３１
＋　、３１２　、３１３　、　３１ａ・・・データ生成
回路、３２．３３・・・ＯＲゲート、３４．３５・・・
３値出力バツフア（トライステートバッファ）、３８、
３７・・・クロックドＮＯＲゲート、３８・・・インバ
ータ、３９・・・イクスクルーシブＮＯＲゲート、４０
・・・イクスクルーシブＯＲゲート。

Claims

【特許請求の範囲】

（１）多数の不揮発性メモリ素子がマトリクス状に配置
されたメモリセルアレイと、上記メモリセルアレイ内の不揮発性メモリ素子をワード
単位で選択するために上記メモリセルアレイ内の番地が
与えられたワード線と、上記ワード線にワード選択信号を与えて上記メモリセル
アレイ内の不揮発性メモリ素子をワード単位で選択させ
ると共に特定の複数のワード線にワード選択信号を並列
に与える機能を有するデコーダとを具備したことを特徴とする半導体不揮発性メモリ装置
。
（２）前記デコーダには制御信号が供給され、前記デコ
ーダはこの制御信号の論理に応じて前記メモリセルアレ
イ内の奇数の番地が与えられた全てのワード線もしくは
偶数の番地が与えられた全てのワード線に対してワード
選択信号を並列に与えるように構成されていることを特
徴とする請求項１記載の半導体不揮発性メモリ装置。
（３）多数の不揮発性メモリ素子がマトリクス状に配置
されたメモリセルアレイと、上記メモリセルアレイ内の不揮発性メモリ素子をワード
単位で選択するために上記メモリセルアレイ内の番地が
与えられた複数のワード線と、上記メモリセルアレイ内
の奇数の番地が与えられた全てのワード線もしくは偶数
の番地が与えられた全てのワード線に対してワード選択
信号を並列に与えるデコーダと、上記メモリセルアレイ内の不揮発性メモリ素子に接続さ
れ、読み出しデータもしくは書き込みデータが伝達され
る複数のビット線と、上記メモリセルアレイ内の奇数の番地が与えられたワー
ド線に対して上記デコーダからワード選択信号が並列に
与えられるときには論理“１”、“０”が交互に繰り返
される単位ワード長のデータを、上記メモリセルアレイ
内の偶数の番地が与えられたワード線に対して上記デコ
ーダからワード選択信号が並列に与えられるときには論
理“１”、“０”の並びが上記とは逆になるような単位
ワード長のデータをそれぞれ上記複数のビット線を通じ
て上記メモリセルアレイに与える手段とを具備したことを特徴とする半導体不揮発性メモリ装置
。