JP2016100040A - 電子メモリ装置及びこのような装置の試験方法 - Google Patents

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Abstract

【課題】電子不揮発性メモリ装置の試験に要する時間を大幅に短縮する電子メモリ装置、及びこのような装置の試験方法を提供する。【解決手段】電子メモリ装置は、行及び列に構築された不揮発性メモリマトリクス、ならびにアドレス入力ライン上に付与された特定のアドレスに従った行を選択するためのアドレス入力ライン（ａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１、・・・）を有するアドレスデコーダを備える。アドレスマスク入力ライン（ａｄｄｒ＿ｍｓｋ＿０、ａｄｄｒ＿ｍｓｋ＿１、・・・）が提供され、各アドレスマスク入力ラインはアドレス入力ラインに割り当てられ、アクティブ状態のアドレスマスク入力ラインは、割り当てられたアドレス入力ライン（ａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１、・・・）を無視する機能を有する。特定のアドレスラインを無視することで複数の書込み操作が同時に実行可能になることから、上記電子メモリ装置を試験する方法は非常に少ない読出し／書込み操作数で行われる。【選択図】 図２

Description

本発明は、メモリセルによって行及び列に構築された不揮発性メモリマトリクス、行アドレスデコーダ、行のメモリワードを消去又は書込みを行うための列ドライバユニット、及び割り当てられた読出しユニットを備える電子メモリ装置の試験方法に関する。
本発明は更に、上記試験方法を実行するための電子メモリ装置に関する。
不揮発性メモリは通常、所与の入力アドレスのためのメモリマトリクスの適当な行及び列を選択するアドレスデコーダを備えている。上記メモリマトリクスは行と列に配列したセルから成る。アドレスデコーダ及びメモリマトリクスは、正確に組み立てられているか確かめるためチップの製造試験中に検査しなければならない。異なるライン、フローティング入力／出力間のショート（＝短絡回路）など、アドレスデコーダ又はメモリマトリクスには数種の欠陥がある可能性がある。製造試験の目的はチップを検査し、欠陥のあるチップを排除することである。不揮発性メモリの典型的な例はＥＥＰＲＯＭである。
アドレスデコーダによる電子メモリ装置の試験はいくつかの方法によって行うことが可能である。最も堅実なアプローチは専用のパターンをメモリに書き込むことである。そのパターンは各々の行及び列に特有の内容を有する必要がある。そのパターンは書込み操作後の読出し操作により検査する。このようなパターンの典型的な例は下記表に示され、これは８行又は８つのラインと８列とを有するメモリマトリクス又はアレイを示している。
Figure 2016100040
通常１つのワードをＥＥＰＲＯＭメモリに書き込むことは数ミリ秒掛かるため、上記の表に従った試験パターンを不揮発性メモリに書き込むことは、かなり時間を消費する操作である。このことは、特に大型のＥＥＰＲＯＭでは非常に重大になる。例えば書込み時間が１行当り２ミリ秒の行が１０２４行あると、この書込み操作は２秒以上掛かる；１０２４行は１０アドレスライン：２10＝１０２４のアドレスバス幅に相当する。これらの２秒はチップの試験時間のかなりの部分に当たり、メモリ試験に時間が掛かるため、チップの価格に直影響が及ぶ。
書込み操作を完全に省略し、それにより試験時間を短縮することを試みるアプローチはいくつかある。
ＲＯＭの各行の中に特有の内容を持つＥＥＰＲＯＭメモリアレイの最後にＲＯＭを使用するアプローチが１つある。このようなＲＯＭの読出しにより行のデコードが試験可能となる。このアプローチにはいくつか欠点もある。ＲＯＭの実装には領域の追加が必要であり、高電圧ＨＶを使用せずに完全な試験を行うため、高抵抗ショートを検査する能力には限界がある。いわゆる「高電圧」はＥＥＰＲＯＭの８ビットのバイト又は１６ビットのワードとして、要素の消去／書込みに使用する。本文書において、この文脈では、以下の技術的な用語を使用する：
‐ メモリのセルは１ビットを含む。
‐ 行又はラインの内容は１つ以上のワードを含む。
‐ 用語「ワード（単数又は複数）」は、１つ以上のワードに対してｍ個のセル、それぞれｍビットを含む。
米国特許第５，０８６，４１３号（特許文献１）は全ての奇数又は偶数の行を同時に（１回の書込み操作で）書き込むことを可能にする回路の実装を報告している。このことにより、メモリアレイのショート（短絡回路）及び行デコーダの近接する出力部間のショートの検査が可能になる。
特許出願、米国特許出願公開第２００６／０１８１６７号（特許文献２）はフラッシュメモリの列のストレス試験を行うための類似の構造の使用法を報告している。なお、用語「ＥＥＰＲＯＭ」は一般的に、１ワード単位で消去能力を有する装置に用いられ、「フラッシュ」は大型ブロックの消去を単に支援する装置に用いられる。
当技術分野の水準に従ったアドレス入力ラインを有するアドレスデコーダ１０の２つの実施形態を示す図１ａ及び１ｂについて述べる。この場合では、メモリマトリクスの８行のＷＬ＿０、ＷＬ＿１、ＷＬ＿２、ＷＬ＿３、ＷＬ＿４、ＷＬ＿５、ＷＬ＿６、ＷＬ＿７をアドレス指定するための３つのアドレス入力ラインが示されている。従って図１ａ及び１ｂに示されるアドレスデコーダは通常、８行又はラインのうちの１つを選択するこのケースでは、３ビットのアドレスバスにアドレス入力ａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１及びａｄｄｒ＿ｉｎ＿２を使用する。
３つのアドレス入力ａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１及びａｄｄｒ＿ｉｎ＿２から、３つのインバータ１１が３つの反転したアドレスａｄｄｒ＿ｎ＿０、ａｄｄｒ＿ｎ＿１及びａｄｄｒ＿ｎ＿２を提供する。反転したアドレスａｄｄｒ＿ｎ＿０、ａｄｄｒ＿ｎ＿１及びａｄｄｒ＿ｎ＿２を受信する３つの第２インバータ１２は、アドレス入力ａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１及びａｄｄｒ＿ｉｎ＿２の状態に対応する３つのアドレスａｄｄｒ＿０、ａｄｄｎ＿１及びａｄｄｒ＿２を提供する。６つのラインａｄｄｒ＿ｘ及びその反転ａｄｄｒ＿ｎ＿ｘを使用し、これらは図１ａの第１の実施形態のメモリアレイの特定の行（単数又は複数）を選択するための第３インバータ１４につながる３つの直通のＮＡＮＤゲート１３を介して接続する。図１ｂの第２の実施形態では、６つのラインａｄｄｒ＿ｘ及びその反転ａｄｄｒ＿ｎ＿ｘを使用し、これらはメモリアレイの特定の行を選択するための３つの直通のＮＯＲゲート１５を介して接続する。
図１ａ及び１ｂを参照して留意すべきこととして、ａｄｄｒ＿ｘ及びａｄｄｒ＿ｎ＿ｘの両方、例えばａｄｄｒ＿０及びａｄｄｒ＿ｎ＿０を強制的に「１」にすると、このアドレスビットは無視され、そうすることで２つのワードが同時に選択される。この作業を全てのビットに連続的に行うと、書込み偶数／奇数機能が実行可能になる。これが製造試験方法において検査すべき問題となる。
米国特許第５，０８６，４１３号 米国特許出願公開第２００６／０１８１６７号
従って、本発明の目的は、電子不揮発性メモリ装置の試験に要する時間を大幅に短縮する電子メモリ装置、及びこのような装置の試験方法を提供することである。
この目的は、電子メモリ装置の試験方法によって、また独立請求項における特性を有する方法を実行するための電子メモリ装置によって達成される。
本発明に従った電子メモリ装置は以下を備える：
‐ 行及び列に構築される不揮発性メモリマトリクス、
メモリセルを有する上記メモリマトリクスでは、
‐１行の複数のセルは１つ以上のメモリワードを形成している；
‐ アドレス入力ラインに付与された特定のアドレスに従った行を選択するためのアドレス入力ラインを有するアドレスデコーダ；
‐ 特定のアドレスに選択された行の１つ以上のワードを読出し／書込みをするための読出し／書込みライン；ここでは、前記行のセル全てを特定の値に設定する効果を有する行が消去される。
各々がアドレス入力ラインに割り当てられたアドレスマスク入力ラインを追加することによって、アクティブ状態になったアドレスマスク入力ラインは、割り当てられたアドレス入力ラインを無視する機能を得ることになる。従って、上記の無視されたアドレスビットのために、並行してどのような書込み操作でも実行することが可能となり、言い換えれば：複数の行への１つの書込み操作により、特定の値（試験パターン）が書込み可能となる。各試験は特定のパターン、単数又は複数のワードをそれぞれメモリに書き込む作業を含むことから、この並列性はメモリ装置を試験する効率を高めるために利用する。
不揮発性メモリ装置の試験には、試験パターンの書込み／読出しに利用可能な２つの原理が存在する：
（１）以下の３つの消去／書込み操作のうちのいずれかを含む：
１．１ メモリマトリクスを消去する工程であって、ここでは消去操作は全セルを初期値にする機能を有する；
１．２ 特定のパターンを奇数行又は奇数行の群に書き込む工程；
１．３ 特定のパターンの逆特性を偶数行又は偶数行の群に書き込む工程。
これらの３つの消去／書込み操作はアドレスデコーダの行及びライン用のドライバによって制御される。なお、これらの３つの消去／書込み操作では、試験できるのはメモリマトリクスの半分だけである。このため、２つの近接するセルの欠陥を検出することが可能であり、それに対して、２つの近接していないセル間での欠陥は検出できない。
（２）あるいは、２つの消去／書込み操作が実行可能である：
２．１ メモリマトリクスを消去する工程であって、ここでは消去操作は全セルを初期値にする機能を有する；
２．２ 特定のパターンを偶数行もしくは奇数行、又は偶数行もしくは奇数行の群だけに書込み操作を行う工程。
これらの２つの操作により、２つの近接するセル間でショートが起こっているか否かが検出可能になる。この場合、対応する列もショートしている。このような場合、高電圧電源は、セルを消去し、定義された初期値にそれぞれセルを設定するために必要な電圧を提供することができない。
上記原理は、メモリマトリクスに接続されたアドレスデコーダの入力部としてのアドレスラインのビット全てに適用可能であり、メモリ装置の試験をより効率的にする。
本発明の作用原理を下記の添付図面を参照し、より詳細に説明することとする：
図１ａ、図１ｂは、上記で既に引用したが、当技術分野の水準に従ったアドレスデコーダ回路の一般的なスキームの２つの実施形態である。 図２ａ、図２ｂは、本発明に従った、アドレスデコーダ試験及びメモリ試験を迅速化するアドレスデコーダ回路の改良した構造の２つの実施形態である。 図２ａ及び２ｂに従ったアドレスデコーダ回路から割り当てられたライン、割り当てられた列ドライバユニット、及び割り当てられた読取りユニットを備えるメモリマトリクスの一部である。
本発明の図２ａ及び２ｂに示すとおり、図１ａ及び１ｂに示した当技術分野の水準に従った回路は、ａｄｄｒ＿ｍｓｋ信号のバスを付加することで改良される。各入力アドレスラインａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１及びａｄｄｒ＿ｉｎ＿２に、個々のアドレスマスク入力ラインａｄｄｒ＿ｍｓｋ＿０、ａｄｄｒ＿ｍｓｋ＿１及びａｄｄｒ＿ｍｓｋ＿２を割り当てる。
より詳細には、図２ａに示すアドレスデコーダ１０の第１の実施形態では、アドレスマスク入力ラインａｄｄｒ＿ｍｓｋ＿０、ａｄｄｒ＿ｍｓｋ＿１及びａｄｄｒ＿ｍｓｋ＿２をそれぞれ受信し、３つの反転されたアドレスマスク入力ａｄｄｒ＿ｍｓｋ＿ｎ＿０、ａｄｄｒ＿ｍｓｋ＿ｎ＿１及びａｄｄｒ＿ｍｓｋ＿ｎ＿２を提供する３つの第１インバータ２１が備えられる。３ビットのアドレスバスのために、３つの第１ＮＡＮＤゲート２２は、反転されたアドレスマスク入力ａｄｄｒ＿ｍｓｋ＿ｎ＿０、ａｄｄｒ＿ｍｓｋ＿ｎ＿１及びａｄｄｒ＿ｍｓｋ＿ｎ＿２、ならびに３つの対応するアドレス入力ａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１及びａｄｄｒ＿ｉｎ＿２をそれぞれ受信する。３つの第２ＮＡＮＤゲート２３は、第１ＮＡＮＤゲート２２の出力ならびに反転されたアドレスマスク入力ａｄｄｒ＿ｍｓｋ＿ｎ＿０、ａｄｄｒ＿ｍｓｋ＿ｎ＿１及びａｄｄｒ＿ｍｓｋ＿ｎ＿２をそれぞれ受信する。第１ＮＡＮＤゲート２２の出力及び第２ＮＡＮＤゲート２３の出力を使用し、これらは、メモリアレイの特定の行ＷＬ＿０、ＷＬ＿１、ＷＬ＿２、ＷＬ＿３、ＷＬ＿４、ＷＬ＿５、ＷＬ＿６、ＷＬ＿７を選択するための３つの第２インバータ２５につながる３つの直通の第３ＮＡＮＤゲート２４を介して接続する。
図２ｂの第２の実施形態では、第１インバータはなく、第１ＮＡＮＤゲートは３つの第１ＮＯＲゲート２６で置き換えられる。第２ＮＡＮＤゲートは３つの第２ＮＯＲゲート２７で置き換えられる。最後に、第３ＮＡＮＤゲート及び第２インバータは、メモリアレイの特定の行ＷＬ＿０、ＷＬ＿１、ＷＬ＿２、ＷＬ＿３、ＷＬ＿４、ＷＬ＿５、ＷＬ＿６、ＷＬ＿７を選択するための３つの第３ＮＯＲゲート２８のみで置き換えられる。
ａｄｄｒ＿ｍｓｋ＿ｘ信号のこのバスの各ビットはアドレスの１ビットを無視することを可能にする。言い換えれば、アクティブ状態のアドレスマスク入力ラインは割り当てられた入力アドレスラインを無視する機能を有する。上述のとおり、ａｄｄｒ＿ｍｓｋ＿ｘラインを追加されたこのような回路を実装した例は、例えば８行８列のメモリの図２ａ及び図２ｂに示している。
アドレスデコーダのこの改良された構造により、下記の説明のようにアドレスデコーダ試験及びメモリマトリクス又はアレイ試験の迅速化が可能になる。アドレス入力の幅と同じ幅を有する補助入力バスが存在する。このバスは下記に示されたａｄｄｒ＿ｍｓｋバスにおいてのみ「ａｄｄｒ＿ｍｓｋバス」と称される。
図２ａ及び２ｂに従った例において、この場合では、ａｄｄｒ＿ｍｓｋバスは３ビットのバスのためのラインａｄｄｒ＿ｍｓｋ＿０、ａｄｄｒ＿ｍｓｋ＿１及びａｄｄｒ＿ｍｓｋ＿２を含む。
ａｄｄｒ＿ｍｓｋバスは下記の方法によるアドレスデコーダ及びメモリアレイの試験に利用する。アドレスデコーダを備えた電子メモリ装置はアドレスの各ビットの個々の試験により試験することが可能である。メモリは不揮発性メモリとすることも可能である。試験は数工程で行われ、各工程は行アドレスの１ビットのデコードを検査する。
なお、図２ａにおける第１の実施形態の第１インバータ、第１ＮＡＮＤゲート及び第２ＮＡＮＤゲートの数はアドレスバスのビット数に依存する。第１ＮＯＲゲート及び第２ＮＯＲゲートを示す図２ｂにおける第２の実施形態も同様である。
図３は行及び列に構築されたメモリマトリクス又はアレイ２を備える電子メモリ装置１を示す。メモリマトリクス２はメモリセルを有し、１行のセルは１つ以上のメモリワードを形成している。この例では、ｍビットの１つのワードは、列ドライバユニット３を介して適当な入力パターンにより、ｎ行で前述したＷＬ＿０、ＷＬ＿１、ＷＬ＿ｎ−２、ＷＬ＿ｎ−１の各行にプログラムするか、又は書き込みをすることが可能である。図３に示していない図２ａ及び図２ｂに従ったアドレスデコーダは、ａｄｄｒ＿ｍｓｋバスが機能しない場合、アドレスに従った特定の行を選択するためのメモリマトリクスに接続する。ａｄｄｒ＿ｍｓｋバスの少なくとも１ラインがアクティブになった場合、メモリマトリクスの複数の行が選択される。列ドライバユニット３により、選択された行（単数又は複数）の内容を消去すること、又は１つ以上のワードをメモリマトリクスの選択された行（単数又は複数）に書き込むことの一方が可能になる。列ドライバユニット３を介して、適当な入力パターンにより、選択された行を消去又は書き込みするために、ｍ個の列信号ＢＬ＿０、ＢＬ＿１、ＢＬ＿２、ＢＬ＿３、ＢＬ＿４、ＢＬ＿５、ＢＬ＿６、ＢＬ＿ｍ−１を提供する。
消去は、図示されていない通常のチャージポンプにより得られたいわゆる高電圧ＨＶによって、また列ドライバユニット３のための制御信号「書き込み」によって起こる。消去操作の後、選択された全ての行には、定義された値、通常１１．．１１が含まれる。なお、それぞれ列の数ｍである行の幅ｍは列の数ｎと無関係である。最後に、読出ユニット４はまた、通常のセンス増幅器５を通過することによりアドレスバス上の特定のアドレスに選択された特定の行又は行の一部を読出すためにメモリマトリクス２に接続する。このため読出信号は読出ユニット４及びセンス増幅器５の制御回路を制御する。しかし、アクティブになったａｄｄｒ＿ｍｓｋバスにより特定のアドレスに選択された複数の行では、読出操作は無意味である。
メモリマトリクスを試験する方法は、それぞれ８行のｎ＝３のアドレスバス、及び、それぞれ列数ｍ＝８である８のワード幅について下記に説明する。行の幅は行の数とは完全に無関係である。本試験方法では、２つの変形例を下記に説明する。
工程１
格子状パターンの書込み及び読出し操作により、アドレスのビット０や奇数／偶数ワードライン間のショートを試験することが可能となる。上記工程１は第１の変形例において、以下のサブステップを含む：
１．１ ａｄｄｒ＿ｍｓｋを１１１にする（＝すべてのアドレスマスクラインをアクティブにする）ことによって、またＨＶで消去操作を行うことによって、メモリ、すなわちメモリマトリクスの全セルを消去する。図３参照。１１１はこの順序では、以下の配列を表す：
ａｄｄｒ＿ｍｓｋ＿２＝１
ａｄｄｒ＿ｍｓｋ＿１＝１
ａｄｄｒ＿ｍｓｋ＿０＝１。
１．２ ａｄｄｒ＿ｍｓｋを１１０に設定し、ＬＳＢ以外のアドレスのビット（割り当てられたアドレス入力ライン）全てを無視する。１１０はこの順序では以下の配列を表す。
ａｄｄｒ＿ｍｓｋ＿２＝１
ａｄｄｒ＿ｍｓｋ＿１＝１
ａｄｄｒ＿ｍｓｋ＿０＝０。
１．３ ａｄｄｒ＿ｉｎをｘｘ０に設定し、偶数ライン／行を選択する。
１．４ パターンｄin＝０１０１０．．０１で列ドライバユニットにより書込み操作を行う。上記で導入された分類では、パターンｄinは原則として１つのワードを表す。
１．５ ａｄｄｒ＿ｉｎをｘｘ１に設定し、奇数行を選択する。
１．６ パターンｄin＝１０１０１．．１０で書込み操作を行う。
１．７ 格子状パターンを読出し、検査／比較をする。それは下記表のようになるはずであり、格子状パターンはアドレスのビット０の試験用であり、最終的にはメモリアレイをショートさせる。
Figure 2016100040
格子状パターンの読出しとは、上記の表に従った行により全メモリマトリクスの行を読出すことを意味する。この例では、８回の読出し操作を行わなければならない。全メモリマトリクスをそれぞれ読出すこれら８回の読出し操作は、以降、「マトリクスの読出し」と略して表すこととする。
試験方法の第２の変形例では、不揮発性メモリ装置の消去操作後の各セルの１という初期値を考慮すると、工程１．５及び１．６は必要ない。
なお、メモリ消去は効果があり、この特定の場合では全セルの内容を例えば１と設定することに留意されたい。
工程２
格子状パターンの書込み及び読出し操作により、アドレスのビット１や奇数／偶数ワードラインの群間のショートを試験することが可能となる。上記工程２は第１の変形例において、以下のサブステップを含む：
２．１ 図３に示すように、ａｄｄｒ＿ｍｓｋを１１１にして、ＨＶで消去操作を行うことで、メモリ、すなわちメモリマトリクスのセル全てを消去する。
２．２ ａｄｄｒ＿ｍｓｋを１０１に設定し、ビット１以外のアドレスのビット全てを無視する。
２．３ ａｄｄｒ＿ｉｎをｘ０ｘに設定する。
２．４ パターンｄin＝００１１００１１で書込み操作を行う。
２．５ ａｄｄｒ＿ｍｓｋ ｉｎをｘ１ｘに設定する。
２．６ パターンｄin＝１１００１１００で書込み操作を行う。
２．７ メモリの内容を読出し、検査／比較をする。それは下記表のようになるはずであり、格子状パターンはアドレスのビット１の試験用であり、また、工程２でのメモリアレイをショートさせる。
Figure 2016100040
１つの書き込み操作を保存するため（それぞれ省略するため）、試験方法の第２の変形例で以下のように工程２を代替的に行うことが可能である：
２’．１ 図３に示すように、ａｄｄｒ＿ｍｓｋを１１１にして、ＨＶで消去操作を行うことで、メモリ、すなわちメモリマトリクスのセル全てを消去する。
２’．２ ａｄｄｒ＿ｍｓｋを１０１に設定し、ビット１以外のアドレスのビット全てを無視する。
２’．３ アドレスをｘ０ｘに設定する。
２’．４ ｄin＝００１１００１１で書込み操作を行う。
２．７ メモリの内容を読出し、検査／比較をする。それは下記表のようになるはずであり、１つの行及び列だけが読み出される必要がある（灰色で示す）。よってメモリの内容は下記のようになり、格子状パターンはアドレスのビット１の試験用であり、また、代替的工程２でのメモリアレイをショートさせる。
Figure 2016100040
 工程３
格子状パターンの書込み及び読出し操作により、アドレスのビット２や奇数／偶数ワードラインの群間のショートを試験することが可能となる。上記工程３は第１の変形例において、以下のサブステップを含む：
３．１ 図３に示すように、ａｄｄｒ＿ｍｓｋを１１１にして、ＨＶで消去操作を行うことで、メモリ、すなわちメモリマトリクスのセル全てを消去する。
３．２ ａｄｄｒ＿ｍｓｋを０１１に設定し、ビット２以外のアドレスのビット全てを無視する。
３．３ アドレスを０ｘｘに設定する。
３．４ パターンｄin＝００００１１１１で書込み操作を行う。
３．５ ａｄｄｒ＿ｉｎを１ｘｘに設定する。
３．６ パターンｄin＝１１１１００００で書込み操作を行う。
３．７ メモリの内容を読出し、検査／比較をする。それは下記表のようになるはずであり、工程３の格子状パターンはアドレスのビット２の試験用であり、また、メモリアレイをショートさせる。
Figure 2016100040
１つの書き込み操作を保存するため（それぞれ省略するため）、試験方法の第２の変形例で以下のように、再度工程３も代替的に行うことが可能である：
３’．１ 図３に示すように、ａｄｄｒ＿ｍｓｋをｂ１１１にして、ＨＶで消去操作を行うことで、メモリ、すなわちメモリマトリクスのセル全てを消去する。
３’．２ ａｄｄｒ＿ｍｓｋを０１１に設定し、ビット２以外のアドレスのビット全てを無視する。
３’．３ アドレスを０ｘｘに設定する。
３’．４ ｄin＝００００１１１１で書込み操作を行う。
３’．５ メモリの内容を読出し、検査／比較をする。それは下記表のようになるはずであり、１つの行及び列だけが読み出される必要がある（灰色で示す）。よってメモリの内容は下記のようになり、格子状パターンはアドレスのビット２の試験用であり、また、代替的工程３でのメモリアレイをショートさせる。
Figure 2016100040
これらのパターンは、ビットラインのデコードも完全に検査する。特に行数より多い列数のメモリでビットラインのデコードを試験するために、この工程は書き込みと読み出すしを同時に行うことが可能である。なお、試験方法の第１の変形例では、工程＜．６＞においては逆パターンｄinを使用する。これは工程＜．４＞のパターンの逆のパターンである。
試験時間の短縮はメモリサイズに依存する。それは大型のメモリブロックで最も効率が高い。上記で説明したように、２3＝８ワードのメモリサイズについて、時間短縮を下記表に示す。ビット０の試験に時間が必要であるとは考えられない。何故なら、いかなる場合でもメモリセルの試験に使用される格子状パターンによって試験が行われるからである。
Figure 2016100040
上記表では、試験時間短縮が示されている。これにより、上記工程２及び３の例に従った操作の数が分かる。
Figure 2016100040
上記表では、それぞれｎ個のアドレスライン、２n行のメモリでの操作、及び対応する工程２及び３の操作の数が示されている。
標準試験に関する操作の短縮化は下記表に示しており、それぞれ２nのメモリサイズのワードのｎの値にいくつかの典型的な数を代入している。この表では標準試験と比較して操作数の減少が見られる。
Figure 2016100040
本明細書に開示された電子メモリ装置及び試験方法は上述の目的に限定されるものではない。上記の電子メモリ装置は以下のような他の目的にも使用可能である。
２行の同時書込み
１つの書込み操作で同じ内容を２つの（又はそれ以上）行に書込み、データの信頼性を向上させることが可能である。最下位から２番目までは、その差はアドレス中、わずか１ビットまででなければならない。
動的に拡張性のある消去ブロック
消去操作は、上述の機能を用いて、異なるメモリブロックに対して行うことが可能である。唯一の制限はブロックのサイズであり‐それは２の累乗である必要がある。この機能では、拡張性のある消去ブロックは、ソフトウエア部分の更新/パッチを行う必要がある用途に特に有用である。
オンザフライを可能にする冗長性
冗長性は、単にいくつかのアドレスビットを無視することによって有効にすることが可能であり、それは様々なメモリワードによって異なっていてもよく‐巡回要件及びゲートディスターブ要件は概してメモリの各ワードで異なっていてもよい。必要に応じて、並行して２つ以上のセルを使用することも可能である。
冗長性とは１ビットを保存する平行な２つ（またはそれ以上）のメモリセルを意味する。メモリセルの１つが正常に機能しなくてもビットを正確に読み出すことができる。
異なるワード間の論理的な操作
読出し中にアドレスの数ビットを無視することにより、異なるワード上のビットで論理的なＯＲ操作が行えるようになる。
ここで述べてきた説明から、電子メモリ装置の試験方法及び電子メモリ装置の複数の変形例は、請求項で定義した発明の範囲から逸脱することなく当業者によって考案することが可能である。

Claims (11)

  1. 電子メモリ装置（１）の試験方法であって、電子メモリ装置は：
    ‐ 行及び列に構築され、メモリセルを有し、１行の複数のセルが１つ以上のメモリワードを形成している、メモリマトリクス（２）；
    ‐ アドレス入力ラインに付与され、ビット（ｘｘｘ）の固定番号で定義された特定のアドレスに従った行を選択するためのアドレス入力ライン（ａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１、・・・）を有するアドレスデコーダ（１０）；
    ‐ 前記特定のアドレスに選択された行の少なくとも１つのワードの読出し／書込みをするための読出し／書込みライン；
    ‐ 各アドレスマスク入力ラインがアドレス入力ラインに割り当てられ、アクティブ状態のアドレスマスク入力ラインは、割り当てられたアドレス入力ライン（ａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１、・・・）を無視する機能を有する、追加のアドレスマスク入力ライン（ａｄｄｒ＿ｍｓｋ＿０、ａｄｄｒ＿ｍｓｋ＿１、・・・）；
    を備え、
    最もビットが少ない（ＬＳＢ）アドレス以外のアドレスの１つの特定のビットを試験する方法は以下の工程：
    Ａ） 全てのアドレスマスク入力ラインをアクティブ状態にすることによって前記メモリマトリクスを消去する工程；
    Ｂ） 前記特定のビットの割り当てられたアドレスマスク入力ライン以外、全アドレスマスク入力ラインをアクティブ状態にし、試験対象の前記特定のビット以外の前記アドレスのビット全てを無視する工程；
    Ｃ） 前記アドレスの前記特定のビットを０に設定する工程；
    Ｄ） 選択された異なるラインに同じ専用のワードを書き込む操作を行う工程；
    Ｅ） 少なくとも第１の行０及び最も高い列を読み出す工程；
    Ｆ） 書き込まれた専用のワードで定義されたパターンを有する第１の行０及び最も高い列の読出し値と、初期値とを比較する工程；
    Ｇ） 工程Ｆ）における比較において、欠陥品として前記電子メモリ装置に異なる点を開示する工程
    を含むことを特徴とする電子メモリ装置（１）の試験方法。
  2. 各工程Ａ）〜Ｇ）はアドレスの特定の連続的なビット全てについて行うことを特徴とする請求項１に記載の方法。
  3. 工程Ｅ）及びＦ）は前記メモリマトリクスの行ごとの読出しにより行うことを特徴とする請求項１又は２に記載の方法。
  4. 工程Ｅ）に先立って以下の工程：
    Ｄ’） 前記アドレスの前記特定のビットを１に設定する工程；
    Ｄ’’） 他の選択されたラインに対して専用のワードの逆特性で書込み操作を行う工程
    を追加することを特徴とする、請求項１〜３のいずれか１項に記載の方法。
  5. 消去操作後の初期値が１であることを特徴とする請求項１〜４のいずれか１項に記載の方法。
  6. 電子メモリ装置（１）であって、当該電子メモリ装置は：
    ‐ 行及び列に構築され、メモリセルを有し、１行の複数のセルが１つ以上のメモリワードを形成している、メモリマトリクス（２）；
    ‐ アドレス入力ラインに付与された特定のアドレスに従った行を選択するためのアドレス入力ライン（ａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１、・・・）を有するアドレスデコーダ（１０）；
    ‐ 前記特定のアドレスに選択された行の少なくとも１つのワードを読出し／書込みをするための読出し／書込みライン；を備え、ここでは前記行のセル全てを規定値に設定する機能を有する行が消去され；
    追加的なアドレスマスク入力ライン（ａｄｄｒ＿ｍｓｋ＿０、ａｄｄｒ＿ｍｓｋ＿１、・・・）は、各々がアドレス入力ラインに割り当てられ、少なくとも１つの行を選択するため、アクティブ状態のアドレスマスク入力ラインは、前記割り当てられたアドレス入力ライン（ａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１、・・・）を無視する機能を有する、ことを特徴とする電子メモリ装置（１）。
  7. 前記メモリマトリクス（２）は不揮発性メモリマトリクスであることを特徴とする請求項６に記載の電子メモリ装置（１）。
  8. アクティブ状態の複数のアドレスマスク入力ラインは、行を選択するための前記割り当てられたアドレス入力ライン（ａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１、・・・）を無視する機能を有していることを特徴とする請求項６に記載の電子メモリ装置（１）。
  9. 列ドライバユニット（３）は、選択された行の内容を消去するか、あるいは選択された行にワードを書き込むための前記メモリマトリクス（２）と接続することを特徴とする請求項６〜８のいずれか１項に記載の電子メモリ装置（１）。
  10. 前記アドレスデコーダ（１０）は：アドレスマスク入力ライン（ａｄｄｒ＿ｍｓｋ＿０、ａｄｄｒ＿ｍｓｋ＿１、・・・）をそれぞれ受け入れ、反転したアドレスマスク入力（ａｄｄｒ＿ｍｓｋ＿ｎ＿０、ａｄｄｒ＿ｍｓｋ＿ｎ＿１、・・・）を提供する第１インバータ（２１）；反転したアドレスマスク入力及び対応する行アドレス入力ライン（ａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１、・・・）をそれぞれ受け入れる第１ＮＡＮＤゲート（２２）；ならびに第１ＮＡＮＤゲート（２２）の出力及び反転したアドレスマスク入力をそれぞれ受け入れる第２ＮＡＮＤゲート（２３）を備え、第１ＮＡＮＤゲート（２２）の出力及び第２ＮＡＮＤゲート（２３）の出力を使用し、これらは、前記メモリマトリクス（２）の特定の行（ＷＬ＿０、ＷＬ＿１、・・・）を選択するための第２のインバータ（２５）につながる３つの直通の第３ＮＡＮＤゲート（２４）を介して接続することを特徴とする請求項６〜９のいずれか１項に記載の電子メモリ装置（１）。
  11. 前記アドレスデコーダ（１０）は：行アドレス入力ライン（ａｄｄｒ＿ｉｎ＿０、ａｄｄｒ＿ｉｎ＿１、・・・）及び対応する割り当てられたアドレスマスク入力ライン（ａｄｄｒ＿ｍｓｋ＿ｎ＿０、ａｄｄｒ＿ｍｓｋ＿ｎ＿１、・・・）を受け入れる第１ＮＯＲゲート（２６）；ならびに第１ＮＯＲゲート（２６）の出力及びアドレスマスク入力ラインを受け入れる第２ＮＯＲゲート（２７）を備え、第１ＮＯＲゲート（２６）の出力及び第２ＮＯＴゲート（２７）の出力を使用し、これらは、前記メモリマトリクス（２）の特定の行（ＷＬ＿０、ＷＬ＿１、・・・）を選択するための３つの直通の第３ＮＯＲゲート（２８）を介して接続することを特徴とする請求項６〜９のいずれか１項に記載の電子メモリ装置（１）。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62120700A (ja) * 1985-11-20 1987-06-01 Fujitsu Ltd 半導体記憶装置
JPH03290899A (ja) * 1990-04-06 1991-12-20 Toshiba Corp 半導体不揮発性メモリ装置
JPH05282885A (ja) * 1992-04-02 1993-10-29 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JPH097380A (ja) * 1995-06-20 1997-01-10 Nec Corp 不揮発性半導体記憶装置
JPH097400A (ja) * 1995-06-15 1997-01-10 Nec Yamaguchi Ltd 半導体記憶装置
JPH10275500A (ja) * 1997-04-01 1998-10-13 Nec Corp 半導体メモリのテスト方法及びテスト回路
JP2003249096A (ja) * 2002-02-27 2003-09-05 Mitsubishi Electric Corp 半導体記憶装置
WO2014123064A1 (ja) * 2013-02-05 2014-08-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03137900A (ja) 1989-07-27 1991-06-12 Nec Corp 不揮発性半導体メモリ
JP2709751B2 (ja) * 1990-06-15 1998-02-04 三菱電機株式会社 不揮発性半導体記憶装置およびそのデータ消去方法
US5233614A (en) * 1991-01-07 1993-08-03 International Business Machines Corporation Fault mapping apparatus for memory
JPH04311897A (ja) * 1991-04-11 1992-11-04 Toshiba Corp アドレスデコーダ及び半導体記憶装置
US5577221A (en) * 1994-04-14 1996-11-19 Industrial Technology Research Institute Method and device for expanding ROM capacity
US5619460A (en) * 1995-06-07 1997-04-08 International Business Machines Corporation Method of testing a random access memory
US6047352A (en) * 1996-10-29 2000-04-04 Micron Technology, Inc. Memory system, method and predecoding circuit operable in different modes for selectively accessing multiple blocks of memory cells for simultaneous writing or erasure
US6768685B1 (en) * 2001-11-16 2004-07-27 Mtrix Semiconductor, Inc. Integrated circuit memory array with fast test mode utilizing multiple word line selection and method therefor
KR100515055B1 (ko) 2002-12-12 2005-09-14 삼성전자주식회사 모든 칼럼 선택 트랜지스터들을 선택할 수 있는 칼럼 프리디코더를 갖는 플레쉬 메모리 장치와 그 스트레스 테스트방법
US7161845B2 (en) * 2004-12-23 2007-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory device having a memory cell with multiple bit-elements
JP5022108B2 (ja) * 2007-06-01 2012-09-12 ルネサスエレクトロニクス株式会社 半導体記憶装置及びそのテスト方法
WO2013108456A1 (ja) * 2012-01-16 2013-07-25 ソニー株式会社 記憶制御装置、記憶装置、情報処理システム、および、それらにおける処理方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62120700A (ja) * 1985-11-20 1987-06-01 Fujitsu Ltd 半導体記憶装置
US4744058A (en) * 1985-11-20 1988-05-10 Fujitsu Limited Semiconductor programmable memory device and method of writing a predetermined pattern to same
JPH03290899A (ja) * 1990-04-06 1991-12-20 Toshiba Corp 半導体不揮発性メモリ装置
JPH05282885A (ja) * 1992-04-02 1993-10-29 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JPH097400A (ja) * 1995-06-15 1997-01-10 Nec Yamaguchi Ltd 半導体記憶装置
JPH097380A (ja) * 1995-06-20 1997-01-10 Nec Corp 不揮発性半導体記憶装置
US5742615A (en) * 1995-06-20 1998-04-21 Nec Corporation Non-volatile semiconductor memory
JPH10275500A (ja) * 1997-04-01 1998-10-13 Nec Corp 半導体メモリのテスト方法及びテスト回路
US6009027A (en) * 1997-04-01 1999-12-28 Nec Corporation Test method and circuit for semiconductor memory
JP2003249096A (ja) * 2002-02-27 2003-09-05 Mitsubishi Electric Corp 半導体記憶装置
WO2014123064A1 (ja) * 2013-02-05 2014-08-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

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