JPH10275500A - 半導体メモリのテスト方法及びテスト回路 - Google Patents
半導体メモリのテスト方法及びテスト回路Info
- Publication number
- JPH10275500A JPH10275500A JP8286997A JP8286997A JPH10275500A JP H10275500 A JPH10275500 A JP H10275500A JP 8286997 A JP8286997 A JP 8286997A JP 8286997 A JP8286997 A JP 8286997A JP H10275500 A JPH10275500 A JP H10275500A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- numbered
- odd
- address
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Abstract
(57)【要約】
【課題】 簡単な構成で半導体メモリに市松模様のデー
タパターンを書き込む。 【解決手段】 まず、メモリセルトランジスタＭ00〜Ｍ
77を消去状態とする。テスト信号ＴＳを「Ｌ」、Ｘアド
レスａｘ0 を「１」、書き込み信号Ｄ0 ，Ｄ2 ，Ｄ4 ，
Ｄ6 を「１」とする。これにより、行、列共に偶数番目
のメモリセルトランジスタに「１」が書き込まれる。続
いて、テスト信号ＴＳを「Ｌ」、アドレスａｘ0 を
「０」、書き込み信号Ｄ1 ，Ｄ3 ，Ｄ5 ，Ｄ7 を「１」
とする。これにより、行、列共に奇数番目のメモリセル
トランジスタに「１」が書き込まれる。こうして、Ｘア
ドレスａｘ2 〜ａｘ0 のうち最下位ビットａｘ0 のみを
アクティブにすることにより、簡単な構成で市松模様の
書き込みができる。
タパターンを書き込む。 【解決手段】 まず、メモリセルトランジスタＭ00〜Ｍ
77を消去状態とする。テスト信号ＴＳを「Ｌ」、Ｘアド
レスａｘ0 を「１」、書き込み信号Ｄ0 ，Ｄ2 ，Ｄ4 ，
Ｄ6 を「１」とする。これにより、行、列共に偶数番目
のメモリセルトランジスタに「１」が書き込まれる。続
いて、テスト信号ＴＳを「Ｌ」、アドレスａｘ0 を
「０」、書き込み信号Ｄ1 ，Ｄ3 ，Ｄ5 ，Ｄ7 を「１」
とする。これにより、行、列共に奇数番目のメモリセル
トランジスタに「１」が書き込まれる。こうして、Ｘア
ドレスａｘ2 〜ａｘ0 のうち最下位ビットａｘ0 のみを
アクティブにすることにより、簡単な構成で市松模様の
書き込みができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭやフ
ラッシュＥＥＰＲＯＭ等の半導体メモリのテスト方法及
びテスト回路に関し、特に半導体メモリに市松模様のデ
ータパターンを書き込むテスト方法及びテスト回路に関
するものである。
ラッシュＥＥＰＲＯＭ等の半導体メモリのテスト方法及
びテスト回路に関し、特に半導体メモリに市松模様のデ
ータパターンを書き込むテスト方法及びテスト回路に関
するものである。
【０００２】
【従来の技術】従来より、半導体メモリのテストとし
て、全ビット「１」、全ビット「０」、市松（レイアウ
ト上隣り合うメモリセルに１、０を交互に書き込む）等
のテスト項目が実施されている。不揮発性メモリは、１
ワード当たり１ｍｓｅｃ程度必要とするため、テスト時
間に占める書込時間の割合が非常に大きい。このため、
テスト時間を短縮するために一部のテストを簡略化する
が、ビット間干渉のチェックのため市松の書き込みは欠
かすことができない。よって、例えば１２８ｋバイトの
メモリに市松を書き込むためには、１２８ｋ×１ｍｓｅ
ｃ＝１２８ｓｅｃという非常に長い時間がかかってい
た。
て、全ビット「１」、全ビット「０」、市松（レイアウ
ト上隣り合うメモリセルに１、０を交互に書き込む）等
のテスト項目が実施されている。不揮発性メモリは、１
ワード当たり１ｍｓｅｃ程度必要とするため、テスト時
間に占める書込時間の割合が非常に大きい。このため、
テスト時間を短縮するために一部のテストを簡略化する
が、ビット間干渉のチェックのため市松の書き込みは欠
かすことができない。よって、例えば１２８ｋバイトの
メモリに市松を書き込むためには、１２８ｋ×１ｍｓｅ
ｃ＝１２８ｓｅｃという非常に長い時間がかかってい
た。
【０００３】そこで、書込時間を短縮することができる
半導体メモリが提案されている（特開平５−３３４９０
０公報、特開平９−７３８０号公報）。図４に特開平５
−３３４９００公報に開示されたメモリセルアレイのブ
ロック図を示す。このメモリセルアレイでは、１つのＮ
チャネルＭＯＳトランジスタＮ11〜Ｎ14と１つのメモリ
セルトランジスタＮ21〜Ｎ24で１つのメモリセルが構成
されている。メモリセルトランジスタＮ21〜Ｎ24の制御
ゲートは信号線ＣG に接続され、ソースは信号線ＣL に
接続され、ドレインはＮチャネルトランジスタＮ11〜Ｎ
14のソースに接続されている。Ｎチャネルトランジスタ
Ｎ11，Ｎ13のドレインはデータ選択線Ｙ0 に接続され、
トランジスタＮ12，Ｎ14のドレインはデータ選択線Ｙ1
に接続され、トランジスタＮ11，Ｎ14のゲートはアドレ
ス選択線Ｘ0 に接続され、トランジスタＮ12，Ｎ13のゲ
ートはアドレス選択線Ｘ1 に接続されている。
半導体メモリが提案されている（特開平５−３３４９０
０公報、特開平９−７３８０号公報）。図４に特開平５
−３３４９００公報に開示されたメモリセルアレイのブ
ロック図を示す。このメモリセルアレイでは、１つのＮ
チャネルＭＯＳトランジスタＮ11〜Ｎ14と１つのメモリ
セルトランジスタＮ21〜Ｎ24で１つのメモリセルが構成
されている。メモリセルトランジスタＮ21〜Ｎ24の制御
ゲートは信号線ＣG に接続され、ソースは信号線ＣL に
接続され、ドレインはＮチャネルトランジスタＮ11〜Ｎ
14のソースに接続されている。Ｎチャネルトランジスタ
Ｎ11，Ｎ13のドレインはデータ選択線Ｙ0 に接続され、
トランジスタＮ12，Ｎ14のドレインはデータ選択線Ｙ1
に接続され、トランジスタＮ11，Ｎ14のゲートはアドレ
ス選択線Ｘ0 に接続され、トランジスタＮ12，Ｎ13のゲ
ートはアドレス選択線Ｘ1 に接続されている。
【０００４】このようなメモリセルアレイに市松を書き
込むには、まず全メモリセルを消去（すべて「０」）し
た後に、偶数番のアドレス選択線Ｘ0 を「Ｈ」、奇数番
のアドレス選択線Ｘ1 を「Ｌ」、データ選択線ＹO，Ｙ1
を「Ｈ」にして、信号線ＣGに高電圧を印加すると共に
信号線ＣL に接地電圧を印加する。これにより、メモリ
セルＡのＮチャネルトランジスタＮ11，Ｎ14がオンし
て、メモリセルトランジスタＮ21，Ｎ24の浮遊ゲートに
電子が書き込まれる。これで、メモリセルＡに「１」が
書き込まれたことになる。また、メモリセルＢは「０」
のままである。このように特開平５−３３４９００公報
に開示されたメモリセルアレイでは、アドレス選択線Ｘ
0 ，Ｘ1 を交差させることで１回で市松を書き込むこと
ができる。
込むには、まず全メモリセルを消去（すべて「０」）し
た後に、偶数番のアドレス選択線Ｘ0 を「Ｈ」、奇数番
のアドレス選択線Ｘ1 を「Ｌ」、データ選択線ＹO，Ｙ1
を「Ｈ」にして、信号線ＣGに高電圧を印加すると共に
信号線ＣL に接地電圧を印加する。これにより、メモリ
セルＡのＮチャネルトランジスタＮ11，Ｎ14がオンし
て、メモリセルトランジスタＮ21，Ｎ24の浮遊ゲートに
電子が書き込まれる。これで、メモリセルＡに「１」が
書き込まれたことになる。また、メモリセルＢは「０」
のままである。このように特開平５−３３４９００公報
に開示されたメモリセルアレイでは、アドレス選択線Ｘ
0 ，Ｘ1 を交差させることで１回で市松を書き込むこと
ができる。
【０００５】ところが、このメモリセルアレイでは、以
上のような構造を実現するために、メモリセルアレイが
複雑になり、メモリセルアレイの面積が大きくなってし
まうという問題点があった。このメモリセルアレイの平
面図を図５に示し、アドレス選択線を交差させない通常
のメモリセルアレイのブロック図を図６に示し、図６の
メモリセルアレイの平面図を図７に示す。図５、図７に
おいて、Ｓはスルーホールである。図５から明らかなよ
うに、アドレス選択線を交差させるメモリセルアレイ
は、交差するアドレス選択線を接続するためにスルーホ
ールを増やさねばならず、アドレス選択線を交差させな
い図７のメモリセルアレイに比べて面積が増加してしま
うことが分かる。
上のような構造を実現するために、メモリセルアレイが
複雑になり、メモリセルアレイの面積が大きくなってし
まうという問題点があった。このメモリセルアレイの平
面図を図５に示し、アドレス選択線を交差させない通常
のメモリセルアレイのブロック図を図６に示し、図６の
メモリセルアレイの平面図を図７に示す。図５、図７に
おいて、Ｓはスルーホールである。図５から明らかなよ
うに、アドレス選択線を交差させるメモリセルアレイ
は、交差するアドレス選択線を接続するためにスルーホ
ールを増やさねばならず、アドレス選択線を交差させな
い図７のメモリセルアレイに比べて面積が増加してしま
うことが分かる。
【０００６】次に、図８に特開平９−７３８０号公報に
開示された半導体メモリのブロック図を示す。この半導
体メモリは、複数のメモリセルトランジスタがマトリク
ス状に配置されたメモリセルアレイ２１、各行のメモリ
セルトランジスタの制御ゲートと接続されたワード線Ｗ
Ｌ、各列のメモリセルトランジスタのドレインと接続さ
れたディジット線ＤＬ、書き込み動作時に行アドレス信
号ＡＤr の指定する１本のワード線を選択するＸデコー
ダ２２、ワード線電圧発生回路２３、書き込み動作時に
列アドレス信号ＡＤc の指定する１本のディジット線を
選択するＹデコーダ２４及び列選択回路２５、書込回路
２６から構成されている。
開示された半導体メモリのブロック図を示す。この半導
体メモリは、複数のメモリセルトランジスタがマトリク
ス状に配置されたメモリセルアレイ２１、各行のメモリ
セルトランジスタの制御ゲートと接続されたワード線Ｗ
Ｌ、各列のメモリセルトランジスタのドレインと接続さ
れたディジット線ＤＬ、書き込み動作時に行アドレス信
号ＡＤr の指定する１本のワード線を選択するＸデコー
ダ２２、ワード線電圧発生回路２３、書き込み動作時に
列アドレス信号ＡＤc の指定する１本のディジット線を
選択するＹデコーダ２４及び列選択回路２５、書込回路
２６から構成されている。
【０００７】この回路が従来と異なるのは、Ｘデコーダ
２２の各ワード線と対応する論理ゲートＧ２３に更に１
入力を付加して奇数番の論理ゲートをＧ２３o 、偶数番
の論理ゲートをＧ２３e とし、論理ゲートＧ２３o の付
加された入力端には奇数番信号ＯＤr 、論理ゲートＧ２
３e の付加された入力端には偶数番信号ＥＶr をそれぞ
れ入力するようにしている。また、Ｙデコーダ２４の各
ディジット線と対応する論理ゲートＧ４３に更に１入力
を付加して奇数番の論理ゲートをＧ４３o 、偶数番の論
理ゲートをＧ４３e とし、論理ゲートＧ４３o の付加さ
れた入力端には奇数番信号ＯＤc 、論理ゲートＧ４３e
の付加された入力端には偶数番信号ＥＶc をそれぞれ入
力するようにしている。
２２の各ワード線と対応する論理ゲートＧ２３に更に１
入力を付加して奇数番の論理ゲートをＧ２３o 、偶数番
の論理ゲートをＧ２３e とし、論理ゲートＧ２３o の付
加された入力端には奇数番信号ＯＤr 、論理ゲートＧ２
３e の付加された入力端には偶数番信号ＥＶr をそれぞ
れ入力するようにしている。また、Ｙデコーダ２４の各
ディジット線と対応する論理ゲートＧ４３に更に１入力
を付加して奇数番の論理ゲートをＧ４３o 、偶数番の論
理ゲートをＧ４３e とし、論理ゲートＧ４３o の付加さ
れた入力端には奇数番信号ＯＤc 、論理ゲートＧ４３e
の付加された入力端には偶数番信号ＥＶc をそれぞれ入
力するようにしている。
【０００８】メモリセルアレイ２１に市松を書き込むに
は、まず全メモリセルを消去した後に、制御信号ＡＣＮ
を「Ｈ」、奇数番信号ＯＤr，ＯＤc を「Ｌ」、偶数番
信号ＥＶr，ＥＶc を「Ｈ」にして、ワード線電圧発生
回路３、書込回路１６から書き込み用電圧を印加する。
これにより、奇数番の論理ゲートＧ２３o の出力が
「Ｈ」となって奇数番のＮチャネルトランジスタＱ２２
o がオンして、奇数番のワード線ＷＬo が０Ｖとなる。
また、偶数番の論理ゲートＧ２３e の出力が「Ｌ」とな
って偶数番のＰチャネルトランジスタＱ２１e がオンし
て、偶数番のワード線ＷＬe にワード線電圧発生回路１
３からの書き込み用電圧が印加される。一方、奇数番の
論理ゲートＧ４３o の出力が「Ｈ」、奇数番のインバー
タＩＶ４２oの出力が「Ｌ」となってトランジスタＱ５o
がオフとなり、偶数番の論理ゲートＧ４３e の出力が
「Ｌ」、偶数番のインバータＩＶ４２e の出力が「Ｈ」
となってトランジスタＱ５e がオンして、偶数番のディ
ジット線ＷＬe に書込回路２６からの書き込み用電圧が
印加される。こうして、行、列共に偶数番目のメモリセ
ルトランジスタＭＣeeの全てに「１」のデータが書き込
まれる。
は、まず全メモリセルを消去した後に、制御信号ＡＣＮ
を「Ｈ」、奇数番信号ＯＤr，ＯＤc を「Ｌ」、偶数番
信号ＥＶr，ＥＶc を「Ｈ」にして、ワード線電圧発生
回路３、書込回路１６から書き込み用電圧を印加する。
これにより、奇数番の論理ゲートＧ２３o の出力が
「Ｈ」となって奇数番のＮチャネルトランジスタＱ２２
o がオンして、奇数番のワード線ＷＬo が０Ｖとなる。
また、偶数番の論理ゲートＧ２３e の出力が「Ｌ」とな
って偶数番のＰチャネルトランジスタＱ２１e がオンし
て、偶数番のワード線ＷＬe にワード線電圧発生回路１
３からの書き込み用電圧が印加される。一方、奇数番の
論理ゲートＧ４３o の出力が「Ｈ」、奇数番のインバー
タＩＶ４２oの出力が「Ｌ」となってトランジスタＱ５o
がオフとなり、偶数番の論理ゲートＧ４３e の出力が
「Ｌ」、偶数番のインバータＩＶ４２e の出力が「Ｈ」
となってトランジスタＱ５e がオンして、偶数番のディ
ジット線ＷＬe に書込回路２６からの書き込み用電圧が
印加される。こうして、行、列共に偶数番目のメモリセ
ルトランジスタＭＣeeの全てに「１」のデータが書き込
まれる。
【０００９】続いて、制御信号ＡＣＮを「Ｈ」、奇数番
信号ＯＤr，ＯＤc を「Ｈ」、偶数番信号ＥＶr，ＥＶc
を「Ｌ」にして、ワード線電圧発生回路３、書込回路１
６から書き込み用電圧を印加する。これにより、奇数番
の論理ゲートＧ２３o の出力が「Ｌ」となって奇数番の
ＰチャネルトランジスタＱ２１o がオンして、奇数番の
ワード線ＷＬo に書き込み用電圧が印加される。また、
奇数番の論理ゲートＧ４３o の出力が「Ｌ」、奇数番の
インバータＩＶ４２o の出力が「Ｈ」となってトランジ
スタＱ５o がオンして、奇数番のディジット線ＷＬo に
書込回路１６からの書き込み用電圧が印加される。こう
して、行、列共に奇数番目のメモリセルトランジスタＭ
Ｃooの全てに「１」のデータが書き込まれる。この結
果、行、列共に偶数番目のメモリセルトランジスタＭＣ
ee、行、列共に奇数番目のメモリセルトランジスタＭＣ
ooに「１」が書き込まれ、行が偶数番目、列が奇数番目
のメモリセルトランジスタＭＣeo、行が奇数番目、列が
偶数番目のメモリセルトランジスタＭＣoeに「０」が書
き込まれたことになる。
信号ＯＤr，ＯＤc を「Ｈ」、偶数番信号ＥＶr，ＥＶc
を「Ｌ」にして、ワード線電圧発生回路３、書込回路１
６から書き込み用電圧を印加する。これにより、奇数番
の論理ゲートＧ２３o の出力が「Ｌ」となって奇数番の
ＰチャネルトランジスタＱ２１o がオンして、奇数番の
ワード線ＷＬo に書き込み用電圧が印加される。また、
奇数番の論理ゲートＧ４３o の出力が「Ｌ」、奇数番の
インバータＩＶ４２o の出力が「Ｈ」となってトランジ
スタＱ５o がオンして、奇数番のディジット線ＷＬo に
書込回路１６からの書き込み用電圧が印加される。こう
して、行、列共に奇数番目のメモリセルトランジスタＭ
Ｃooの全てに「１」のデータが書き込まれる。この結
果、行、列共に偶数番目のメモリセルトランジスタＭＣ
ee、行、列共に奇数番目のメモリセルトランジスタＭＣ
ooに「１」が書き込まれ、行が偶数番目、列が奇数番目
のメモリセルトランジスタＭＣeo、行が奇数番目、列が
偶数番目のメモリセルトランジスタＭＣoeに「０」が書
き込まれたことになる。
【００１０】ところが、このような半導体メモリでは、
Ｘデコーダ２２の論理ゲートＧ２３、Ｙデコーダ２４の
論理ゲートＧ４３に入力端を増やして、信号線ＯＤr ，
ＥＶr ，ＯＤc ，ＥＶc を増やさなければならず、Ｘデ
コーダ及びＹデコーダが複雑になるという問題点があっ
た。
Ｘデコーダ２２の論理ゲートＧ２３、Ｙデコーダ２４の
論理ゲートＧ４３に入力端を増やして、信号線ＯＤr ，
ＥＶr ，ＯＤc ，ＥＶc を増やさなければならず、Ｘデ
コーダ及びＹデコーダが複雑になるという問題点があっ
た。
【００１１】
【発明が解決しようとする課題】以上のように特開平５
−３３４９００公報に開示された半導体メモリでは、メ
モリセルアレイの構成が複雑になってメモリセルアレイ
の面積が増加してしまうという問題点があった。また、
特開平９−７３８０号公報に開示された半導体メモリで
は、Ｘデコーダ及びＹデコーダの回路が複雑になってＸ
デコーダ及びＹデコーダの面積が増加してしまうという
問題点があった。本発明は、上記課題を解決するために
なされたもので、簡単な構成で半導体メモリに市松模様
のデータパターンを書き込むことができるテスト方法及
びテスト回路を提供することを目的とする。
−３３４９００公報に開示された半導体メモリでは、メ
モリセルアレイの構成が複雑になってメモリセルアレイ
の面積が増加してしまうという問題点があった。また、
特開平９−７３８０号公報に開示された半導体メモリで
は、Ｘデコーダ及びＹデコーダの回路が複雑になってＸ
デコーダ及びＹデコーダの面積が増加してしまうという
問題点があった。本発明は、上記課題を解決するために
なされたもので、簡単な構成で半導体メモリに市松模様
のデータパターンを書き込むことができるテスト方法及
びテスト回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、請求項１に記
載のように、全てのメモリセルトランジスタのデータを
消去し、偶数番の全ワード線あるいは奇数番の全ワード
線の一方が選択されるようにＸアドレスのうち特定ビッ
トのみをアクティブにすると共に、偶数番の全ビット線
あるいは奇数番の全ビット線の一方が選択されるように
書き込み信号を設定して、選択したメモリセルトランジ
スタにデータを書き込み、未選択の他方のワード線が選
択されるようにＸアドレスのうち特定ビットのみをアク
ティブにすると共に、未選択の他方のビット線が選択さ
れるように書き込み信号を設定して選択したメモリセル
トランジスタにデータを書き込むようにしたものであ
る。このようにＸデコーダに入力されるＸアドレスのう
ち特定ビットのみをアクティブにすることにより、偶数
番の全ワード線あるいは奇数番の全ワード線の何れか一
方を選択し、書き込み信号を設定することにより、偶数
番の全ビット線あるいは奇数番の全ビット線の何れか一
方を選択する。これにより、行が偶数番目あるいは奇数
番目の何れか一方で、列が偶数番目あるいは奇数番目の
何れか一方のメモリセルトランジスタにデータを書き込
み、続いて行、列ともに未選択（例えば、偶数番目を選
択済みであれば奇数番目を選択）のメモリセルトランジ
スタにデータを書き込むことができ、市松の書き込みが
２回の書き込みで完了する。また、請求項２に記載のよ
うに、特定ビットは最下位ビットである。
載のように、全てのメモリセルトランジスタのデータを
消去し、偶数番の全ワード線あるいは奇数番の全ワード
線の一方が選択されるようにＸアドレスのうち特定ビッ
トのみをアクティブにすると共に、偶数番の全ビット線
あるいは奇数番の全ビット線の一方が選択されるように
書き込み信号を設定して、選択したメモリセルトランジ
スタにデータを書き込み、未選択の他方のワード線が選
択されるようにＸアドレスのうち特定ビットのみをアク
ティブにすると共に、未選択の他方のビット線が選択さ
れるように書き込み信号を設定して選択したメモリセル
トランジスタにデータを書き込むようにしたものであ
る。このようにＸデコーダに入力されるＸアドレスのう
ち特定ビットのみをアクティブにすることにより、偶数
番の全ワード線あるいは奇数番の全ワード線の何れか一
方を選択し、書き込み信号を設定することにより、偶数
番の全ビット線あるいは奇数番の全ビット線の何れか一
方を選択する。これにより、行が偶数番目あるいは奇数
番目の何れか一方で、列が偶数番目あるいは奇数番目の
何れか一方のメモリセルトランジスタにデータを書き込
み、続いて行、列ともに未選択（例えば、偶数番目を選
択済みであれば奇数番目を選択）のメモリセルトランジ
スタにデータを書き込むことができ、市松の書き込みが
２回の書き込みで完了する。また、請求項２に記載のよ
うに、特定ビットは最下位ビットである。
【００１３】また、請求項３に記載のように、複数のメ
モリセルトランジスタがマトリクス状に配置されたメモ
リセルアレイと、各行のメモリセルトランジスタの制御
ゲートと接続されたワード線と、各列のメモリセルトラ
ンジスタのドレインと接続されたビット線と、外部から
のＸアドレスに従って所定のワード線を選択するＸデコ
ーダと、外部からの書き込み信号に従って所定のビット
線を選択する書込回路と、偶数番の全ワード線あるいは
奇数番の全ワード線の一方が選択されるように、Ｘデコ
ーダに入力されるＸアドレスのうち特定ビットのみをア
クティブにする手段とを有するものである。また、請求
項４に記載のように、特定ビットは最下位ビットであ
る。
モリセルトランジスタがマトリクス状に配置されたメモ
リセルアレイと、各行のメモリセルトランジスタの制御
ゲートと接続されたワード線と、各列のメモリセルトラ
ンジスタのドレインと接続されたビット線と、外部から
のＸアドレスに従って所定のワード線を選択するＸデコ
ーダと、外部からの書き込み信号に従って所定のビット
線を選択する書込回路と、偶数番の全ワード線あるいは
奇数番の全ワード線の一方が選択されるように、Ｘデコ
ーダに入力されるＸアドレスのうち特定ビットのみをア
クティブにする手段とを有するものである。また、請求
項４に記載のように、特定ビットは最下位ビットであ
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の実施の形態
を示す半導体メモリのブロック図である。この半導体メ
モリは、メモリセルトランジスタＭ00〜Ｍ77がマトリク
ス状に配置されたメモリセルアレイ１、各行のメモリセ
ルトランジスタＭ00〜Ｍ07，Ｍ10〜Ｍ17，Ｍ20〜Ｍ27，
Ｍ30〜Ｍ37，Ｍ40〜Ｍ47，Ｍ50〜Ｍ57，Ｍ60〜Ｍ67，Ｍ
70〜Ｍ77の制御ゲートとそれぞれ接続されたワード線Ｗ
0 〜Ｗ7 、各列のメモリセルトランジスタＭ00〜Ｍ70，
Ｍ01〜Ｍ71，Ｍ02〜Ｍ72，Ｍ03〜Ｍ73，Ｍ04〜Ｍ74，Ｍ
05〜Ｍ75，Ｍ06〜Ｍ76，Ｍ07〜Ｍ77のドレインとそれぞ
れ接続されたビット線Ｂ0 〜Ｂ7 、外部からのＸアドレ
スに従って所定のワード線を選択するＸ（行）デコー
ダ、外部からの書き込み信号に従って所定のビット線を
選択する書込回路４から構成されている。
て図面を参照して説明する。図１は本発明の実施の形態
を示す半導体メモリのブロック図である。この半導体メ
モリは、メモリセルトランジスタＭ00〜Ｍ77がマトリク
ス状に配置されたメモリセルアレイ１、各行のメモリセ
ルトランジスタＭ00〜Ｍ07，Ｍ10〜Ｍ17，Ｍ20〜Ｍ27，
Ｍ30〜Ｍ37，Ｍ40〜Ｍ47，Ｍ50〜Ｍ57，Ｍ60〜Ｍ67，Ｍ
70〜Ｍ77の制御ゲートとそれぞれ接続されたワード線Ｗ
0 〜Ｗ7 、各列のメモリセルトランジスタＭ00〜Ｍ70，
Ｍ01〜Ｍ71，Ｍ02〜Ｍ72，Ｍ03〜Ｍ73，Ｍ04〜Ｍ74，Ｍ
05〜Ｍ75，Ｍ06〜Ｍ76，Ｍ07〜Ｍ77のドレインとそれぞ
れ接続されたビット線Ｂ0 〜Ｂ7 、外部からのＸアドレ
スに従って所定のワード線を選択するＸ（行）デコー
ダ、外部からの書き込み信号に従って所定のビット線を
選択する書込回路４から構成されている。
【００１５】Ｘデコーダは、３ビットのＸアドレスａｘ
2 〜ａｘ0 が入力されるプリデコーダ回路２、このプリ
デコーダ回路２の出力信号が入力されるメインデコーダ
回路３から構成されている。
2 〜ａｘ0 が入力されるプリデコーダ回路２、このプリ
デコーダ回路２の出力信号が入力されるメインデコーダ
回路３から構成されている。
【００１６】そして、プリデコーダ回路２は、最上位の
Ｘアドレスａｘ2 と後述するテスト信号ＴＳを入力とす
るＮＡＮＤゲートＧ8 、このＮＡＮＤゲートＧ8 の出力
信号とテスト信号ＴＳを入力とするＮＡＮＤゲートＧ9
、Ｘアドレスａｘ1 とテスト信号ＴＳを入力とするＮ
ＡＮＤゲートＧ10、このＮＡＮＤゲートＧ10の出力信号
とテスト信号ＴＳを入力とするＮＡＮＤゲートＧ11、最
下位のＸアドレスａｘ0を入力とするインバータゲート
ＩＶ8 、このインバータゲートＩＶ8 の出力信号を入
力とするインバータゲートＩＶ9 から構成されている。
Ｘアドレスａｘ2 と後述するテスト信号ＴＳを入力とす
るＮＡＮＤゲートＧ8 、このＮＡＮＤゲートＧ8 の出力
信号とテスト信号ＴＳを入力とするＮＡＮＤゲートＧ9
、Ｘアドレスａｘ1 とテスト信号ＴＳを入力とするＮ
ＡＮＤゲートＧ10、このＮＡＮＤゲートＧ10の出力信号
とテスト信号ＴＳを入力とするＮＡＮＤゲートＧ11、最
下位のＸアドレスａｘ0を入力とするインバータゲート
ＩＶ8 、このインバータゲートＩＶ8 の出力信号を入
力とするインバータゲートＩＶ9 から構成されている。
【００１７】プリデコーダ回路２は、図２に示す従来の
プリデコーダ回路１２におけるインバータゲートＩＶ1
0，ＩＶ11をＮＡＮＤゲートＧ8 ，Ｇ9 に置き換え、イ
ンバータゲートＩＶ12，ＩＶ13をＮＡＮＤゲートＧ10，
Ｇ11に置き換えたものである。また、メインデコーダ回
路３は、ワード線Ｗ0 〜Ｗ7 にそれぞれ対応したＮＡＮ
ＤゲートＧ0 〜Ｇ7 、ＮＡＮＤゲートＧ0 〜Ｇ7 の各出
力を入力とし、その出力がワード線Ｗ0 〜Ｗ7 にそれぞ
れ接続されたインバータゲートＩＶ0 〜ＩＶ7から構成
されている。
プリデコーダ回路１２におけるインバータゲートＩＶ1
0，ＩＶ11をＮＡＮＤゲートＧ8 ，Ｇ9 に置き換え、イ
ンバータゲートＩＶ12，ＩＶ13をＮＡＮＤゲートＧ10，
Ｇ11に置き換えたものである。また、メインデコーダ回
路３は、ワード線Ｗ0 〜Ｗ7 にそれぞれ対応したＮＡＮ
ＤゲートＧ0 〜Ｇ7 、ＮＡＮＤゲートＧ0 〜Ｇ7 の各出
力を入力とし、その出力がワード線Ｗ0 〜Ｗ7 にそれぞ
れ接続されたインバータゲートＩＶ0 〜ＩＶ7から構成
されている。
【００１８】書込回路４は、図示しない書き込み信号発
生手段から書き込み信号Ｄ0 〜Ｄ7がゲートに入力さ
れ、図示しない電圧発生手段からの正電圧ＶPPがドレイ
ンに印加され、ソースがビット線Ｂ0 〜Ｂ7 にそれぞれ
接続されたｎチャネルトランジスタＱ0 〜Ｑ7 から構成
されている。
生手段から書き込み信号Ｄ0 〜Ｄ7がゲートに入力さ
れ、図示しない電圧発生手段からの正電圧ＶPPがドレイ
ンに印加され、ソースがビット線Ｂ0 〜Ｂ7 にそれぞれ
接続されたｎチャネルトランジスタＱ0 〜Ｑ7 から構成
されている。
【００１９】次に、このような半導体メモリに対して市
松模様のデータパターンを書き込む動作を説明する。ま
ず、全ワード線Ｗ0 〜Ｗ7 を負の電位に設定して、トラ
ンジスタＱ0 〜Ｑ7をオフ状態、すなわち全ビット線Ｂ0
〜Ｂ7 を非選択状態（フローティング状態）とし、全
メモリセルトランジスタＭ00〜Ｍ77のソースに接続され
たソース線を正の電位に設定することにより、全メモリ
セルトランジスタＭ00〜Ｍ77の浮遊ゲートから電子を引
き抜いて全メモリセルトランジスタを消去状態とする。
松模様のデータパターンを書き込む動作を説明する。ま
ず、全ワード線Ｗ0 〜Ｗ7 を負の電位に設定して、トラ
ンジスタＱ0 〜Ｑ7をオフ状態、すなわち全ビット線Ｂ0
〜Ｂ7 を非選択状態（フローティング状態）とし、全
メモリセルトランジスタＭ00〜Ｍ77のソースに接続され
たソース線を正の電位に設定することにより、全メモリ
セルトランジスタＭ00〜Ｍ77の浮遊ゲートから電子を引
き抜いて全メモリセルトランジスタを消去状態とする。
【００２０】続いて、図３（ａ）に示すテスト信号ＴＳ
を「Ｌ」レベルにして、図示しないアドレス発生手段か
らのＸアドレスａｘ0 を「１」とし（図３（ｂ））、書
き込み信号発生手段によって偶数番の書き込み信号Ｄ0
，Ｄ2 ，Ｄ4 ，Ｄ6 を「１」、奇数番の書き込み信号
Ｄ1 ，Ｄ3 ，Ｄ5 ，Ｄ7 を「０」とし（図３（ｃ）〜図
３（ｊ））、全メモリセルトランジスタＭ00〜Ｍ77のソ
ースに接続されたソース線を０Ｖに設定する。このよう
にテスト信号ＴＳを「Ｈ」から「Ｌ」にすると、プリデ
コーダ回路２によってＸアドレスａｘ2 ，ａｘ1 が無効
となり、最下位のＸアドレスａｘ0 のみが有効（アクテ
ィブ）となる。
を「Ｌ」レベルにして、図示しないアドレス発生手段か
らのＸアドレスａｘ0 を「１」とし（図３（ｂ））、書
き込み信号発生手段によって偶数番の書き込み信号Ｄ0
，Ｄ2 ，Ｄ4 ，Ｄ6 を「１」、奇数番の書き込み信号
Ｄ1 ，Ｄ3 ，Ｄ5 ，Ｄ7 を「０」とし（図３（ｃ）〜図
３（ｊ））、全メモリセルトランジスタＭ00〜Ｍ77のソ
ースに接続されたソース線を０Ｖに設定する。このよう
にテスト信号ＴＳを「Ｈ」から「Ｌ」にすると、プリデ
コーダ回路２によってＸアドレスａｘ2 ，ａｘ1 が無効
となり、最下位のＸアドレスａｘ0 のみが有効（アクテ
ィブ）となる。
【００２１】ここでは、テスト信号ＴＳが「Ｌ」、Ｘア
ドレスａｘ0 が「１」なので、プリデコーダ回路２内の
ＮＡＮＤゲートＧ8 〜Ｇ11の出力は全て「Ｈ」となり、
インバータゲートＩＶ8 の出力が「Ｌ」、インバータゲ
ートＩＶ9 の出力が「Ｈ」となる。これにより、メイン
デコーダ回路３において、偶数番のＮＡＮＤゲートＧ0
，Ｇ2 ，Ｇ4 ，Ｇ6 の出力が「Ｌ」となるので、偶数
番のインバータゲートＩＶ0 ，ＩＶ2 ，ＩＶ4 ，ＩＶ6
の出力、すなわち偶数番のワード線Ｗ0 ，Ｗ2 ，Ｗ4 ，
Ｗ6 に高電圧（例えば１０Ｖ）が印加される。
ドレスａｘ0 が「１」なので、プリデコーダ回路２内の
ＮＡＮＤゲートＧ8 〜Ｇ11の出力は全て「Ｈ」となり、
インバータゲートＩＶ8 の出力が「Ｌ」、インバータゲ
ートＩＶ9 の出力が「Ｈ」となる。これにより、メイン
デコーダ回路３において、偶数番のＮＡＮＤゲートＧ0
，Ｇ2 ，Ｇ4 ，Ｇ6 の出力が「Ｌ」となるので、偶数
番のインバータゲートＩＶ0 ，ＩＶ2 ，ＩＶ4 ，ＩＶ6
の出力、すなわち偶数番のワード線Ｗ0 ，Ｗ2 ，Ｗ4 ，
Ｗ6 に高電圧（例えば１０Ｖ）が印加される。
【００２２】また、奇数番のＮＡＮＤゲートＧ1 ，Ｇ3
，Ｇ5 ，Ｇ7 の出力が「Ｈ」となるので、奇数番のイ
ンバータゲートＩＶ1 ，ＩＶ3 ，ＩＶ5 ，ＩＶ7 の出
力、すなわち奇数番のワード線Ｗ1 ，Ｗ3 ，Ｗ5 ，Ｗ7
が０Ｖとなる。なお、ワード線Ｗ0 〜Ｗ7 に印加される
電圧には、種々の電圧が存在するが（例えば、同じ
「Ｈ」レベルであっても異なる電位となることが有り得
る）、これはインバータゲートＩＶ0 〜ＩＶ7 内の図示
しない切換回路によって切り換えることができる。
，Ｇ5 ，Ｇ7 の出力が「Ｈ」となるので、奇数番のイ
ンバータゲートＩＶ1 ，ＩＶ3 ，ＩＶ5 ，ＩＶ7 の出
力、すなわち奇数番のワード線Ｗ1 ，Ｗ3 ，Ｗ5 ，Ｗ7
が０Ｖとなる。なお、ワード線Ｗ0 〜Ｗ7 に印加される
電圧には、種々の電圧が存在するが（例えば、同じ
「Ｈ」レベルであっても異なる電位となることが有り得
る）、これはインバータゲートＩＶ0 〜ＩＶ7 内の図示
しない切換回路によって切り換えることができる。
【００２３】一方、偶数番の書き込み信号Ｄ0 ，Ｄ2 ，
Ｄ4 ，Ｄ6 が「１」となったことにより、書込回路４に
おいて、偶数番のＮチャネルトランジスタＱ0 ，Ｑ2 ，
Ｑ4，Ｑ6 がオンして、偶数番のビット線Ｂ0 ，Ｂ2 ，
Ｂ4 ，Ｂ6 に正電圧ＶPPが印加される。このとき、奇数
番のビット線Ｂ1 ，Ｂ3 ，Ｂ5 ，Ｂ7 は０Ｖである。
Ｄ4 ，Ｄ6 が「１」となったことにより、書込回路４に
おいて、偶数番のＮチャネルトランジスタＱ0 ，Ｑ2 ，
Ｑ4，Ｑ6 がオンして、偶数番のビット線Ｂ0 ，Ｂ2 ，
Ｂ4 ，Ｂ6 に正電圧ＶPPが印加される。このとき、奇数
番のビット線Ｂ1 ，Ｂ3 ，Ｂ5 ，Ｂ7 は０Ｖである。
【００２４】こうして、行、列共に偶数番目のメモリセ
ルトランジスタＭ00，Ｍ02，Ｍ04，Ｍ06，Ｍ20，Ｍ22，
Ｍ24，Ｍ26，Ｍ40，Ｍ42，Ｍ44，Ｍ46，Ｍ60，Ｍ62，Ｍ
64，Ｍ66が選択されて、これらのメモリセルトランジス
タの浮遊ゲートに電子が注入されることにより、メモリ
セルトランジスタに「１」が書き込まれる。
ルトランジスタＭ00，Ｍ02，Ｍ04，Ｍ06，Ｍ20，Ｍ22，
Ｍ24，Ｍ26，Ｍ40，Ｍ42，Ｍ44，Ｍ46，Ｍ60，Ｍ62，Ｍ
64，Ｍ66が選択されて、これらのメモリセルトランジス
タの浮遊ゲートに電子が注入されることにより、メモリ
セルトランジスタに「１」が書き込まれる。
【００２５】次に、テスト信号ＴＳを「Ｌ」レベルのま
まとし、アドレス発生手段からのＸアドレスａｘ0 を
「０」とし（図３（ｂ））、書き込み信号発生手段によ
って偶数番の書き込み信号Ｄ0 ，Ｄ2 ，Ｄ4 ，Ｄ6 を
「０」、奇数番の書き込み信号Ｄ1 ，Ｄ3 ，Ｄ5 ，Ｄ7
を「１」とし（図３（ｃ）〜図３（ｊ））、全メモリセ
ルトランジスタＭ00〜Ｍ77のソースに接続されたソース
線を０Ｖに設定する。
まとし、アドレス発生手段からのＸアドレスａｘ0 を
「０」とし（図３（ｂ））、書き込み信号発生手段によ
って偶数番の書き込み信号Ｄ0 ，Ｄ2 ，Ｄ4 ，Ｄ6 を
「０」、奇数番の書き込み信号Ｄ1 ，Ｄ3 ，Ｄ5 ，Ｄ7
を「１」とし（図３（ｃ）〜図３（ｊ））、全メモリセ
ルトランジスタＭ00〜Ｍ77のソースに接続されたソース
線を０Ｖに設定する。
【００２６】ここでは、テスト信号ＴＳが「Ｌ」、Ｘア
ドレスａｘ0 が「０」なので、プリデコーダ回路２内の
ＮＡＮＤゲートＧ8 〜Ｇ11の出力は全て「Ｈ」となり、
インバータゲートＩＶ8 の出力が「Ｈ」、インバータゲ
ートＩＶ9 の出力が「Ｌ」となる。これにより、メイン
デコーダ回路３において、偶数番のＮＡＮＤゲートＧ0
，Ｇ2 ，Ｇ4 ，Ｇ6 の出力が「Ｈ」となるので、偶数
番のインバータゲートＩＶ0 ，ＩＶ2 ，ＩＶ4 ，ＩＶ6
の出力、すなわち偶数番のワード線Ｗ0 ，Ｗ2 ，Ｗ4 ，
Ｗ6 が０Ｖとなる。
ドレスａｘ0 が「０」なので、プリデコーダ回路２内の
ＮＡＮＤゲートＧ8 〜Ｇ11の出力は全て「Ｈ」となり、
インバータゲートＩＶ8 の出力が「Ｈ」、インバータゲ
ートＩＶ9 の出力が「Ｌ」となる。これにより、メイン
デコーダ回路３において、偶数番のＮＡＮＤゲートＧ0
，Ｇ2 ，Ｇ4 ，Ｇ6 の出力が「Ｈ」となるので、偶数
番のインバータゲートＩＶ0 ，ＩＶ2 ，ＩＶ4 ，ＩＶ6
の出力、すなわち偶数番のワード線Ｗ0 ，Ｗ2 ，Ｗ4 ，
Ｗ6 が０Ｖとなる。
【００２７】そして、奇数番のＮＡＮＤゲートＧ1 ，Ｇ
3 ，Ｇ5 ，Ｇ7 の出力が「Ｌ」となるので、奇数番のイ
ンバータゲートＩＶ1 ，ＩＶ3 ，ＩＶ5 ，ＩＶ7 の出
力、すなわち奇数番のワード線Ｗ1 ，Ｗ3 ，Ｗ5 ，Ｗ7
に高電圧が印加される。一方、奇数番の書き込み信号Ｄ
1 ，Ｄ3 ，Ｄ5 ，Ｄ7 が「１」となったことにより、書
込回路４において、奇数番のＮチャネルトランジスタＱ
1 ，Ｑ3 ，Ｑ5，Ｑ7 がオンして、奇数番のビット線Ｂ1
，Ｂ3 ，Ｂ5 ，Ｂ7 に正電圧ＶPPが印加される。この
とき、偶数番のビット線Ｂ0 ，Ｂ2 ，Ｂ4 ，Ｂ6 は０Ｖ
である。
3 ，Ｇ5 ，Ｇ7 の出力が「Ｌ」となるので、奇数番のイ
ンバータゲートＩＶ1 ，ＩＶ3 ，ＩＶ5 ，ＩＶ7 の出
力、すなわち奇数番のワード線Ｗ1 ，Ｗ3 ，Ｗ5 ，Ｗ7
に高電圧が印加される。一方、奇数番の書き込み信号Ｄ
1 ，Ｄ3 ，Ｄ5 ，Ｄ7 が「１」となったことにより、書
込回路４において、奇数番のＮチャネルトランジスタＱ
1 ，Ｑ3 ，Ｑ5，Ｑ7 がオンして、奇数番のビット線Ｂ1
，Ｂ3 ，Ｂ5 ，Ｂ7 に正電圧ＶPPが印加される。この
とき、偶数番のビット線Ｂ0 ，Ｂ2 ，Ｂ4 ，Ｂ6 は０Ｖ
である。
【００２８】こうして、行、列共に奇数番目のメモリセ
ルトランジスタＭ11，Ｍ13，Ｍ15，Ｍ17，Ｍ31，Ｍ33，
Ｍ35，Ｍ37，Ｍ51，Ｍ53，Ｍ55，Ｍ57，Ｍ71，Ｍ73，Ｍ
75，Ｍ77が選択されて、これらのメモリセルトランジス
タの浮遊ゲートに電子が注入されることにより、メモリ
セルトランジスタに「１」が書き込まれる。
ルトランジスタＭ11，Ｍ13，Ｍ15，Ｍ17，Ｍ31，Ｍ33，
Ｍ35，Ｍ37，Ｍ51，Ｍ53，Ｍ55，Ｍ57，Ｍ71，Ｍ73，Ｍ
75，Ｍ77が選択されて、これらのメモリセルトランジス
タの浮遊ゲートに電子が注入されることにより、メモリ
セルトランジスタに「１」が書き込まれる。
【００２９】よって、行、列共に偶数番目のメモリセル
トランジスタに「１」を書き込み、続いて行、列共に奇
数番目のメモリセルトランジスタに「１」を書き込む
と、残りのメモリセルトランジスタには上述した消去に
より「０」が書き込まれているのであるから、メモリセ
ルアレイ１に市松模様のデータパターンを書き込んだこ
とになる。
トランジスタに「１」を書き込み、続いて行、列共に奇
数番目のメモリセルトランジスタに「１」を書き込む
と、残りのメモリセルトランジスタには上述した消去に
より「０」が書き込まれているのであるから、メモリセ
ルアレイ１に市松模様のデータパターンを書き込んだこ
とになる。
【００３０】こうして、２回の書き込みでメモリセルア
レイ１に市松模様のデータパターンを書き込むことがで
き、例えば１２８ｋバイトのメモリであれば、２×１ｍ
ｓｅｃ＝２ｍｓｅｃという短い時間で書き込みを終わら
せることができる。そして、本発明では、メモリセルア
レイ１、メインデコーダ回路３、書込回路４等の構成は
従来と同様でよく、最下位のＸアドレスａｘ0 のみをア
クティブにするために、プリデコーダ回路の一部を変え
るだけでよいので、簡単な構成で市松模様のデータパタ
ーンの書き込みを実現することができる。
レイ１に市松模様のデータパターンを書き込むことがで
き、例えば１２８ｋバイトのメモリであれば、２×１ｍ
ｓｅｃ＝２ｍｓｅｃという短い時間で書き込みを終わら
せることができる。そして、本発明では、メモリセルア
レイ１、メインデコーダ回路３、書込回路４等の構成は
従来と同様でよく、最下位のＸアドレスａｘ0 のみをア
クティブにするために、プリデコーダ回路の一部を変え
るだけでよいので、簡単な構成で市松模様のデータパタ
ーンの書き込みを実現することができる。
【００３１】なお、本実施の形態では、行、列共に偶数
番目のメモリセルトランジスタに「１」を書き込み、続
いて行、列共に奇数番目のメモリセルトランジスタに
「１」を書き込んでいるが、この順番が逆でも構わない
ことは言うまでもない。また、行が偶数番目（Ｘアドレ
スが「１」）で、列が奇数番目（信号Ｄ1 ，Ｄ3 ，Ｄ5
，Ｄ7 が「１」、Ｄ0 ，Ｄ2 ，Ｄ4 ，Ｄ6 が「０」）
のメモリセルトランジスタに書き込みを行い、続いて行
が奇数番目（Ｘアドレスが「０」）で、列が偶数番目
（信号Ｄ1 ，Ｄ3 ，Ｄ5 ，Ｄ7 が「０」、Ｄ0 ，Ｄ2 ，
Ｄ4 ，Ｄ6 が「１」）のメモリセルトランジスタに書き
込みを行ってもよい。
番目のメモリセルトランジスタに「１」を書き込み、続
いて行、列共に奇数番目のメモリセルトランジスタに
「１」を書き込んでいるが、この順番が逆でも構わない
ことは言うまでもない。また、行が偶数番目（Ｘアドレ
スが「１」）で、列が奇数番目（信号Ｄ1 ，Ｄ3 ，Ｄ5
，Ｄ7 が「１」、Ｄ0 ，Ｄ2 ，Ｄ4 ，Ｄ6 が「０」）
のメモリセルトランジスタに書き込みを行い、続いて行
が奇数番目（Ｘアドレスが「０」）で、列が偶数番目
（信号Ｄ1 ，Ｄ3 ，Ｄ5 ，Ｄ7 が「０」、Ｄ0 ，Ｄ2 ，
Ｄ4 ，Ｄ6 が「１」）のメモリセルトランジスタに書き
込みを行ってもよい。
【００３２】また、本実施の形態では、制御ゲートとド
レインに正の電圧を印加することによって書き込みが行
われるメモリセルトランジスタを用いたが、本発明は、
メモリセルアレイやＸデコーダ（メインデコーダ回路）
の構造に依存しないので、制御ゲートに負の電圧又は０
Ｖを印加して、ドレインに正の電圧を印加することによ
って書き込みが行われるメモリセルトランジスタを用い
てもよい。また、以上のようなフラッシュＥＥＰＲＯＭ
だけでなく、ＥＥＰＲＯＭやＳＲＡＭに適用することも
できる。
レインに正の電圧を印加することによって書き込みが行
われるメモリセルトランジスタを用いたが、本発明は、
メモリセルアレイやＸデコーダ（メインデコーダ回路）
の構造に依存しないので、制御ゲートに負の電圧又は０
Ｖを印加して、ドレインに正の電圧を印加することによ
って書き込みが行われるメモリセルトランジスタを用い
てもよい。また、以上のようなフラッシュＥＥＰＲＯＭ
だけでなく、ＥＥＰＲＯＭやＳＲＡＭに適用することも
できる。
【００３３】
【発明の効果】本発明によれば、請求項１に記載のよう
に、Ｘアドレスのうち特定ビットのみをアクティブにす
ることにより、偶数番の全ワード線あるいは奇数番の全
ワード線の何れか一方を選択して、書き込み信号を設定
することにより、偶数番の全ビット線あるいは奇数番の
全ビット線の何れか一方を選択するので、Ｘアドレスの
うち特定ビットのみをアクティブにする構成を付加する
だけでよく、簡単な構成で市松模様のデータパターンの
書き込みを実現することができる。また、２回の書き込
みでメモリセルアレイに市松模様のデータパターンを書
き込むことができ、書込時間を短縮することができる。
に、Ｘアドレスのうち特定ビットのみをアクティブにす
ることにより、偶数番の全ワード線あるいは奇数番の全
ワード線の何れか一方を選択して、書き込み信号を設定
することにより、偶数番の全ビット線あるいは奇数番の
全ビット線の何れか一方を選択するので、Ｘアドレスの
うち特定ビットのみをアクティブにする構成を付加する
だけでよく、簡単な構成で市松模様のデータパターンの
書き込みを実現することができる。また、２回の書き込
みでメモリセルアレイに市松模様のデータパターンを書
き込むことができ、書込時間を短縮することができる。
【００３４】また、請求項３に記載のように、メモリセ
ルアレイ、ワード線、ビット線、Ｘデコーダ、書込回
路、及びＸデコーダに入力されるＸアドレスのうち特定
ビットのみをアクティブにする手段から半導体メモリの
テスト回路を構成することにより、Ｘアドレスのうち特
定ビットのみをアクティブにする手段を従来の半導体メ
モリに付加するだけで、メモリセルアレイに市松模様の
データパターンを書き込むテスト回路を実現することが
できる。
ルアレイ、ワード線、ビット線、Ｘデコーダ、書込回
路、及びＸデコーダに入力されるＸアドレスのうち特定
ビットのみをアクティブにする手段から半導体メモリの
テスト回路を構成することにより、Ｘアドレスのうち特
定ビットのみをアクティブにする手段を従来の半導体メ
モリに付加するだけで、メモリセルアレイに市松模様の
データパターンを書き込むテスト回路を実現することが
できる。
【図１】 本発明の実施の形態を示す半導体メモリのブ
ロック図である。
ロック図である。
【図２】 従来のプリデコーダ回路のブロック図であ
る。
る。
【図３】 Ｘアドレス及び書き込み信号の信号波形図で
ある。
ある。
【図４】 従来のメモリセルアレイのブロック図であ
る。
る。
【図５】 図４のメモリセルアレイの平面図である。
【図６】 アドレス選択線を交差させない通常のメモリ
セルアレイのブロック図である。
セルアレイのブロック図である。
【図７】 図６のメモリセルアレイの平面図である。
【図８】 従来の半導体メモリのブロック図である。
１…メモリセルアレイ、２…プリデコーダ回路、３…メ
インデコーダ回路、４…書込回路、Ｍ00〜Ｍ77…メモリ
セルトランジスタ、Ｗ0 〜Ｗ7 …ワード線、Ｂ0 〜Ｂ7
…ビット線。
インデコーダ回路、４…書込回路、Ｍ00〜Ｍ77…メモリ
セルトランジスタ、Ｗ0 〜Ｗ7 …ワード線、Ｂ0 〜Ｂ7
…ビット線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｔ 27/115 27/10 ４３４ 21/8247 29/78 ３７１ 29/788 29/792
Claims (4)
- 【請求項１】 複数のメモリセルトランジスタがマトリ
クス状に配置されたメモリセルアレイ、各行のメモリセ
ルトランジスタの制御ゲートと接続されたワード線、各
列のメモリセルトランジスタのドレインと接続されたビ
ット線、外部からのＸアドレスに従って所定のワード線
を選択するＸデコーダ、および外部からの書き込み信号
に従って所定のビット線を選択する書込回路を有する半
導体メモリに対し、市松模様のデータパターンを書き込
む半導体メモリのテスト方法において、 全てのメモリセルトランジスタのデータを消去し、 偶数番の全ワード線あるいは奇数番の全ワード線の一方
が選択されるように前記Ｘアドレスのうち特定ビットの
みをアクティブにすると共に、偶数番の全ビット線ある
いは奇数番の全ビット線の一方が選択されるように書き
込み信号を設定して、選択したメモリセルトランジスタ
にデータを書き込み、 未選択の他方のワード線が選択されるように前記Ｘアド
レスのうち特定ビットのみをアクティブにすると共に、
未選択の他方のビット線が選択されるように書き込み信
号を設定して、選択したメモリセルトランジスタにデー
タを書き込むことを特徴とする半導体メモリのテスト方
法。 - 【請求項２】 請求項１記載の半導体メモリのテスト方
法において、 前記特定ビットは、最下位ビットであることを特徴とす
る半導体メモリのテスト方法。 - 【請求項３】 複数のメモリセルトランジスタがマトリ
クス状に配置されたメモリセルアレイと、 各行のメモリセルトランジスタの制御ゲートと接続され
たワード線と、 各列のメモリセルトランジスタのドレインと接続された
ビット線と、 外部からのＸアドレスに従って所定のワード線を選択す
るＸデコーダと、 外部からの書き込み信号に従って所定のビット線を選択
する書込回路と、 偶数番の全ワード線あるいは奇数番の全ワード線の一方
が選択されるように、 前記Ｘデコーダに入力されるＸアドレスのうち特定ビッ
トのみをアクティブにする手段とを有することを特徴と
する半導体メモリのテスト回路。 - 【請求項４】 請求項３記載の半導体メモリのテスト回
路において、 前記特定ビットは、最下位ビットであることを特徴とす
る半導体メモリのテスト回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8286997A JPH10275500A (ja) | 1997-04-01 | 1997-04-01 | 半導体メモリのテスト方法及びテスト回路 |
| US09/049,057 US6009027A (en) | 1997-04-01 | 1998-03-27 | Test method and circuit for semiconductor memory |
| EP98105845A EP0871179A1 (en) | 1997-04-01 | 1998-03-31 | Test method and circuit for semiconductor memory |
| KR1019980011287A KR100292897B1 (ko) | 1997-04-01 | 1998-03-31 | 반도체메모리의테스트방법및테스트회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8286997A JPH10275500A (ja) | 1997-04-01 | 1997-04-01 | 半導体メモリのテスト方法及びテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275500A true JPH10275500A (ja) | 1998-10-13 |
Family
ID=13786323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8286997A Pending JPH10275500A (ja) | 1997-04-01 | 1997-04-01 | 半導体メモリのテスト方法及びテスト回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6009027A (ja) |
| EP (1) | EP0871179A1 (ja) |
| JP (1) | JPH10275500A (ja) |
| KR (1) | KR100292897B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905856B1 (ko) | 2006-08-10 | 2009-07-02 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 테스트 장치 |
| JP2016100040A (ja) * | 2014-11-17 | 2016-05-30 | イーエム・ミクロエレクトロニク−マリン・エス アー | 電子メモリ装置及びこのような装置の試験方法 |
| CN114743585A (zh) * | 2022-06-10 | 2022-07-12 | 芯天下技术股份有限公司 | 用于测试闪速存储器的编程方法、装置及闪速存储器 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10101234A1 (de) * | 2001-01-11 | 2002-07-18 | Giesecke & Devrient Gmbh | Verfahren zum Text eines nichtflüchtigen Speichers und Verwendung eines solchen Verfahrens |
| JP4405292B2 (ja) * | 2004-03-22 | 2010-01-27 | パナソニック株式会社 | 不揮発性半導体記憶装置及びその書き込み方法 |
| KR101131559B1 (ko) * | 2010-05-31 | 2012-04-04 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0103654B1 (de) * | 1982-09-22 | 1987-05-20 | Deutsche ITT Industries GmbH | Elektrisch programmierbare Speichermatrix |
| JPS59221896A (ja) * | 1983-05-30 | 1984-12-13 | Hitachi Ltd | メモリ試験結果記憶装置 |
| JPS62120700A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
| US5440518A (en) * | 1991-06-12 | 1995-08-08 | Hazani; Emanuel | Non-volatile memory circuits, architecture and methods |
| JPH03137900A (ja) * | 1989-07-27 | 1991-06-12 | Nec Corp | 不揮発性半導体メモリ |
| JPH05334900A (ja) * | 1992-05-29 | 1993-12-17 | Nec Corp | プログラマブル・リード・オンリー・メモリのテスト回路 |
| JP2780674B2 (ja) * | 1995-06-20 | 1998-07-30 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
-
1997
- 1997-04-01 JP JP8286997A patent/JPH10275500A/ja active Pending
-
1998
- 1998-03-27 US US09/049,057 patent/US6009027A/en not_active Expired - Lifetime
- 1998-03-31 EP EP98105845A patent/EP0871179A1/en not_active Withdrawn
- 1998-03-31 KR KR1019980011287A patent/KR100292897B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905856B1 (ko) | 2006-08-10 | 2009-07-02 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 테스트 장치 |
| JP2016100040A (ja) * | 2014-11-17 | 2016-05-30 | イーエム・ミクロエレクトロニク−マリン・エス アー | 電子メモリ装置及びこのような装置の試験方法 |
| CN114743585A (zh) * | 2022-06-10 | 2022-07-12 | 芯天下技术股份有限公司 | 用于测试闪速存储器的编程方法、装置及闪速存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980080957A (ko) | 1998-11-25 |
| KR100292897B1 (ko) | 2001-06-15 |
| US6009027A (en) | 1999-12-28 |
| EP0871179A1 (en) | 1998-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5959882A (en) | Nonvolatile semiconductor memory device and data writing method therefor | |
| JP2777083B2 (ja) | 半導体メモリ装置の冗長プログラム方法及び回路 | |
| US5870218A (en) | Nonvolatile semiconductor memory device which stores multi-value information | |
| JP3119810B2 (ja) | 列冗長可能な不揮発性半導体メモリの消去検証回路 | |
| JP3199882B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2000235800A (ja) | 半導体記憶装置 | |
| US20090161443A1 (en) | Page buffer of non-volatile memory device and programming method of non-volatile memory device | |
| US20020021583A1 (en) | Nonvolatile semiconductor memory device | |
| US6160738A (en) | Nonvolatile semiconductor memory system | |
| KR100713983B1 (ko) | 플래시 메모리 장치의 페이지 버퍼 및 그것을 이용한프로그램 방법 | |
| JPH1166874A (ja) | 不揮発性半導体記憶装置 | |
| JPH10275500A (ja) | 半導体メモリのテスト方法及びテスト回路 | |
| JP2007294014A (ja) | 半導体記憶装置 | |
| JP3227698B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2601931B2 (ja) | 半導体不揮発性メモリ装置 | |
| JPS6059599A (ja) | 不揮発性半導体メモリ | |
| US7035162B2 (en) | Memory devices including global row decoders and operating methods thereof | |
| JP3940218B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2006024342A (ja) | 不揮発性半導体記憶装置、不揮発性半導体記憶装置の書き込み方法、メモリカード及びｉｃカード | |
| JP3519542B2 (ja) | 半導体記憶装置 | |
| JP2005285321A (ja) | 不揮発性半導体記憶装置 | |
| JPH10199279A (ja) | フラッシュメモリ用デコーダ回路 | |
| JPS6161480B2 (ja) | ||
| JPH09148544A (ja) | 半導体装置 | |
| JPH0620496A (ja) | 半導体記憶装置 |