JPH09148544A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 不良アドレスの書き換えを可能としかつ所要
素子数の削減と所要レイアウト面積の縮小とを図った冗
長切り換え回路を実現する。これにより、フラッシュメ
モリ等のチップ面積を削減し、その低コスト化を推進す
る。 【解決手段】 Ｘ系冗長切り換え回路ＸＲ等の不良アド
レスを保持する記憶素子として２層ゲート構造型の不揮
発性メモリセルＭＣを用いるとともに、これらのメモリ
セルＭＣを格子状に配置し、各行に配置されたメモリセ
ルＭＣの制御ゲートを相補内部アドレス信号Ｘ０＊〜Ｘ
ｉ＊の対応するビットが伝達されるワード線ＷＸ０Ｔ〜
ＷＸｉＴならびにＷＸ０Ｂ〜ＷＸｉＢに、また各列に配
置されたメモリセルＭＣのドレインをアドレス一致検出
ノードとなるビット線ＢＲ０〜ＢＲｐにそれぞれ共通結
合する。そして、これらのビット線にレベル判定回路と
なるインバータＶ１の入力端子を結合し、その出力信号
を反転冗長切り換え信号ＸＲ０Ｂ〜ＸＲｐＢとしてＸア
ドレスデコーダに供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、例えば、冗長素子を備えるフラッシュメモリならび
にその冗長切り換え回路に利用して特に有効な技術に関
する。

【０００２】

【従来の技術】制御（コントロール）ゲート及び浮遊
（フローティング）ゲートを有するいわゆる２層ゲート
構造型メモリセルが格子状に配置されてなるメモリアレ
イをその基本構成要素とし、記憶データを所定のブロッ
クごとにかつ電気的に一括消去し書き込みうるフラッシ
ュメモリ（フラッシュＥＥＰＲＯＭ）がある。

【０００３】一方、フラッシュメモリ等のメモリ集積回
路装置の製品歩留まりを高める一つの手段として、メモ
リアレイに所定数の冗長ワード線及び冗長ビット線を設
けこれらの冗長素子を欠陥が検出されたワード線又はビ
ット線に選択的に割り当て置き換えるいわゆる欠陥救済
方式が知られており、このような欠陥救済のための冗長
切り換え回路を備えるメモリ集積回路装置が提供されて
いる。

【０００４】従来のメモリ集積回路装置において、冗長
切り換え回路は、冗長ワード線又は冗長ビット線に対応
して設けられ各冗長ワード線又は冗長ビット線に割り当
てられた欠陥ワード線又は欠陥ビット線のアドレスつま
り不良アドレスを保持する冗長アドレス記憶回路と、こ
れらの冗長アドレス記憶回路に保持される不良アドレス
とメモリアクセスに際して外部から供給されるアドレス
とを比較照合し冗長ワード線又は冗長ビット線を選択的
に選択状態とする冗長アドレス比較回路とを備える。該
冗長アドレス記憶回路は、例えばポリシリコン等からな
るヒューズ手段をその記憶素子とする。周知のように、
ヒューズ手段からなる記憶素子は保持情報の書き換えが
できず、また比較的大きなレイアウトピッチを必要とす
る。これに対処するため、記憶素子としてのヒューズ手
段を２層ゲート構造型の不揮発性メモリセルに置き換
え、保持情報の書き換えと所要レイアウト面積の縮小と
を図る方法が、例えば特開平２−２３９５００号公報等
に提案されている。

【０００５】

【発明が解決しようとする課題】ところが、メモリ集積
回路装置の高集積化・大規模化が進む中、上記冗長切り
換え回路には次のような問題点が残されていることが本
願発明者等によって明らかとなった。すなわち、従来の
冗長切り換え回路は、例えば図７のＸ系冗長切り換え回
路ＸＲに代表されるように、冗長ワード線又は冗長ビッ
ト線のそれぞれに対応して、アドレス信号のビット数に
相当するｉ＋１個の冗長アドレス記憶回路ＸＭ００〜Ｘ
Ｍ０ｉならびに冗長アドレス比較回路ＸＣ００〜ＸＣ０
ｉを必要とし、例えばこれらの冗長アドレス比較回路の
反転出力信号Ｃ００Ｂ〜Ｃ０ｉＢ（ここで、それが有効
とされるとき選択的にロウレベルとされるいわゆる反転
信号については、その名称の末尾にＢを付して表す。以
下同様）を受ける実質ｉ＋１入力のノアゲートＮＯＧ１
を必要とする。また、冗長アドレス記憶回路ＸＭ００〜
ＸＭ０ｉのそれぞれは、図８に例示されるように、単に
記憶素子としてのヒューズ手段が２層ゲート構造型メモ
リセルＭＣに置き換えられただけであって、ビットごと
に８個のＭＯＳＦＥＴ（金属酸化物半導体型電界効果ト
ランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁
ゲート型電界効果トランジスタの総称とする）を必要と
し、冗長アドレス比較回路ＸＣ００〜ＸＣ０ｉも４個の
ＭＯＳＦＥＴをそれぞれ必要とする。このため、メモリ
集積回路装置の高集積化・大規模化が進みアドレス信号
のビット数や冗長素子の所要数が増えるにしたがって、
冗長切り換え回路の所要素子数が増大し、その所要レイ
アウト面積が増大する。この結果、メモリ集積回路装置
のチップ面積が増大し、その低コスト化が阻害されると
ともに、結果的にその製品歩留まりが低下するものであ
る。

【０００６】この発明の目的は、不良アドレスの書き換
えを可能とし、かつ所要素子数の削減と所要レイアウト
面積の縮小とを図った冗長切り換え回路を実現すること
にある。この発明の他の目的は、冗長切り換え回路を備
えるフラッシュメモリ等のチップ面積を削減し、その低
コスト化を推進することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、冗長ワード線及び冗長ビット
線等の冗長素子と冗長切り換え回路を備えるフラッシュ
メモリ等において、不良アドレスを保持する記憶素子と
して２層ゲート構造型メモリセルを用いるとともに、こ
れらのメモリセルを格子状に配置し、各行に配置された
メモリセルの制御ゲートをアドレス信号の対応するビッ
トが伝達されるワード線に、また各列に配置されたメモ
リセルのドレインをアドレス一致検出ノードとなるビッ
ト線に共通結合する。さらに、これらのビット線を、第
１のスイッチ手段を介して書き込み回路の出力端子に結
合し、第２のスイッチ手段を介してアドレス一致検出用
のレベル判定回路の入力端子に結合し、各列に配置され
たメモリセルのソースを対応するソース線に共通結合し
た後、第３のスイッチ手段を介して回路の接地電位に結
合する。

【０００９】上記した手段によれば、書き込み時におけ
るディスターブ及び誤書き込みを防止しつつ、書き換え
可能な２層ゲート構造型の不揮発性メモリセルをもとに
冗長アドレス記憶回路及び冗長アドレス比較回路を同時
に構成できるため、冗長切り換え回路の所要素子数を大
幅に削減し、その所要レイアウト面積を大幅に縮小する
ことがてきる。この結果、冗長切り換え回路を備えるフ
ラッシュメモリ等のチップ面積を削減し、その低コスト
化を推進することができる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
フラッシュメモリの一実施例のブロック図が示されてい
る。また、図２には、図１のフラッシュメモリに含まれ
るメモリアレイＭＡＲＹの一実施例の回路図が示されて
いる。これらの図をもとに、まずこの実施例のフラッシ
ュメモリの構成及び動作の概要について説明する。な
お、図２の各回路素子ならびに図１の各ブロックを構成
する回路素子は、公知の半導体集積回路の製造技術によ
り、特に制限されないが、単結晶シリコンのような１個
の半導体基板上に形成される。また、以下の回路図にお
いて、そのチャンネル（バックゲート）部に矢印が付さ
れるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付
されないＮチャンネルＭＯＳＦＥＴと区別して示され
る。

【００１１】図１において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイＭＡＲＹをその基本構成要素とする。ここで、メ
モリアレイＭＡＲＹは、図２に示されるように、ｋ＋１
個のメモリブロックＭＢ０〜ＭＢｋと、欠陥救済に供さ
れる１個の冗長メモリブロックＭＢＲとを備える。この
うち、メモリブロックＭＢ０〜ＭＢｋは、図の水平方向
に平行して配置されるｍ＋１本のワード線Ｗ００〜Ｗ０
ｍないしＷｋ０〜Ｗｋｍと、垂直方向に平行して配置さ
れるｎ＋１本のビット線ＢＬ０〜ＢＬｎならびにｑ＋１
本の冗長ビット線ＢＬＲ０〜ＢＬＲｑとをそれぞれ含
み、これらのワード線及びビット線の交点に格子状に配
置される（ｍ＋１）×（ｎ＋ｑ＋２）個の２層ゲート構
造型メモリセルＭＣをそれぞれ含む。一方、冗長メモリ
ブロックＭＢＲは、図の水平方向に平行して配置される
ｐ＋１本の冗長ワード線ＷＲ０〜ＷＲｐを含み、これら
の冗長ワード線と上記ビット線ＢＬ０〜ＢＬｎならびに
冗長ビット線ＢＬＲ０〜ＢＬＲｑとの交点に格子状に配
置される（ｐ＋１）×（ｎ＋ｑ＋２）個の２層ゲート構
造型メモリセルＭＣを含む。

【００１２】メモリブロックＭＢ０〜ＭＢｋならびにＭ
ＢＲの同一列に配置されるｍ＋１個又はｐ＋１個のメモ
リセルＭＣのドレインは、対応するローカルビット線Ｌ
ＢＬに共通結合された後、ＮチャンネルＭＯＳＦＥＴＮ
１を介して対応するビット線ＢＬ０〜ＢＬｎならびに冗
長ビット線ＢＬＲ０〜ＢＬＲｑにそれぞれ共通結合され
る。また、そのソースは、対応するローカルソース線Ｌ
ＳＬに共通結合された後、ＮチャンネルＭＯＳＦＥＴＮ
２を介して対応するソース線ＳＬ０〜ＳＬｋならびにＳ
ＳＲにそれぞれ共通結合される。一方、各メモリブロッ
クの同一行に配置されたｎ＋ｑ＋２個のメモリセルＭＣ
の制御ゲートは、対応するワード線Ｗ００〜Ｗ０ｍない
しＷｋ０〜Ｗｋｍならびに冗長ワード線ＷＲ０〜ＷＲｐ
にそれぞれ共通結合される。また、各メモリブロックを
構成するｎ＋ｑ＋２個のＭＯＳＦＥＴＮ１のゲートは、
対応するブロック選択ワード線ＢＳ０〜ＢＳｋならびに
ＢＳＲにそれぞれ共通結合され、ＭＯＳＦＥＴＮ２のゲ
ートは、対応するソース選択ワード線ＳＳ０〜ＳＳｋな
らびにＳＳＲにそれぞれ共通結合される。

【００１３】メモリアレイＭＡＲＹのメモリブロックＭ
Ｂ０〜ＭＢｋを構成するワード線Ｗ００〜Ｗ０ｍないし
Ｗｋ０〜Ｗｋｍと、冗長メモリブロックＭＢＲを構成す
る冗長ワード線ＷＲ０〜ＷＲｐと、各メモリブロックに
対応して設けられるブロック選択ワード線ＢＳ０〜ＢＳ
ｋ，ＢＳＲならびにソース選択ワード線ＳＳ０〜ＳＳ
ｋ，ＳＳＲは、その左方においてＸアドレスデコーダＸ
Ｄに結合され、選択的に所定の選択レベル又は非選択レ
ベルとされる。また、メモリブロックＭＢ０〜ＭＢｋに
対応するソース線ＳＬ０〜ＳＬｋならびに冗長メモリブ
ロックＭＢＲに対応するソース線ＳＬＲは、その右方に
おいてソーススイッチＳＳに結合され、選択的に所定の
選択レベルつまり非選択レベルとされる。

【００１４】ＸアドレスデコーダＸＤ及びソーススイッ
チＳＳには、ＸアドレスバッファＸＢからｉ＋１ビット
の選択信号つまり相補内部アドレス信号Ｘ０＊〜Ｘｉ＊
（ここで、例えば非反転内部アドレス信号Ｘ０Ｔ及び反
転内部アドレス信号Ｘ０Ｂを合わせて相補内部アドレス
信号Ｘ０＊のように＊を付して表す。また、それが有効
レベルとされるとき選択的にハイレベルとされるいわゆ
る非反転信号については、その名称の末尾にＴを付して
表す。以下同様）が共通に供給され、Ｘ系冗長切り換え
回路ＸＲからｐ＋１ビットの反転冗長切り換え信号ＸＲ
０Ｂ〜ＸＲｐＢが共通に供給される。また、Ｘ系冗長切
り換え回路ＸＲには、ＸアドレスバッファＸＢから上記
相補内部アドレス信号Ｘ０＊〜Ｘｉ＊が供給され、デー
タ入力バッファＩＢからｐ＋１ビットの入力冗長信号Ｉ
ＲＤ０〜ＩＲＤｐが供給される。さらに、Ｘアドレスデ
コーダＸＤには、コマンドコントローラＣＣから内部制
御信号ＸＧが供給され、ＸアドレスバッファＸＢには、
アドレス入力端子ＡＸ０〜ＡＸｉを介してＸアドレス信
号ＡＸ０〜ＡＸｉが供給される。

【００１５】ＸアドレスバッファＸＢは、フラッシュメ
モリが選択状態とされるとき、アドレス入力端子ＡＸ０
〜ＡＸｉを介して供給されるＸアドレス信号ＡＸ０〜Ａ
Ｘｉを取り込み、保持するとともに、これらのＸアドレ
ス信号をもとに相補内部アドレス信号Ｘ０＊〜Ｘｉ＊を
形成して、ＸアドレスデコーダＸＤ，ソーススイッチＳ
ＳならびにＸ系冗長切り換え回路ＸＲに供給する。

【００１６】一方、Ｘ系冗長切り換え回路ＸＲは、２層
ゲート構造型の不揮発性メモリセルからなる記憶素子を
含み、冗長メモリブロックＭＢＲの冗長ワード線ＷＲ０
〜ＷＲｐに割り当てられ入力冗長信号ＩＲＤ０〜ＩＲＤ
ｐとしてデータ入力バッファＩＢから伝達された不良ア
ドレスを対応するメモリセルに書き込み、保持するとと
もに、これらの不良アドレスとメモリアクセスに際して
外部から供給されるＸアドレス信号つまり相補内部アド
レス信号Ｘ０＊〜Ｘｉ＊とをビットごとに比較照合し、
両アドレスが全ビット一致したとき対応する上記反転冗
長切り換え信号ＸＲ０Ｂ〜ＸＲｐＢを択一的にロウレベ
ルとする。なお、Ｘ系冗長切り換え回路ＸＲの具体的構
成及び動作については、後で詳細に説明する。

【００１７】ＸアドレスデコーダＸＤは、内部制御信号
ＸＧのハイレベルを受けて選択的に動作状態され、Ｘア
ドレスバッファＸＢから供給される相補内部アドレス信
号Ｘ０＊〜Ｘｉ＊をデコードして、メモリアレイＭＡＲ
ＹのメモリブロックＭＢ０〜ＭＢｋを構成するワード線
Ｗ００〜Ｗ０ｍないしＷｋ０〜Ｗｋｍ，ブロック選択ワ
ード線ＢＳ０〜ＢＳｋならびにソース選択ワード線ＳＳ
０〜ＳＳｋを選択的に所定の選択レベル又は非選択レベ
ルとする。同様に、ソーススイッチＳＳは、相補内部ア
ドレス信号Ｘ０＊〜Ｘｉ＊の所定ビットをデコードし
て、メモリアレイＭＡＲＹのメモリブロックＭＢ０〜Ｍ
Ｂｋのソース線ＳＬ０〜ＳＬｋを選択的に所定の選択レ
ベル又は非選択レベルとする。Ｘ系冗長切り換え回路Ｘ
Ｒから供給される反転冗長切り換え信号ＸＲ０Ｂ〜ＸＲ
ｐＢのいずれかがロウレベルとされるとき、Ｘアドレス
デコーダＸＤ及びソーススイッチＳＳは、相補内部アド
レス信号Ｘ０＊〜Ｘｉ＊のデコード動作を選択的に停止
し、メモリアレイＭＡＲＹの冗長メモリブロックＭＢＲ
の対応する冗長ワード線ＷＲ０〜ＷＲｐならびにブロッ
ク選択ワード線ＢＳＲ及びソース選択ワード線ＳＳＲを
選択的に所定の選択レベルとし、対応するソース線ＳＬ
Ｒを所定の選択レベルとする。

【００１８】この実施例において、ワード線Ｗ００〜Ｗ
０ｍないしＷｋ０〜Ｗｋｍならびに冗長ワード線ＷＲ０
〜ＷＲｐの書き込みつまりライトモードにおける選択レ
ベルは、特に制限されないが、内部電圧ＶＮＮつまり−
７Ｖ（ボルト）とされ、その非選択レベルは接地電位Ｖ
ＳＳつまり０Ｖとされる。また、ブロック選択ワード線
ＢＳ０〜ＢＳｋ及びＢＳＲの選択レベルは、電源電圧Ｖ
ＣＣつまり＋３．３Ｖとされ、その非選択レベルは接地
電位ＶＳＳとされる。このとき、ソース選択ワード線Ｓ
Ｓ０〜ＳＳｋ及びＳＳＲはすべて接地電位ＶＳＳとさ
れ、ソース線ＳＬ０〜ＳＬｋ及びＳＬＲはすべて開放状
態とされる。また、書き込みを行うべきメモリセルＭＣ
のドレインが結合されるビット線には、電源電圧ＶＣＣ
のハイレベルの書き込み信号が供給され、書き込みを行
わないメモリセルＭＣのドレインが結合されるビット線
には接地電位ＶＳＳのロウレベルの書き込み信号が供給
される。この結果、書き込み対象となるメモリセルＭＣ
では、その浮遊ゲートに蓄積された電子がＦＮ（Ｆｏｗ
ｌｅｒ Ｎｏｒｄｈｅｉｍ：ファウラー・ノルドハイ
ム）トンネル現象によってドレイン側に引き抜かれ、そ
のしきい値電圧が１Ｖ程度に低くなって、論理“０”の
記憶データを保持するものとなる。

【００１９】一方、ワード線Ｗ００〜Ｗ０ｍないしＷｋ
０〜Ｗｋｍならびに冗長ワード線ＷＲ０〜ＷＲｐの消去
モードにおける選択レベルは、内部電圧ＶＰＰつまり＋
１２Ｖとされ、その非選択レベルは接地電位ＶＳＳとさ
れる。このとき、消去対象となるメモリセルＭＣのソー
スが結合されるソース線とその基板部つまりＰウェル領
域には接地電位ＶＳＳが供給され、その他のメモリセル
ＭＣのソースが結合されるソース線とドレインが結合さ
れるビット線はすべて開放状態とされる。この結果、消
去対象となるメモリセルＭＣでは、そのソース及び基板
部から浮遊ゲートに対してＦＮトンネル現象による電子
の注入が行われ、そのしきい値電圧は５Ｖ程度に高くな
って、論理“１”の記憶データを保持するものとなる。

【００２０】さらに、ワード線Ｗ００〜Ｗ０ｍないしＷ
ｋ０〜Ｗｋｍならびに冗長ワード線ＷＲ０〜ＷＲｐの読
み出しつまりリードモードにおける選択レベルは、電源
電圧ＶＣＣつまり＋３．３Ｖとされ、その非選択レベル
は接地電位ＶＳＳとされる。このとき、読み出し対象と
なるメモリセルＭＣのドレインが共通結合されるビット
線には、＋１Ｖのような比較的絶対値の小さな内部電圧
ＶＲＤが印加される。また、読み出し対象となるメモリ
セルＭＣのソースが結合されるソース線は、接地電位Ｖ
ＳＳつまり０Ｖとされ、その他のメモリセルＭＣのソー
スが結合されるソース線は、すべて開放状態とされる。
この結果、読み出し対象となるメモリセルＭＣのドレイ
ンが結合されるビット線には、その保持データが論理
“０”であることを条件に、言い換えるならばそのしき
い値電圧が１Ｖ程度の小さな値であることを条件に選択
的に読み出し電流が流される。

【００２１】以上のように、この実施例のフラッシュメ
モリでは、メモリアレイＭＡＲＹの各メモリブロックを
構成する２層ゲート構造型メモリセルに対する記憶デー
タの書き込み及び消去がともにリーク電流の小さなＦＮ
トンネル現象を利用して行われ、記憶データの書き込み
及び消去動作に必要な内部電圧ＶＰＰ及びＶＮＮに要求
される電流駆動能力は、比較的小さなものとされる。こ
の結果、外部から供給される電源電圧ＶＣＣ及び接地電
位ＶＳＳをもとに内部電圧ＶＰＰ及びＶＮＮを形成し、
そのための電圧発生回路をフラッシュメモリ内に搭載し
て、フラッシュメモリの低消費電力化と電源電圧の単一
化を図ることができる。

【００２２】次に、メモリアレイＭＡＲＹのメモリブロ
ックＭＢ０〜ＭＢｋを構成するビット線ＢＬ０〜ＢＬｎ
ならびに冗長ビット線ＢＬＲ０〜ＢＬＲｑは、その下方
においてＹスイッチＹＳに結合され、このＹスイッチＹ
Ｓを介して１６本ずつ選択的に共通データ線ＣＤ０〜Ｃ
Ｄ１５に接続状態とされる。

【００２３】ＹスイッチＹＳは、ビット線ＢＬ０〜ＢＬ
ｎならびに冗長ビット線ＢＬＲ０〜ＢＬＲｑに対応して
設けられるｎ＋ｑ＋２個のスイッチＭＯＳＦＥＴを含
む。これらのスイッチＭＯＳＦＥＴのゲートは、順次１
６個ずつ共通結合され、ＹアドレスデコーダＹＤから対
応するビット線選択信号又は冗長ビット線選択信号が供
給される。これにより、ＹスイッチＹＳの各スイッチＭ
ＯＳＦＥＴは、対応するビット線選択信号又は冗長ビッ
ト線選択信号がハイレベルとされることで１６個ずつ選
択的にオン状態となり、対応する１６本のビット線又は
冗長ビット線と共通データ線ＣＤ０〜ＣＤ１５との間を
選択的に接続状態とする。

【００２４】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの相補内部アドレス信号
Ｙ０＊〜Ｙｊ＊が供給されるとともに、Ｙ系冗長切り換
え回路ＹＲからｑ＋１ビットの反転冗長切り換え信号Ｙ
Ｒ０Ｂ〜ＹＲｑＢが共通に供給される。Ｙ系冗長切り換
え回路ＹＲには、ＹアドレスバッファＹＢから上記相補
内部アドレス信号Ｙ０＊〜Ｙｊ＊が供給されるととも
に、データ入力バッファＩＢからｑ＋１ビットの入力冗
長信号ＩＲＤ０〜ＩＲＤｑが供給される。さらに、Ｙア
ドレスデコーダＹＤには、コマンドコントローラＣＣか
ら内部制御信号ＹＧが供給され、ＹアドレスバッファＹ
Ｂには、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹア
ドレス信号ＡＹ０〜ＡＹｊが供給される。

【００２５】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これら
のＹアドレス信号をもとに相補内部アドレス信号Ｙ０＊
〜Ｙｊ＊を形成して、ＹアドレスデコーダＹＤ及びＹ系
冗長切り換え回路ＹＲに供給する。

【００２６】一方、Ｙ系冗長切り換え回路ＹＲは、２層
ゲート構造型の不揮発性メモリセルからなる記憶素子を
含み、メモリアレイＭＡＲＹの冗長ビット線ＢＬＲ０〜
ＢＬＲｑに割り当てられ入力冗長信号ＩＲＤ０〜ＩＲＤ
ｑとしてデータ入力バッファＩＢから伝達された不良ア
ドレスを対応する２層ゲート構造型メモリセルに書き込
み、保持するとともに、これらの不良アドレスとメモリ
アクセスに際して外部から供給されるＹアドレス信号つ
まり相補内部アドレス信号Ｙ０＊〜Ｙｊ＊とをビットご
とに比較照合し、両アドレスが全ビット一致したとき対
応する上記反転冗長切り換え信号ＹＲ０Ｂ〜ＹＲｑＢを
択一的にロウレベルとする。なお、Ｙ系冗長切り換え回
路ＹＲは、Ｘ系冗長切り換え回路ＸＲと同様な回路構成
とされるため、その具体的構成及び動作ならびに特徴に
ついては、後のＸ系冗長切り換え回路ＸＲに関する詳細
な説明から類推されたい。

【００２７】ＹアドレスデコーダＹＤは、内部制御信号
ＹＧのハイレベルを受けて選択的に動作状態され、Ｙア
ドレスバッファＹＢから供給される相補内部アドレス信
号Ｙ０＊〜Ｙｊ＊をデコードすることにより、メモリア
レイＭＡＲＹの指定されたビット線ＢＬ０〜ＢＬｎに対
応するビット線選択信号を択一的に電源電圧ＶＣＣのよ
うなハイレベルとする。Ｙ系冗長切り換え回路ＹＲから
供給される反転冗長切り換え信号ＹＲ０Ｂ〜ＸＲｑＢの
いずれかがロウレベルとされたとき、Ｙアドレスデコー
ダＹＤは、相補内部アドレス信号Ｙ０＊〜Ｙｊ＊のデコ
ード動作を停止し、メモリアレイＭＡＲＹの冗長ビット
線ＢＬＲ０〜ＢＬＲｑに対応する冗長ビット線選択信号
を択一的に電源電圧ＶＣＣのようなハイレベルとする。

【００２８】メモリアレイＭＡＲＹの指定された１６本
のビット線が選択的に接続状態とされる共通データ線Ｃ
Ｄ０〜ＣＤ１５は、書き込みラッチＷＬの対応する単位
回路の出力端子に結合されるとともに、センスアンプＳ
Ａの対応する単位回路の入力端子に結合される。書き込
みラッチＷＬの各単位回路の入力端子は、データ入力バ
ッファＩＢの対応する単位回路の出力端子に結合され、
センスアンプＳＡの各単位回路の出力端子は、データ出
力バッファＯＢの対応する単位回路の入力端子に結合さ
れる。データ入力バッファＩＢの各単位回路の入力端子
は、データ出力バッファＯＢの対応する単位回路の出力
端子に結合された後、対応するデータ入出力端子ＩＯ０
〜ＩＯ１５に結合される。

【００２９】データ入力バッファＩＢの各単位回路は、
フラッシュメモリがライトモードで選択状態とされると
き、データ入出力端子ＩＯ０〜ＩＯ１５を介して入力さ
れる書き込みデータを取り込み、書き込みラッチＷＬの
各単位回路に伝達する。このとき、書き込みラッチＷＬ
の各単位回路は、データ入力バッファＩＢから伝達され
る書き込みデータを所定の書き込み信号とした後、共通
データ線ＣＤ０〜ＣＤ１５を介してメモリアレイＭＡＲ
Ｙの選択された１６個のメモリセルＭＣに書き込む。な
お、前述のように、論理“０”の書き込みデータに対応
して書き込みラッチＷＬの各単位回路から出力される書
き込み信号のハイレベルは、電源電圧ＶＣＣつまり＋
３．３Ｖとされ、論理“１”の書き込みデータに対応し
て出力される書き込み信号のロウレベルは、接地電位Ｖ
ＳＳつまり０Ｖとされる。

【００３０】この実施例において、データ入力バッファ
ＩＢの各単位回路は、不良アドレスの書き込みに際して
データ入出力端子ＩＯ０〜ＩＯ１５から入力されるｐ＋
１ビット又はｑ＋１ビットの冗長データを、入力冗長信
号ＩＲＤ０〜ＩＲＤｐあるいはＩＲＤ０〜ＩＲＤｑとし
てＸ系冗長切り換え回路ＸＲ又はＹ系冗長切り換え回路
ＹＲに伝達する機能をあわせ持つ。

【００３１】一方、センスアンプＳＡの各単位回路は、
フラッシュメモリがリードモードで選択状態とされると
き、メモリアレイＭＡＲＹの選択された１６個のメモリ
セルＭＣから共通データ線ＣＤ０〜ＣＤ１５を介して出
力される読み出し信号を増幅して、データ出力バッファ
ＯＢの対応する単位回路に伝達する。データ出力バッフ
ァＯＢの各単位回路は、図示されない出力制御信号ＤＯ
Ｃのハイレベルを受けて選択的に動作状態とされ、セン
スアンプＳＡの対応する単位回路から出力される読み出
し信号をさらに増幅して、対応するデータ入出力端子Ｉ
Ｏ０〜ＩＯ１５を介してフラッシュメモリの外部に出力
する。

【００３２】コマンドコントローラＣＣは、その内部に
コマンドレジスタ（図示しない）を含み、外部端子ＣＥ
Ｂ，ＯＥＢ，ＬＷＢ，ＵＷＢ及びＢＹＴＢから起動制御
信号として入力されるチップイネーブル信号ＣＥＢ，出
力イネーブル信号ＯＥＢ，ライトイネーブル信号ＬＷＢ
及びＵＷＢならびにバイトイネーブル信号ＢＹＴＢをも
とに、各種の内部制御信号を選択的に形成して、図示の
フラッシュメモリの各部に供給する。また、内部電圧発
生回路ＶＧは、外部端子ＶＣＣ及びＶＳＳを介して外部
から供給される電源電圧ＶＣＣ及び接地電位ＶＳＳをも
とに、２層ゲート構造型メモリセルＭＣの書き込み及び
消去動作に必要な内部電圧ＶＰＰ，ＶＮＮ及びＶＲＤを
形成し、それらをＸアドレスデコーダＸＤを含むフラッ
シュメモリの各部に供給する。

【００３３】図３には、図１のフラッシュメモリに含ま
れるＸ系冗長切り換え回路ＸＲの一実施例の回路図が示
され、図４には、そのリードモードにおける一実施例の
信号波形図が示されている。これらの図をもとに、この
実施例のフラッシュメモリに含まれるＸ系冗長切り換え
回路ＸＲの具体的構成及び動作ならびにその特徴につい
て説明する。なお、このフラッシュメモリは、前述のよ
うに、冗長ビット線ＢＬＲ０〜ＢＬＲｑに対応して設け
られるＹ系冗長切り換え回路ＹＲを備えるが、このＹ系
冗長切り換え回路はＸ系冗長切り換え回路ＸＲと同様な
構成とされるため、その具体的構成等については説明を
省略する。

【００３４】図３において、Ｘ系冗長切り換え回路ＸＲ
は、図の垂直方向に平行して配置される２×（ｉ＋２）
本のワード線ＷＸ０Ｔ〜ＷＸｉＴ，ＷＸ０Ｂ〜ＷＸｉＢ
ならびにＷＡＥ０〜ＷＡＥ１と、水平方向に平行して配
置されるｐ＋１本のビット線ＢＲ０〜ＢＲｐならびにこ
れらのワード線及びビット線の交点に格子状に配置され
る２×（ｉ＋２）×（ｐ＋１）個の２層ゲート構造型メ
モリセルＭＣを含む。このうち、同一行に配置されたｐ
＋１個のメモリセルＭＣの制御ゲートは、対応するワー
ド線ＷＸ０Ｔ〜ＷＸｉＴ，ＷＸ０Ｂ〜ＷＸｉＢならびに
ＷＡＥ０〜ＷＡＥ１に共通結合される。また、同一列に
配置された２×（ｉ＋２）個のメモリセルＭＣのドレイ
ンは、対応するビット線ＢＲ０〜ＢＲｐに共通結合さ
れ、そのソースは、対応するソース線ＳＲ０〜ＳＲｐに
共通結合される。

【００３５】Ｘ系冗長切り換え回路ＸＲは、さらにｉ＋
２個のワード線駆動回路ＷＤＸ０〜ＷＤＸｉならびにＷ
ＤＡＥと１個のソース駆動回路ＳＤとを含む。このう
ち、ワード線駆動回路ＷＤＸ０〜ＷＤＸｉならびにＷＤ
ＡＥの一対の出力端子は、対応する一対のワード線ＷＸ
０Ｔ，ＷＸ０ＢないしＷＸｉＴ，ＷＸｉＢならびにＷＡ
Ｅ０，ＷＡＥ１にそれぞれ結合され、ソース駆動回路Ｓ
Ｄの出力端子は、ｐ＋１個のＮチャンネルＭＯＳＦＥＴ
Ｎ４（第３のスイッチ手段）を介してソース線ＳＲ０〜
ＳＲｐに結合される。ＭＯＳＦＥＴＮ４のゲートには、
内部制御信号ＳＳが共通に供給される。また、ワード線
駆動回路ＷＤＸ０〜ＷＤＸｉには、相補内部アドレス信
号Ｘ０＊〜Ｘｉ＊がそれぞれ供給される。さらに、ワー
ド線駆動回路ＷＤＸ０〜ＷＤＸｉならびにＷＤＡＥに
は、内部電圧ＶＰＰ及びＶＮＮならびに電源電圧ＶＣＣ
が駆動電圧として供給され、ソース駆動回路ＳＤには、
内部電圧ＶＰＰ及び電源電圧ＶＣＣが駆動電圧として供
給される。

【００３６】一方、Ｘ系冗長切り換え回路ＸＲのビット
線ＢＲ０〜ＢＲｐは、図３の左方においてＮチャンネル
ＭＯＳＦＥＴＮ３（第１のスイッチ手段）を介して入力
冗長信号線ＩＲＤ０〜ＩＲＤｐつまり書き込みラッチＷ
Ｌ（書き込み回路）の出力端子となる共通データ線ＣＤ
０〜ＣＤｐに結合され、図３の右方においてＮチャンネ
ルＭＯＳＦＥＴＮ５（第２のスイッチ手段）を介してレ
ベル判定回路を構成するインバータＶ１（論理ゲート）
の入力端子に結合される。これらのインバータＶ１の入
力端子は、プリチャージ手段となるＮチャンネルＭＯＳ
ＦＥＴＮ６を介して電源電圧ＶＣＣに結合されるととも
に、Ｎチャンネル型のディスチャージＭＯＳＦＥＴＮ７
を介して接地電位ＶＳＳに結合される。また、その出力
信号は、反転冗長切り換え信号ＸＲ０Ｂ〜ＸＲｐＢとし
て、ＸアドレスデコーダＸＤ及びソーススイッチＳＳに
供給される。ＭＯＳＦＥＴＮ３及びＮ５のゲートには、
内部制御信号ＷＳ及びＢＳがそれぞれ共通に供給され
る。また、プリチャージＭＯＳＦＥＴＮ６のゲートには
内部制御信号ＰＲが共通に供給され、ディスチャージＭ
ＯＳＦＥＴＮ７のゲートには内部制御信号ＤＳが共通に
供給される。

【００３７】実施例のフラッシュメモリは、図４に示さ
れるように、ライトイネーブル信号ＬＷＢ及びＵＷＢが
ハイレベルとされたままチップイネーブル信号ＣＥＢが
ロウレベルとされることで、リードモードの選択状態と
される。このとき、アドレス入力端子ＡＸ０〜ＡＸｉに
は、Ｘアドレスｘｆを指定する組み合わせでＸアドレス
信号ＡＸ０〜ＡＸｉが供給されるとともに、所定のタイ
ミングで出力イネーブル信号ＯＥＢがロウレベルとされ
る。フラッシュメモリでは、チップイネーブル信号ＣＥ
Ｂのロウレベルを受けてまず内部制御信号ＢＳがハイレ
ベルとされるとともに、内部制御信号ＰＲが一時的にハ
イレベルとされる。また、内部制御信号ＰＲがロウレベ
ルに戻された時点で内部制御信号ＳＳがハイレベルとさ
れ、やや遅れてＸアドレスデコーダＸＤに供給される前
記内部制御信号ＸＧがハイレベルとされる。そして、チ
ップイネーブル信号ＣＥＢがハイレベルに戻されたのを
受けて内部制御信号ＳＳ及びＸＧがロウレベルに戻され
るとともに、内部制御信号ＤＳが一時的にハイレベルと
され、さらにこの内部制御信号ＤＳがロウレベルに戻さ
れたのを受けて内部制御信号ＢＳがロウレベルに戻され
る。

【００３８】一方、Ｘ系冗長切り換え回路ＸＲを構成す
る２×（ｉ＋２）×（ｐ＋１）個のメモリセルＭＣは、
予め記憶データの一斉消去が行われることで論理“０”
の記憶データを保持するものとされ、１Ｖのような比較
的低いしきい値電圧を持つものとされる。かかるメモリ
セルＭＣは、また、各ワード線を単位とする記憶データ
の書き込みが選択的に行われることで選択的に論理
“１”の記憶データを保持するものとされ、選択的に５
Ｖのような比較的高いしきい値電圧を持つものとされ
る。メモリセルＭＣの消去動作は、ワード線ＷＸ０Ｔ〜
ＷＸｉＴ，ＷＸ０Ｂ〜ＷＸｉＢならびにＷＡＥ０〜ＷＡ
Ｅ１に、対応するワード線駆動回路ＷＤＸ０〜ＷＤＸｉ
ならびにＷＤＡＥから内部電圧ＶＮＮつまり−７Ｖの駆
動電圧が一斉に供給され、ソース線ＳＲ０〜ＳＲｐに、
ソース駆動回路ＳＤから電源電圧ＶＣＣつまり＋３．３
Ｖの駆動電圧が供給される。これにより、すべてのメモ
リセルＭＣは、その浮遊ゲートに蓄積された電子がＦＮ
トンネル現象によってソース側に引き抜かれるために１
Ｖのような比較的低いしきい値電圧を持つものとされ、
これによって論理“０”の記憶データを保持するものと
される。

【００３９】次に、メモリセルＭＣへの書き込み動作
は、指定されたワード線ＷＸ０Ｔ〜ＷＸｉＴ，ＷＸ０Ｂ
〜ＷＸｉＢならびにＷＡＥ０〜ＷＡＥ１に、対応するワ
ード線駆動回路ＷＤＸ０〜ＷＤＸｉならびにＷＤＡＥか
ら択一的に内部電圧ＶＰＰつまり＋１２Ｖの駆動電圧が
供給され、その他のワード線に接地電位ＶＳＳつまり０
Ｖの駆動電圧が供給される。このとき、ビット線ＢＲ０
〜ＢＲｐには、入力冗長信号ＩＲＤ０〜ＩＲＤｐとして
選択的に電源電圧ＶＣＣつまり＋３．３Ｖのようなハイ
レベルあるいは接地電位ＶＳＳのようなロウレベルの書
き込み信号が供給される。また、ソース線ＳＲ０〜ＳＲ
ｐには、ソース駆動回路ＳＤから接地電位ＶＳＳつまり
０Ｖの駆動電圧が一斉に供給される。この結果、対応す
るワード線が内部電圧ＶＰＰの選択レベルとされかつ対
応するビット線にハイレベルの書き込み信号を受けるメ
モリセルＭＣは、そのドレイン・ソース間のチャンネル
に発生したホットエレクトロンが浮遊ゲートに注入され
て５Ｖのような比較的高いしきい値電圧を持つものとさ
れ、論理“１”の記憶データを保持するものとされる。
また、対応するビット線にロウレベルの書き込み信号を
受けるメモリセルＭＣでは、そのドレイン・ソース間に
チャンネルが形成されず、そのしきい値電圧は１Ｖのよ
うな低い値のままとされる。

【００４０】なお、この実施例において、ワード線ＷＸ
０Ｔ〜ＷＸｉＴならびにＷＸ０Ｂ〜ＷＸｉＢに結合され
るメモリセルＭＣに対する記憶データの書き込みは、行
方向に隣接する２個を対として相補的に行われ、ワード
線ＷＡＥ０及びＷＡＥ１に結合されるメモリセルＭＣに
対する記憶データの書き込みは、隣接する２個を対とし
て同一内容で行われる。これにより、ワード線ＷＸ０Ｔ
〜ＷＸｉＴならびにＷＸ０Ｂ〜ＷＸｉＢに結合されるメ
モリセルＭＣは、各列に配置された２×（ｉ＋１）個を
単位としていわゆる冗長アドレス記憶回路として作用
し、反転冗長切り換え信号ＸＲ０Ｂ〜ＸＲｐＢつまりは
メモリアレイＭＡＲＹの冗長ワード線ＷＲ０〜ＷＲｐに
割り当てられた不良アドレスを保持する。また、ワード
線ＷＡＥ０及びＷＡＥ１に結合されるメモリセルＭＣ
は、各列に配置された２個を単位として反転冗長切り換
え信号ＸＲ０Ｂ〜ＸＲｐＢつまりはメモリアレイＭＡＲ
Ｙの冗長ワード線ＷＲ０〜ＷＲｐに不良アドレスが割り
当てられたかどうかを判定するためのいわゆる冗長イネ
ーブル回路として作用し、両メモリセルＭＣの保持デー
タがともに論理“１”であることを条件に、対応する反
転冗長切り換え信号ＸＲ０Ｂ〜ＸＲｐＢを選択的にイネ
ーブル状態とする。

【００４１】上述の構成のように、冗長イネーブル回路
となるメモリセルＭＣが２個設けられいわゆるフェイル
セーフ方式を採ることで、Ｘ系冗長切り換え回路ＸＲの
信頼性が高められる。また、Ｘ系冗長切り換え回路ＸＲ
を構成するワード線が相補内部アドレス信号Ｘ０＊〜Ｘ
ｉ＊の非反転及び反転信号に対応して設けられること
で、冗長アドレス記憶回路として作用するメモリセルＭ
Ｃの出力はいわゆる３値レベルとなり、これによってＸ
系冗長切り換え回路ＸＲの冗長切り換え動作を安定化す
ることができる。なお、上記フェイルセーフ方式は、素
子数の増大を許容できる限りにおいて、不良アドレスの
各ビットごとに採ることもできる。また、メモリセルＭ
Ｃに対する不良アドレスの書き込みは、上記のようにワ
ード線ＷＸ０Ｔ〜ＷＸｉＴ，ＷＸ０Ｂ〜ＷＸｉＢを単位
として選択的に行われるが、不良アドレス自体は入力冗
長信号ＩＲＤ０〜ＩＲＤｐとして列方向への広がりを持
つため、実際の書き込みに際してはデータの行列入れ換
えが必要となる。

【００４２】次に、Ｘ系冗長切り換え回路ＸＲにおける
メモリセルＭＣの読み出し動作つまり冗長切り換え動作
を説明する。フラッシュメモリがリードモードで選択状
態とされこれに応じて内部制御信号ＢＳがハイレベルと
されると、Ｘ系冗長切り換え回路ＸＲではＭＯＳＦＥＴ
Ｎ５が一斉にオン状態となり、ビット線ＢＲ０〜ＢＲｐ
と対応するレベル判定回路との間が接続状態とされる。
また、内部制御信号ＰＲがハイレベルである間、ＭＯＳ
ＦＥＴＮ６が一斉にオン状態となり、ビット線ＢＲ０〜
ＢＲｐは、図４に示されるように、すべて電源電圧ＶＣ
Ｃのような初期レベルにプリチャージされる。そして、
内部制御信号ＰＲがロウレベルとされ内部制御信号ＳＳ
がハイレベルとされた時点で、ＭＯＳＦＥＴＮ６がオフ
状態となり、代わってＭＯＳＦＥＴＮ４が一斉にオン状
態となって、ソース線ＳＲ０〜ＳＲｐが一斉に接地電位
ＶＳＳつまり０Ｖのロウレベルとされる。

【００４３】このとき、ワード線駆動回路ＷＤＸ０〜Ｗ
ＤＸｉには、ＸアドレスバッファＸＢからメモリアクセ
スに際して外部から供給されたアドレスつまり相補内部
アドレス信号Ｘ０＊〜Ｘｉ＊が供給される。したがっ
て、ワード線ＷＸ０Ｔ〜ＷＸｉＴは、相補内部アドレス
信号Ｘ０＊〜Ｘｉ＊の対応するビットが論理“１”であ
ることを条件に選択的に電源電圧ＶＣＣつまり＋３．３
Ｖのようなハイレベルとされ、ワード線ＷＸ０Ｂ〜ＷＸ
ｉＢは、対応するビットが論理“０”であることを条件
に選択的にハイレベルとされる。また、上記説明から明
らかなように、ワード線ＷＸ０Ｔ〜ＷＸｉＴに結合され
るメモリセルＭＣは、不良アドレスの対応するビットが
論理“１”であることを条件にそのしきい値電圧が選択
的に５Ｖのような比較的高い値とされ、ワード線ＷＸ０
Ｂ〜ＷＸｉＢに結合されるメモリセルＭＣは、対応する
ビットが論理“０”であることを条件にそのしきい値電
圧が選択的に５Ｖのような比較的高い値とされる。な
お、冗長イネーブル回路に対応するワード線ＷＡＥ０及
びＷＡＥ１は、常に同時にハイレベルとされ、これらの
ワード線に結合されるメモリセルＭＣは、対応する冗長
ワード線ＷＲ０〜ＷＲｐがいずれかの欠陥ワード線に割
り当てられ使用状態にあるとき、そのしきい値電圧が選
択的に５Ｖのような比較的高い値とされる。

【００４４】従って、各列に配置された２×（ｉ＋２）
個のメモリセルＭＣは、相補内部アドレス信号Ｘ０＊〜
Ｘｉ＊の対応するビットと予め書き込まれた不良アドレ
スの対応するビットが一致せずあるいは対応する冗長ワ
ード線ＷＲ０〜ＷＲｐが使用状態にないことを条件に選
択的にオン状態となり、電源電圧ＶＣＣにプリチャージ
されたビット線ＢＲ０〜ＢＲｐのハイレベルを接地電位
ＶＳＳのようなロウレベルに引き抜く。これにより、ビ
ット線ＢＲ０〜ＢＲｐは、図４のビット線ＢＲｓに例示
されるように、対応する冗長ワード線ＷＲ０〜ＷＲｐが
使用状態にありかつ対応する列に予め書き込まれた不良
アドレスとメモリアクセスに際して外部から供給された
アドレスつまり相補内部アドレス信号Ｘ０＊〜Ｘｉ＊と
が全ビット一致することを条件に選択的にハイレベルの
ままとされ、これを受けて対応する反転冗長切り換え信
号ＸＲｓＢがロウレベルのままとされる。この反転冗長
切り換え信号ＸＲｓＢのロウレベルは、内部制御信号Ｘ
Ｇがハイレベルとされた時点でＸアドレスデコーダＸＤ
において判定され、これによって対応する冗長ワード線
ＷＲｓが択一的にハイレベルの選択状態とされる。

【００４５】以上のように、この実施例のフラッシュメ
モリでは、冗長ワード線及び冗長ビット線に対応して設
けられるＸ系冗長切り換え回路ＸＲ及びＹ系冗長切り換
え回路ＹＲが、格子状に配置された２層ゲート構造型メ
モリセルＭＣを中心に構成され、各列に配置された所定
数のメモリセルのドレインが共通結合されるビット線
は、言わばアドレス一致検出ノードとなって、対応する
レベル判定回路とともに実質的な冗長アドレス比較回路
を構成する。この結果、この実施例のフラッシュメモリ
では、冗長切り換え回路の所要素子数を大幅に削減し、
その所要レイアウト面積を大幅に縮小することが可能と
なり、これによってフラッシュメモリのチップ面積を削
減し、その低コスト化を推進することができるものとな
る。なお、この実施例では、冗長切り換え回路を構成す
る２層ゲート構造型メモリセルへの記憶データの書き込
みがチャンネルホットエレクトロン注入によって行わ
れ、その際のリーク電流が比較的大きくなるものである
が、メモリセルのビット数が少ないため、フラッシュメ
モリの低消費電力化及び電源電圧の単一化は、実質的に
妨げとならない。

【００４６】図５には、図１のフラッシュメモリに含ま
れるＸ系冗長切り換え回路ＸＲの第２の実施例の回路図
が示され、図６には、このＸ系冗長切り換え回路ＸＲを
含むフラッシュメモリの一実施例の部分的な配置図が示
されている。なお、この実施例のＸ系冗長切り換え回路
ＸＲは、前記図３の実施例を基本的に踏襲するものであ
るため、以下ではこれと異なる部分についてのみ説明を
追加する。

【００４７】図５のＸ系冗長切り換え回路ＸＲは、（ｒ
＋１）／２個のワード線駆動回路ＷＰＤ１ないしＷＰＤ
ｒと１個のワード線駆動回路ＷＰＡＥとを含む。これら
のワード線駆動回路には、フラッシュメモリの図示され
ないＸプリデコーダから、前記相補内部アドレス信号Ｘ
０＊〜Ｘｉ＊を所定ビットずつ組み合わせてデコードし
て得られるプリデコード信号ＸＰ０〜ＸＰｒがそれぞれ
２ビットずつ供給される。また、これらのワード線駆動
回路は、前記図３のワード線駆動回路ＷＤＸ０〜ＷＤＸ
ｉならびにＷＤＡＥと同様な構成とされ、対応する２ビ
ットのプリデコード信号の論理レベルに応じてそれぞれ
２本のワード線ＷＸＰ０及びＷＸＰ１ないしＷＸＰｒ−
１及びＷＸＰｒならびにＷＡＥ０及びＷＡＥ１を選択的
にハイレベル又はロウレベルとする。これにより、反転
冗長切り換え信号ＸＲ０Ｂ〜ＸＲｐＢは、対応する冗長
ワード線ＷＲ０〜ＷＲｐが使用状態にありかつプリデコ
ード信号ＸＰ０〜ＸＰｒと対応する列に配置された所定
数の２層ゲート構造型メモリセルＭＣに予め書き込まれ
た不良アドレスとが全ビット一致することを条件に選択
的にロウレベルのままとされ、これを受けて対応する冗
長ワード線ＷＲ０〜ＷＲｐが選択的にハイレベルとされ
る。

【００４８】大容量フラッシュメモリ等のメモリ集積回
路装置では、ＸアドレスデコーダＸＤ等のアドレスデコ
ーダが相補内部アドレス信号Ｘ０＊〜Ｘｉ＊によって直
接駆動されるようにされるよりも、相補内部アドレス信
号を所定ビットずつ組み合わせてデコードして得られる
プリデコード信号によって駆動される構成の方が、動作
速度を向上させ、回路素子数を低減させる上で好都合で
ある。この実施例のように、Ｘ系冗長切り換え回路ＸＲ
をプリデコード信号により駆動し、実際のＸアドレスデ
コーダＸＤの駆動形態と一致させる構成をとることによ
り、図６に例示されるように、Ｘ系冗長切り換え回路Ｘ
ＲをＸアドレスデコーダＸＤの一部とみなして効率的に
配置することが可能となり、これによってフラッシュメ
モリのチップ面積をさらに縮小することができるものと
なる。

【００４９】以上の実施例により得られる作用効果は次
の通りである。すなわち、 （１）冗長ワード線及び冗長ビット線等の冗長素子と冗
長切り換え回路を備えるフラッシュメモリ等において、
不良アドレスを保持するための記憶素子として２層ゲー
ト構造型の不揮発性メモリセルを用いるとともに、これ
らのメモリセルを格子状に配置し、各行に配置されたメ
モリセルの制御ゲートをアドレス信号の対応するビット
が伝達されるワード線に、また各列に配置されたメモリ
セルのドレインをアドレス一致検出ノードとなるビット
線に共通結合することで、書き換え可能な２層ゲート構
造型メモリセルによって冗長アドレス記憶回路及び冗長
アドレス比較回路を同時に構成することができるという
効果が得られる。 （２）上記（１）項により、冗長切り換え回路の所要素
子数を大幅に削減し、その所要レイアウト面積を大幅に
縮小できるという効果が得られる。 （３）上記（１）項及び（２）項により、フラッシュメ
モリ等のチップ面積を削減し、その低コスト化を推進で
きるという効果が得られる。

【００５０】（４）上記（１）項ないし（３）項におい
て、各列のメモリセルのドレインが共通結合されるビッ
ト線を、第１のスイッチ手段を介して書き込み回路の出
力端子に結合し、第２のスイッチ手段を介してレベル判
定回路の入力端子に結合するとともに、各列に配置され
たメモリセルのソースを、対応するソース線に共通結合
した後、第３のスイッチ手段を介して回路の接地電位に
結合することで、２層ゲート構造型メモリセルのドレイ
ン及びソースを列ごとに分離し、書き込み時におけるデ
ィスターブや誤書き込みを防止できるという効果が得ら
れる。 （５）上記（１）項ないし（４）項において、フラッシ
ュメモリ等のメモリアレイを構成する２層ゲート構造型
メモリセルに対する記憶データの書き込み及び消去をと
もにＦＮトンネル現象により行い、冗長切り換え回路を
構成する２層ゲート構造型メモリセルに対する記憶デー
タの書き込みをチャンネルホットエレクトロン注入によ
りまたその消去をＦＮトンネル現象により行うことで、
冗長切り換え回路の書き込み・消去制御を簡素化しつ
つ、フラッシュメモリ等の低消費電力化及び電源電圧の
単一化を図ることができるという効果が得られる。

【００５１】（６）上記（１）項ないし（５）項におい
て、冗長切り換え回路のワード線をメモリアクセスに際
して外部から供給されるアドレス信号の非反転及び反転
信号に対応して設けることで、冗長切り換え回路の冗長
アドレス記憶回路となるメモリセルの出力レベルを３値
化し、冗長切り換え回路の冗長切り換え動作を安定化す
ることができるという効果が得られる。 （７）上記（１）項ないし（６）項において、予めメモ
リセルに書き込まれた不良アドレスとメモリアクセスに
際して外部から供給されるアドレス信号を所定ビットず
つ組み合わせてデコードして得られるプリデコード信号
をもとに冗長切り換え回路のアドレス比較動作を行うこ
とで、冗長切り換え回路のデコード形態を通常のアドレ
スデコーダに合わせ、冗長切り換え回路を効率的に配置
して、フラッシュメモリ等のチップ面積をさらに削減で
きるという効果が得られる。 （８）上記（１）項ないし（７）項において、冗長切り
換え回路の冗長イネーブル回路を構成するワード線を二
重化しあるいはメモリアクセスに際して外部から供給さ
れるアドレス信号の各ビットを複数のワード線に供給す
ることで、冗長切り換え回路による実質的なアドレス比
較動作をフェイルセーフ化し、フラッシュメモリ等の信
頼性を高めることができるという効果が得られる。

【００５２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図２において、フラッシュメモリは、メモ
リアレイＭＡＲＹを構成する全メモリセルの記憶データ
を一度に消去するためのチップ消去モードを備えること
ができるし、そのメモリアレイＭＡＲＹも複数のサブメ
モリアレイに分割することができる。フラッシュメモリ
は、×８ビット又は×３２ビット等、任意のビット構成
を採ることができるし、そのブロック構成や電源電圧及
び各内部電圧の極性及び絶対値ならびに組み合わせ等
は、この実施例による制約を受けない。

【００５３】図３ないし図５において、ビット線ＢＲ０
〜ＢＲｐのプリチャージ後の初期レベルは、電源電圧Ｖ
ＣＣより低い所定のレベルに設定できるし、プリチャー
ジを実施するタイミングも任意に設定することができ
る。さらに、Ｘ系冗長切り換え回路ＸＲの具体的構成や
ＭＯＳＦＥＴの導電型ならびにメモリセルの書き込み及
び消去方法等は、これらの実施例による制約を受けな
い。

【００５４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、ダイナミック型Ｒ
ＡＭ（ランダムアクセスメモリ）及びスタティック型Ｒ
ＡＭ等の各種メモリ集積回路やこのようなメモリ集積回
路を内蔵する論理集積回路装置等にも適用できる。この
発明は、少なくとも冗長素子と冗長切り換え回路を備え
る半導体装置に広く適用できる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、冗長ワード線及び冗長ビッ
ト線等の冗長素子と冗長切り換え回路を備えるフラッシ
ュメモリ等において、不良アドレスを保持するための記
憶素子として２層ゲート構造型の不揮発性メモリセルを
用いるとともに、これらのメモリセルを格子状に配置
し、各行に配置されたメモリセルの制御ゲートをアドレ
ス信号の対応するビットが伝達されるワード線に、また
各列に配置されたメモリセルのドレインをアドレス一致
検出ノードとなるビット線に共通結合することで、書き
換え可能な２層ゲート構造型メモリセルによって冗長ア
ドレス記憶回路及び冗長アドレス比較回路を同時に構成
することができる。これにより、冗長切り換え回路の所
要素子数を大幅に削減し、その所要レイアウト面積を大
幅に縮小できるため、冗長切り換え回路を備えるフラッ
シュメモリ等のチップ面積を削減し、その低コスト化を
推進することができる。

【００５６】冗長切り換え回路の各列に配置されたメモ
リセルのドレインが共通結合されるビット線を、第１の
スイッチ手段を介して書き込み回路の出力端子に結合
し、第２のスイッチ手段を介してアドレス一致検出用の
レベル判定回路の入力端子に結合するとともに、各列に
配置されたメモリセルのソースを対応するソース線に共
通結合した後、第３のスイッチ手段を介して回路の接地
電位に結合することで、２層ゲート構造型メモリセルの
ドレイン及びソースを列ごとに分離し、書き込み時にお
けるディスターブ及び誤書き込みを防止することができ
る。

【００５７】メモリアレイを構成する２層ゲート構造型
メモリセルへの記憶データの書き込み及び消去をともに
ＦＮトンネル現象により行い、冗長切り換え回路を構成
する２層ゲート構造型メモリセルに対する記憶データの
書き込みをチャンネルホットエレクトロン注入によりま
たその消去をＦＮトンネル現象により行うことで、冗長
切り換え回路の書き込み・消去制御を簡素化しつつ、フ
ラッシュメモリ等の低消費電力化を図り、その電源電圧
の単一化を図ることができる。

【００５８】冗長切り換え回路のワード線をメモリアク
セスに際して外部から供給されるアドレス信号の非反転
及び反転信号に対応して設けることで、冗長切り換え回
路の冗長アドレス記憶回路となるメモリセルの出力レベ
ルを３値化し、冗長切り換え回路の冗長切り換え動作を
安定化することができる。

【００５９】冗長切り換え回路のメモリセルに予め書き
込まれた不良アドレスと、メモリアクセスに際して外部
から供給されるアドレス信号を所定ビットずつ組み合わ
せてデコードして得られるプリデコード信号とをもとに
冗長切り換え回路のアドレス比較動作を行うことで、冗
長切り換え回路のデコード形態を通常のアドレスデコー
ダに合わせ、冗長切り換え回路を効率的に配置して、フ
ラッシュメモリ等のチップ面積をさらに削減することが
できる。

【００６０】冗長切り換え回路の冗長イネーブル回路を
構成するワード線を二重化しあるいはメモリアクセスに
際して外部から供給されるアドレス信号の各ビットを複
数のワード線に伝達することで、冗長切り換え回路によ
るアドレス比較動作をフェイルセーフ化し、フラッシュ
メモリ等の信頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれるメモリアレ
イの一実施例を示す回路図である。

【図３】図１のフラッシュメモリに含まれるＸ系冗長切
り換え回路の第１の実施例を示す回路図である。

【図４】図１のフラッシュメモリのリードモードの一実
施例を示す信号波形図である。

【図５】図１のフラッシュメモリに含まれるＸ系冗長切
り換え回路の第２の実施例を示す回路図である。

【図６】図５のＸ系冗長切り換え回路を含むフラッシュ
メモリの一実施例を示す部分的な基板配置図である。

【図７】従来のフラッシュメモリに含まれるＸ系冗長切
り換え回路の一例を示すブロック図である。

【図８】図７のＸ系冗長切り換え回路に含まれる冗長ア
ドレス記憶回路の一例を示す回路図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＳＳ・・・ソーススイッチ、ＸＢ・・・Ｘアド
レスバッファ、ＸＲ・・・Ｘ系冗長切り換え回路、ＹＳ
・・・Ｙスイッチ、ＹＤ・・・Ｙアドレスデコーダ、Ｙ
Ｂ・・・Ｙアドレスバッファ、ＹＲ・・・Ｙ系冗長切り
換え回路、ＷＬ・・・書き込みラッチ、ＳＡ・・・セン
スアンプ、ＩＢ・・・データ入力バッファ、ＯＢ・・・
データ出力バッファ、ＣＣ・・・コマンドコントロー
ラ、ＶＧ・・・内部電圧発生回路。ＭＣ・・２層ゲート
構造型メモリセル、Ｗ００〜Ｗ０ｍないしＷｋ０〜Ｗｋ
ｍ・・・ワード線、ＷＲ０〜ＷＲｐ・・・冗長ワード
線、ＢＬ０〜ＢＬｎ・・・ビット線、ＢＬＲ０〜ＢＬＲ
ｑ・・・冗長ビット線、ＬＢＬ・・・ローカルビット
線、ＳＬ０〜ＳＬｋ，ＳＬＲ・・・ソース線、ＬＳＬ・
・・ローカルソース線、ＢＳ０〜ＢＳｋ，ＢＳＲ・・・
ブロック選択ワード線、ＳＳ０〜ＳＳｋ，ＳＳＲ・・・
ソース選択ワード線。ＷＸ０Ｔ〜ＷＸｉＴ，ＷＸ０Ｂ〜
ＷＸｉＢ，ＷＸＰ０〜ＷＸＰｒ，ＷＡＥ０〜ＷＡＥ１・
・・ワード線、ＢＲ０〜ＢＲｐ・・・ビット線、ＳＲ０
〜ＳＲｐ・・・ソース線、ＷＤＸ０〜ＷＤＸｉ，ＷＤＡ
Ｅ，ＷＰＤ０〜ＷＰＤｒ，ＷＰＡＥ・・・ワード線駆動
回路、ＳＤ・・・ソース駆動回路、ＩＲＤ０〜ＩＲＤｐ
・・・入力冗長信号、ＸＲ０Ｂ〜ＸＲｐＢ・・・反転冗
長切り換え信号。ＸＥＮ０，ＸＭ００〜ＸＭ０ｉ・・・
冗長アドレス記憶回路、ＸＣ００〜ＸＣ０ｉ・・・冗長
アドレス比較回路。Ｎ１〜Ｎ７・・・ＮチャンネルＭＯ
ＳＦＥＴ、Ｐ１〜Ｐ４・・・ＰチャンネルＭＯＳＦＥ
Ｔ、Ｇ１〜Ｇ２・・・相補ゲート、Ｖ１〜Ｖ２・・・イ
ンバータ、ＮＯＧ１・・・ノア（ＮＯＲ）ゲート。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 選択信号の各ビットが伝達されるワード
   線と、その制御ゲートが対応する上記ワード線に結合さ
   れる不揮発性メモリセルと、上記不揮発性メモリセルの
   ドレインが共通結合されるビット線と、その入力端子が
   上記ビット線に結合されその出力信号が冗長素子への実
   質的な切り換え信号となるレベル判定回路とを含む冗長
   切り換え回路を具備することを特徴とする半導体装置。
2. 【請求項２】 上記半導体装置は、複数の冗長素子を含
   み、上記不揮発性メモリセルは、その各列を上記冗長素
   子のそれぞれに対応させるべく格子状に配置されるもの
   であって、上記レベル判定回路は、上記不揮発性メモリ
   セルの各列に対応して設けられるものであることを特徴
   とする請求項１の半導体装置。
3. 【請求項３】 上記半導体装置は、ＦＮトンネル現象に
   より記憶データの書き込み及び消去を行う２層ゲート構
   造型メモリセルが格子状に配置されてなるメモリアレイ
   を備えるフラッシュメモリであり、上記不揮発性メモリ
   セルは、チャンネルホットエレクトロン注入により記憶
   データの書き込みを行いＦＮトンネル現象により消去を
   行う２層ゲート構造型メモリセルであり、上記ビット線
   は、第１及び第２のスイッチ手段を介して対応する書き
   込み回路の出力端子及び対応する上記レベル判定回路の
   入力端子にそれぞれ結合され、各列に配置される上記不
   揮発性メモリセルのソースは、対応するソース線に共通
   結合された後、第３のスイッチ手段を介してソース駆動
   回路の出力端子に結合されるものであって、上記レベル
   判定回路は、対応するビット線を所定の初期レベルとす
   るためのプリチャージ手段と、その入力端子が対応する
   ビット線に結合される論理ゲートとを含むものであるこ
   とを特徴とする請求項１又は請求項２の半導体装置。
4. 【請求項４】 上記選択信号は、その各ビットが非反転
   及び反転信号からなる相補アドレス信号であって、上記
   ワード線は、上記相補アドレス信号の各ビットの非反転
   及び反転信号に対応して設けられるものであることを特
   徴とする請求項１，請求項２又は請求項３の半導体装
   置。
5. 【請求項５】 上記選択信号は、アドレス信号を所定ビ
   ットずつ組み合わせてデコードすることにより得られる
   プリデコード信号であることを特徴とする請求項１，請
   求項２又は請求項３の半導体装置。
6. 【請求項６】 上記選択信号の各ビットは、それぞれ複
   数のワード線に共通に伝達されるものであることを特徴
   とする請求項１，請求項２，請求項３，請求項４又は請
   求項５の半導体装置。