KR100641081B1 - 플레쉬 메모리의 리페어회로 - Google Patents

Abstract

본 발명은 플레쉬 메모리에서 불량이 발생된 셀의 어드레스를 기억시키고 읽고 소거시키기 위한 리페어회로의 면적을 줄여 전력소모를 줄일 수 있도록 한 플레쉬 메모리의 리페어 회로에 관한 것으로, 워드라인 어드레스와 비트라인 어드레스와 섹터 어드레스와 제어신호와 작동전원을 입력받아 리페어를 위한 어드레스를 기억시키고 소거하고 읽기 위한 제어신호를 출력하는 제어부(20)와, 제어부(20)의 출력신호에 따라 오류가 발생된 셀의 어드레스를 기억시키는 플레쉬 메모리셀 어레이(30)와, 제어부(20)의 출력신호에 따라 섹터를 선택하고 플레쉬 메모리셀 어레이(30)의 메모리셀에 기억된 데이터를 읽으며 플레쉬 메모리셀 어레이(30)에 리페어 어드레스를 기록하기 위한 전원을 공급하는 출력부(40)로 이루어져 메모리셀 어레이 및 센싱부의 면적을 줄일 수 있을 뿐만아니라 전력소모도 줄일 수 있다는 이점이 있다.

Description

플레쉬 메모리의 리페어회로{@@@@}

본 발명은 플레쉬 메모리의 리페어 회로에 관한 것으로서, 보다 상세하게는 각 어드레스 그룹에 따라 각각 설치되어 플레쉬 메모리에서 불량이 발생된 셀의 어드레스를 기억시키고 읽고 소거시키기 위한 리페어회로를 하나로 묶어서 제어함으로서 메모리셀 어레이의 면적을 줄일 수 있으며 센싱에 소요되는 전력소모를 줄일 수 있도록 한 플레쉬 메모리의 리페어 회로에 관한 것이다.

메모리는 데이터를 저장해 두고 필요할 때에 꺼내어 읽어볼 수 있는 장치를 일컫는 말로서 DRAM을 중심으로 하는 반도체 메모리로부터 마그네틱 디스크, 광학 디스크 등 다양한 종류가 있다. 이중에서도 반도체 메모리는 소형이며 높은 신뢰도 및 저렴한 가격이라는 장점 이외에도 상대적으로 고속 동작이 가능해서 매우 급속히 개발, 보급되고 있는 추세이다.

마그네틱 메모리나 광학 메모리에 비해 반도체 메모리는 용량면에서는 뒤떨어어지지만 동작 속도가 빠르기 때문에 CPU에 더욱 가까이 배치하여 빈번히 사용되는 데이터만을 저장하는 메모리로 사용된다.

반도체 메모리는 RAM(Random Access Memory)과 ROM(Read Only Memory)로 크게 나눌 수 있다. RAM은 데이터를 임의로 써넣고 저장하며 읽어낼 수 있는 메모리로 전원이 끊기면 저장된 데이터가 소멸되는 소위 휘발성 기억소자인 반면에, ROM은 비록 데이터를 읽어낼 수 있을 뿐이지만 사용자가 칩에 데이터를 자유로이 써넣을 수 있는 프로그래밍이 가능한 PROM(Programmable ROM)과 1회만의 프로그래밍만 허용되는 OT-PROM(One Time Programmable ROM)으로 나누어진다.

OT-PROM은 공장에서 칩제조 공정시에만 프로그래밍할 수 있는 마스크 ROM과 사용자가 프로그래밍할 수 있는 퓨즈 ROM이 있으며, PROM의 경우는 EPROM(Erasable PROM)과 EEPROM(Electrically Erasable PROM)이 있다.

EPROM은 패키지에 부착된 석영 유리창을 통해서 자외선을 쪼여서 칩의 전체 셀을 한꺼번에 소거하는 것이며, EEPROM은 큰 전기장을 인가시 발생하는 터널링현상을 이용하여 소거하는 것을 가르킨다.

특히, 바이트(8비트) 단위로 소거하는 대신 블록단위로 셀을 한꺼번에 소거하는 EEPROM을 플레쉬메모리라고 부르게 된다.

위와 같은 메모리소자들은 수많은 미세 셀들로 구성되기 때문에 한 개라도 결함이 발생하게 되면 전체의 메모리소자를 사용할 수 없게 되는 문제점이 발생하게 되어 미리 불량이 발생되는 셀을 대체시키기 위해 리던던시셀을 형성하게 된다.

그리고, 테스트를 통해 불량셀이 발생했을 경우 불량셀을 리던던시셀로 대체하여 사용할 수 있도록 하는 회로를 리페어 회로라고 한다.

이와 같은 리페어 회로에서는 불량셀에 해당하는 어드레스를 리던던시셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 행하며 이에 따라 실제 사용할 때에 불량라인에 해당하는 어드레스가 입력되면 이 대신 예비 라인으로 선택을 바꾸게 된다.

이 프로그래밍 방식에는 과전류로 퓨즈를 녹여 끊어버리는 전기 퓨즈방식, 레이저빔으로 퓨즈를 태어 끊어 버리는 방식, 레이저빔으로 접합부를 단락시키는 방식등과 같이 DRAM에서는 전원이 꺼지면 데이터를 읽어버리기 때문에 하드웨어적으로 기억시키게 되지만 플레쉬 메모리에서는 전원이 꺼져도 데이터를 읽지 않아 불량이 발생한 셀에 해당하는 어드레스를 기억시켜 리던던시셀로 대체하는 방식을 사용한다.

도1은 플레쉬 메모리의 셀 블록을 나타낸 구성도이다.

여기에서 보는 바와 같이 제어의 편이를 위하여 전체를 일정한 크기의 섹터로 나누고 각 섹터(2)를 여러개의 워드라인과 비트라인으로 제어하게 된다.

그런데 특정한 한 섹터(2)의 메모리셀에 오류가 발생하게 되면 이 메모리셀을 지정하는 워드라인과 비트라인의 각 어드레스정보를 리페어회로에서 기억하고 있다가 오류가 발생된 셀을 지정하는 어드레스가 입력되면 리페어회로에서 리던던시 메모리셀로 연결시킴으로서 오류가 발생한 셀에 데이터를 기록하거나 소거하지 않고 리던던시 메모리셀에 데이터를 기록하거나 소거하게 된다.

도2는 종래의 플레쉬 메모리의 리페어되는 동작을 설명하기 위한 플레쉬 메모리의 블록구성도이다.

여기에 도시된 바와 같이 정상 플레쉬 메모리셀 어레이(4)와, 행어드레스와 열어드레스를 입력받기 위한 정상 먹싱부(6)와, 정상 플레쉬 메모리셀 어레이(4)에 저장된 내용을 감지하여 읽기 위한 정상 센싱부(6)가 도시되어 있으며, 그 주변에 리던던시 플레쉬 메모리셀 어레이(10)와, 리던던시 플레쉬 메모리셀 어레이(10)의 데이터를 어드레스에 의해 선택하기 위한 리던던시 먹싱부(12)와, 리던던시 플레쉬 메모리셀 어레이(10)의 데이터를 감지하여 읽기 위한 리던던시 센싱부(14)가 도시되어 있다.

위와 같이 이루어진 정상 플레쉬 메모리셀 어레이(4)의 Ci와 Cj의 비트라인에 적어도 하나 이상의 불량이 발생하게 되면 리페어 회로에 의해 리던던시 플레쉬 메모리셀 어레이(10)의 Ck와 C₀의 비트라인으로 대체되어 Ck과 C₀의 비트라인에 해당되는 리던던시 플레쉬 메모리셀 어레이(10)의 데이터를 읽고 쓰도록 한다.

위와 같은 동작을 하기 위한 플레쉬 메모리의 리페어 회로는 불량이 발생한 셀의 어드레스를 기억하기 위한 플레쉬 메모리셀 어레이와, 플레쉬 메모리셀 어레이에 기억된 내용을 읽어내기 위한 센싱부와, 플레쉬 메모리셀 어레이에 불량셀의 어드레스를 기억시시키거나 소거하기위한 프로그래밍부로 이루어진다.

그레서 오류가 발생한 셀의 어드레스를 플레쉬 메모리셀 어레이에 프로그래밍부를 통해 기억시켜놓았다가 센싱부에 의해 그 값을 읽어 리던던시 메모리셀의 정보를 읽어내도록 하고 있다.

그러나, 플레쉬 메모리에서 종래의 리페어회로는 하나의 어드레스 그룹에 위와 같은 리페어 회로가 각각 설치되어야 하기 때문에 리페어 수를 많이 하려면 어드레스 그룹의 수가 늘어나고 이로 인하여 칩의 면적이 비례하여 늘어나게 되어 리페어를 위한 어드레스 그룹수에 제한이 많다는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 어드레스 그룹수에 따라 각각 설치되는 리페어회로를 하나로 묶어서 제어함으로서 칩의 전체면적을 줄이며 전력소모를 줄일 수 있도록 한 플레쉬 메모리의 리페어회로를 제공함에 있다.

상기와 같은 목적을 실현하기 위한 본 발명은 워드라인 어드레스와 비트라인 어드레스와 섹터 어드레스와 제어신호와 작동전원을 입력받아 리페어를 위한 어드레스를 기억시키고 소거하고 읽기 위한 제어신호를 출력하는 제어부와, 제어부의 출력신호에 따라 오류가 발생된 셀의 어드레스를 기억시키는 플레쉬 메모리셀 어레이와, 제어부의 출력신호에 따라 섹터를 선택하고 플레쉬 메모리셀 어레이의 메모리셀에 기억된 데이터를 읽으며 플레쉬 메모리셀 어레이에 리페어 어드레스를 기록하기 위한 전원을 공급하는 출력부로 이루어진 것을 특징으로 한다.

위와 같이 이루어진 본 발명의 작동을 설명하면 다음과 같다.

워드라인 어드레스와 비트라인 어드레스와 섹터 어드레스를 입력받은 제어부에서 플레쉬 메모리셀 어레이의 워드라인을 제어하고 출력부를 제어하여 섹터를 선택하고 플레쉬 메모리셀 어레이의 비트라인을 제어하여 설정된 메모리셀에 대해 입력되는 제어신호에 따라 데이터를 기록하거나 소거하는 한편 데이터를 읽도록 하여 출력부에서 메모리셀에 기록된 내용을 읽어 출력함으로서 리페어를 수행하도록 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도3은 본 발명에 의한 실시에로서 플레쉬 메모리의 리페어회로를 개락적으로 나타낸 블로구성도이다.

여기에 도시된 바와 같이 플레쉬 메모리의 리페어회로는 워드라인 어드레스와 비트라인 어드레스와 섹터 어드레스와 제어신호와 작동전원을 입력받아 리페어를 위한 어드레스를 기억시키고 소거하고 읽기 위한 제어신호를 출력하는 제어부(20)와, 제어부(20)의 출력신호에 따라 오류가 발생된 셀의 어드레스를 기억시키는 플레쉬 메모리셀 어레이(30)와, 제어부(20)의 출력신호에 따라 섹터를 선택하고 플레쉬 메모리셀 어레이(30)의 메모리셀에 기억된 데이터를 읽으며 플레쉬 메모리셀 어레이(30)에 리페어 어드레스를 기록하기 위한 전원을 공급하는 출력부(40)로 이루어진다.

도4는 도3에 도시된 플레쉬 메모리의 리페어회로의 제어부와 출력부를 좀더 상세하게 도시한 블록구성도이다.

여기에 도시된 바와 같이 제어부(20)는 워드라인 어드레스와 VPPI전원과 VEEI전원과 기록과 소거를 위한 제어신호를 입력받아 플레쉬 메모리셀 어레이(30)의 워드라인을 선택하기 위한 선택신호(WL)를 출력하는 워드라인 제어부(22)와, 비트라인 어드레스와 섹터 어드레스와 VPPI전원과 기록과 소거를 위한 제어신호를 입력받아 플레쉬 메모리셀 어레이(30)의 섹터를 선택하기 위한 제어신호(BL)와 비트라인을 선택하기 위한 제어신호(B)를 출력하는 비트라인 제어부(24)로 이루어진다.

한편, 출력부(40)는 비트라인 제어부(24)에서 섹터신호를 선택하기 위한 제어신호(BL)를 입력받아 플레쉬 메모리셀 어레이(30)의 섹터를 선택하기 위한 먹싱부(42)와, 먹싱부(42)에서 선택된 섹터에서 비트라인 제어부(24)에서 출력된 비트라인을 선택하기 위한 제어신호(B)을 입력받아 플레쉬 메모리셀 어레이(30)에 기록된 데이터를 읽어 출력하는 센싱부(44)로 이루어진다.

도5는 도4에 도시된 워드라인 제어부를 간략하게 나타낸 블록구성도이다.

여기에 도시된 바와 같이 워드라인 어드레스와 VEEI전원과 VPPI전원을 입력받아 제어신호에 의해 기록을 위한 경우에는 VPPI전원이 출력되도록 하고 소거를 위한 경우에는 VEEI전원이 출력되도록 하는 스위칭부(50)를 입력된 각각의 워드라인 어드레스신호와 반전된 워드라인 어드레스신호에 따라 설치하여 입력된 워드라인 어드레스의 두배의 워드라인 제어신호(WL)가 출력되도록 한다.

도6은 도4에 도시된 먹싱부를 나타낸 블록구성도이다.

여기에 도시된 바와 같이 플레쉬 메모리셀 어레이(30)의 섹터를 선택하기 위해 섹터 어드레스와 VPPI전원을 입력받아 선택된 어드레스에 해당하는 비트를 VPPI전원이 출력되도록 스위칭하여 출력하는 스위칭부(55)로 이루어진다.

도7은 본 발명에 의한 플레쉬 메모리의 리페어회로의 플레쉬 메모리셀 어레이와 출력부를 나타낸 블록구성도이다.

여기에 도시된 바와 같이 워드라인 제어부(22)에서 출력되는 워드라인 선택신호(WL)에 따라 다수개의 그룹(32)으로 분리된 플레쉬 메모리셀 어레이(30)에 워드라인을 선택하고, 비트라인 제어부(24)에서 출력되는 섹터 선택신호(BL)에 따라 먹싱부(42)에서 다수개의 섹터에서 한 개의 섹터를 선택하게 된다. 그리고 비트라인 제어부(24)에서 출력되는 비트라인 선택신호(B)에 따라 센스앰프(46)의 작동을제어하여 메모리셀에 기록된 내용을 읽게된다.

도8은 도7의 플레쉬 메모리셀 어레이와 출력부를 나타낸 회로구성도이다.

여기에 도시된 회로도는 도7의 그룹<L> 부분을 상세하게 도시하였다. 즉, BL<L>이 고전위일 경우에만 NMOS가 턴온되어 선택된 워드라인의 값이 다수개의 센스앰프(46)로 출력된다. 이후 비트라인 제어부(24)에서 출력되는 비트라인 선택신호(B)에 따라 한 개의 비트라인이 선택되어 메모리셀에 기록된 내용이 출력되도록 이루어진다.

위와 같이 이루어진 본 실시예의 작동을 설명하면 다음과 같다.

첫째, 플레쉬 메모리셀 어레이에 데이터를 기록하기 위한 동작을 설명하면 다음과 같다.

예를 들어 도2에서와 같이 Ci비트라인을 Ck로 리페어한다고 하면 플레쉬 메모리셀의 게이트와 드레인에는 VPPI전위가 소오스에는 접지전위가 필요하게 된다.

그러므로 도4에서 보는 바와 같이 Address<k:0>중에서 Address<n:0>에 Ci의 어드레스를 주어야 한다. 따라서 도5에서 보는 바와 같이 워드라인 제어부(22)에서 출력되는 VPPI전위는 도7과 도8의 Address<n:0>에 의하여 Address<n>이 고전위이면 WL<2n>에 VPPI전위가 공급된다.

Ci비트라인을 Ck로 리페어하려면 도4에서 보는 바와 같이 Address<k:0>중 Address<k>가 고전위이고 Address<k-1:0>은 저전위 값이 주어져야 하고 Address<L:0>에는 Ci가 속한 섹터 어드레스가 주어져야 한다. 그러므로 도6과 도7에서 보는 바와 같이 비트라인 제어부(24)에서 B<k>에서 BL<0>중 BL<k>는 VPPI를 인가하여 VDDI전위가 전달되고 B<k-1>에서 BL<0>는 접지를 시켜 VDDI전위가 전달되지 못하게 한다. 도7과 도8에서 보는 바와 같이 BL<L>그룹(32)의 Bk 비트라인에 속한 M2n과 M0셀의 플로팅게이트에는 핫전자에 의하여 전자가 모이게 되어 M2n과 M0셀의 문턱전압이 커지게된다. 그리고 Bk비트라인에 속한 M2n-1과 M1셀의 플로팅게이트에는 핫전자에 의한 전자가 모이지 않으므로 문턱전압의 변화가 없게된다.

둘째, 플레쉬 메모리셀 어레이의 데이터를 소거할 때의 작동을 설명하면 다음과 같다.

메모리셀의 데이터를 소거하기 위해서 게이트에는 VEEI전위가, 소오스에는 VPPI전위가, 드레인은 프로팅상태를 필요로 하게된다. 그러므로 도5의 워드라인 제어부(22)에서 출력되는 VEEI전위는 도7과 도8에서 보는 WL<2n>에서 WL<0>에 VEEI전위가 공급된다. 그리고 도6의 비트라인 제어부(24)에서는 BL<L>에서 BL<0>을 접지시켜 도7과 도8의 플레쉬 메모리셀의 드레인을 플로팅시키게 된다.

셋째, 플레쉬 메모리셀 어레이의 기억된 데이터, 즉 리페어 어드레스를 읽을 때를 설명하면 다음과 같다.

Ci어드레스가 주어지면 도7의 다수개의 그룹(32)으로 이루어진 플레쉬 메모리셀 어레이(30)에서 BL<L>그룹이 선택된다. 또한 WL<2n>과 WL<0>에는 Vcc전위가 공급되고 WL<2n-1>과 WL<1>에는 접지전위가 공급되고 도8의 Bk-1에서 Bk0에 속한 플레쉬 메모리셀은 소거된 상태의 문턱전압을 가지고 있으므로 도7의 센스앰프(46)에서 공급되는 전류가 Bk-1에서 Bk0에 속한 M2n과 M0의 플레쉬 셀을 통하여 접지로 빠져나간다. 그러므로 출력부(40)의 OUT<k-1:0>의 값은 저전위값을 갖게된다. Bk비트라인에서는 M2n과 M0의 플레쉬 메모리셀이 기록되어 있고 M2n-1과 M1의 플레쉬 메모리셀의 게이트 전위는 접지전위이므로 센스앰프(46)에서 Bk비트라인으로 공급되는 전류가 빠져나가지 못하므로 OUT<k>의 값은 고전위값을 갖게 된다.

따라서, Ci비트라인을 Ck비트라인으로 리페어가 가능하게 된다.

상기한 바와 같이 본 발명은 하나의 어드레스 그룹에 리페어 회로가 각각 설치되어 있기 때문에 리페어 수를 많이 하려면 어드레스 그룹의 수가 늘어나고 이로 인하여 칩의 면적이 비례하여 늘어나고 리페어를 위한 어드레스 그룹수에 제한이 많다는 문제점을 해결하여 각각의 어드레스 그룹수에 따라 각각 설치되는 리페어회로를 하나로 묶어서 제어함으로서 칩의 전체면적을 줄이며 전력소모를 줄일 수 있다는 이점이 있다.

도1은 플레쉬 메모리의 셀 블록을 나타낸 구성도이다.

도2는 플레쉬 메모리의 리페어되는 동작을 설명하기 위한 플레쉬 메모리의 블록구성도이다.

도3은 본 발명에 의한 실시에로서 플레쉬 메모리의 리페어회로를 개락적으로 나타낸 블로구성도이다.

도4는 도3에 도시된 플레쉬 메모리의 리페어회로의 제어부와 출력부를 좀더 상세하게 도시한 블록구성도이다.

도5는 도4에 도시된 워드라인 제어부를 나타낸 블록구성도이다.

도6은 도4에 도시된 먹싱부를 나타낸 블록구성도이다.

도7은 본 발명에 의한 플레쉬 메모리의 리페어회로의 플레쉬 메모리셀 어레이와 출력부를 나타낸 블록구성도이다.

도8은 도7의 플레쉬 메모리셀 어레이와 출력부를 나타낸 회로구성도이다.

- 도면의 주요부분에 대한 부호의 설명 -

20 : 제어부 22 : 워드라인 제어부

24 : 비트라인 제어부 30 : 플레쉬 메모리셀 어레이

40 : 출력부 42 : 먹싱부

44 : 센싱부 46 : 센스앰프

50 : 스위칭부

Claims (2)

1. 워드라인 어드레스와 비트라인 어드레스와 섹터 어드레스와 제어신호와 작동전원을 입력받아 리페어를 위한 어드레스를 기억시키고 소거하고 읽기 위한 제어신호를 출력하는 제어부와,

   상기 제어부의 출력신호에 따라 오류가 발생된 셀의 어드레스를 기억시키는 플레쉬 메모리셀 어레이와,

   상기 제어부의 출력신호에 따라 섹터를 선택하고 상기 플레쉬 메모리셀 어레이의 메모리셀에 기억된 데이터를 읽으며 상기 플레쉬 메모리셀 어레이에 리페어 어드레스를 기록하기 위한 전원을 공급하는 출력부를 포함하여 구성되되,

   상기 제어부는 워드라인 어드레스와 VPPI전원과 VEEI전원과 기록과 소거를 위한 제어신호를 입력받아 상기 플레쉬 메모리셀 어레이의 워드라인을 선택하기 위한 선택신호를 출력하는 워드라인 제어부와; 비트라인 어드레스와 섹터 어드레스와 VPPI전원과 기록과 소거를 위한 제어신호를 입력받아 상기 플레쉬 메모리셀 어레이의 섹터를 선택하기 위한 제어신호와 비트라인을 선택하기 위한 제어신호를 출력하는 비트라인 제어부를 포함하는 것을 특징으로 하는 플레쉬 메모리의 리페어회로.
2. 제1항에 있어서, 상기 출력부는

   상기 비트라인 제어부에서 섹터신호를 선택하기 위한 제어신호를 입력받아 상기 플레쉬 메모리셀 어레이의 섹터를 선택하기 위한 먹싱부와,

   상기 먹싱부에서 선택된 섹터에서 상기 비트라인 제어부에서 출력된 비트라인을 선택하기 위한 제어신호을 입력받아 메모리셀에 기록된 데이터를 읽어 출력하는 센싱부

   로 이루어진 것을 특징으로 하는 플레쉬 메모리의 리페어회로.