JP4950816B2 - 半導体メモリ - Google Patents

Description

この発明は、ＥＥＰＲＯＭ等の電気的書き換え可能な半導体メモリに係り、特に不良メモリセルの置換を行う冗長回路を備えた半導体メモリに関する。

一般に大規模半導体メモリでは、製造歩留まり向上のために、一定範囲の不良メモリセルのあるデバイスを救済する冗長回路方式が採用される。冗長回路方式には、不良ビット線をスペアビット線により置換するカラム冗長回路、不良ワードをスペアワード線により置換するロウ冗長回路、及びこれらの併用の３つの態様がある。

冗長回路方式のメモリでは、不良アドレスを不揮発に記憶するフューズ回路等の不良アドレス記憶回路を備える。そして、入力されたアドレスと不良アドレスの一致検出を行い、その一致検出出力により不良アドレスのメモリセルを冗長回路のメモリセルで置換する制御を行う。

しかし、従来のＥＥＰＲＯＭにおいては、冗長回路による救済効率は高いものではない。メモリセルアレイの端部に１カラム分或いは１ロウ分の冗長回路を配置しても、複数カラム或いは複数ロウの不良に対応できないためである。またメモリセルアレイ端部に１カラム分或いは１ロウ分の冗長回路を配置しても、これらのセルアレイ端部の冗長回路自身が不良になる確率が高いことも、救済効率を低下させている。
特開平５−１８２４９１号公報

この発明は、各バンクでの効率的なカラム救済を可能としたＲＷＷ仕様の半導体メモリを提供することを目的とする。

本発明のひとつの態様において、半導体メモリは、電気的書き換え可能な不揮発性メモリセルを配列して構成され、互いに独立してアクセス可能な少なくとも二つのバンクに分割されたメモリセルアレイと、このメモリセルアレイの不良ビット線を救済するために各バンク毎に設けられた冗長カラムセルアレイと、前記メモリセルアレイの各バンク毎に設けられたデコード回路と、前記少なくとも二つのバンクに共通に配設された、データ読み出し用の第１のアドレスバス線及びデータ書込み又は消去用の第２のアドレスバス線と、前記少なくとも二つのバンクに共通に配設された、データ読み出し用の第１のデータバス線及びデータ書込み又は消去用の第２のデータバス線と、前記第１のデータバス線に接続された前記メモリセルアレイの並列読出しデータを検知増幅する複数個の第１のセンスアンプ回路と、前記第２のデータバス線に接続された前記メモリセルアレイの並列ベリファイ読出しデータを検知増幅する複数個の第２のセンスアンプ回路と、各バンク毎に設けられて、あるバンクがデータ書込み又は消去モードとして選択されていることを示すと同時に前記第１及び第２のアドレスバス線の接続切り換え制御、及び前記第１及び第２のデータバス線の接続切り換え制御に用いられるビジー信号を出すビジー信号回路と、前記メモリセルアレイの不良アドレス及びこの不良アドレスに対応するデータの入出力がなされるべき入出力端子を記憶する不良アドレス記憶回路と、前記冗長カラムセルアレイの読出しデータを検知増幅するための前記第１のデータバス線に接続された第１の冗長センスアンプ回路と、前記冗長カラムセルアレイのベリファイ読出しデータを検知増幅するための前記第２のデータバス線に接続された第２の冗長センスアンプ回路と、データ読み出し時に前記第１のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良アドレスの一致を検出する第１のアドレス比較回路と、データ書込み又は消去時に前記第２のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良アドレスの一致を検出する第２のアドレス比較回路と、前記第１のアドレス比較回路の一致検出された不良アドレスに対応して前記不良アドレス記憶回路から読み出された前記入出力端子の情報に基づいて、前記複数の第１のセンスアンプ回路の出力の一部を前記第１の冗長センスアンプ回路の出力により置き換える第１のデータスイッチ回路と、前記第２のアドレス比較回路の一致検出された不良アドレスに対応して前記不良アドレス記憶回路から読み出された前記入出力端子の情報に基づいて、前記複数の第２のセンスアンプ回路の出力の一部を前記第２の冗長センスアンプ回路の出力により置き換える第２のデータスイッチ回路とを有することを特徴とする。

本発明の他の態様において、半導体メモリは、電気的書き換え可能な不揮発性メモリセルを配列して構成され、データ消去の最小単位であるブロックの複数個の集合からなるコアが複数個配列されて構成されたメモリセルアレイと、前記メモリセルアレイの不良ブロックを救済するために前記コア毎に１個ずつ設けられるスペアブロックにより構成された冗長セルアレイブロックとを、それぞれが備え、互いに独立してアクセス可能な少なくとも２つのバンクと、前記各バンクのメモリセルアレイと冗長セルアレイブロックにそれぞれ設けられたデコード回路と、前記少なくとも二つのバンクに共通に配設された、データ読み出し用の第１のアドレスバス線及びデータ書込み又は消去用の第２のアドレスバス線と、各バンク毎に設けられて、対応するバンクがデータ書込み又は消去モードとして選択されていることを示すビジー信号を出すビジー信号回路と、各バンク毎に設けられて、このビジー信号回路から出力されるビジー信号に応じて前記第１及び第２のアドレスバス線の一方を選択して、対応する前記各バンクのメモリセルアレイと冗長セルアレイブロックにそれぞれ設けられた前記デコード回路に接続するアドレス線スイッチ回路と、前記メモリセルアレイの不良ブロックアドレスとその不良ブロックアドレスのブロックを置換すべき前記スペアブロックのコアアドレスを記憶する不良アドレス記憶回路と、データ読み出し時に前記第１のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第１出力信号線に出力する第１のアドレス比較回路と、データ書込み又は消去時に前記第２のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第２出力信号線に出力する第２のアドレス比較回路と、各バンク毎に設けられ、前記第１及び第２のアドレスバス線と前記第１及び第２出力信号線にそれぞれ接続され、前記第１出力信号線から一致検出信号が出力されない場合に、前記第１のアドレスバス線に供給されるアドレスのうちコアアドレスをデコードしてデコード結果を出力し、前記第１出力信号線から一致検出信号が出力された場合に、前記第１出力信号線に供給される前記置換すべき前記スペアブロックのコアアドレスをデコードしてデコード結果を出力するとともに、前記第２出力信号線から一致検出信号が出力されない場合に、前記第２のアドレスバス線に供給されるアドレスのうちコアアドレスをデコードしてデコード結果を出力し、前記第２出力信号線から一致検出信号が出力された場合に、前記第２出力信号線に供給される前記置換すべき前記スペアブロックのコアアドレスをデコードしてデコード結果を出力するコアデコーダと、各バンク毎に設けられて、前記ビジー信号回路から出力されるビジー信号により、前記コアデコーダの２つのデコード結果のいずれか一方を選択して、前記メモリセルアレイ及び前記冗長セルアレイブロックに供給するコアスイッチ回路と、各バンク毎に設けられて、前記第１及び第２出力信号線からの一致検出信号により各バンクにおいて、前記メモリセルアレイに設けられたデコード回路を非活性とし、前記冗長セルアレイブロックに設けられたデコード回路を活性にするヒットアドレススイッチ回路とを有することを特徴とする。

本発明の他の態様において、半導体メモリは、電気的書き換え可能な不揮発性メモリセルを配列して構成され、データ消去の最小単位であるブロックの複数個の集合からなるコアが複数個配列されて構成されたメモリセルアレイをそれぞれが備え、互いに独立してアクセス可能な少なくとも２つのバンクと、各バンクの前記メモリセルアレイの不良ブロックを救済するために各バンクとは独立に設けられ一個のスペアブロックを有する一乃至複数のコアからなる冗長セルアレイブロックと、前記各バンクのメモリセルアレイと前記冗長セルアレイブロックにそれぞれ設けられたデコード回路と、前記各バンクに共通に配設された、データ読み出し用の第１のアドレスバス線及びデータ書込み又は消去用の第２のアドレスバス線と、
各バンク毎に設けられて、対応するバンクがデータ書込み又は消去モードとして選択されていることを示すビジー信号を出すビジー信号回路と、
各バンク毎に設けられ、前記ビジー信号回路から出力されるビジー信号に応じて前記第１及び第２のアドレスバス線の一方を選択して前記メモリセルアレイに接続する第１のアドレス線スイッチ回路と、前記冗長セルアレイブロックに設けられ、前記第１及び第２のアドレスバス線を前記冗長セルアレイブロックに設けられた前記デコード回路に接続する第２のアドレス線スイッチ回路と、前記メモリセルアレイの不良ブロックアドレスとその不良ブロックアドレスのブロックを置換すべき前記スペアブロックのコアアドレスを記憶する不良アドレス記憶回路と、データ読み出し時に前記第１のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第１出力信号線に出力する第１のアドレス比較回路と、データ書込み又は消去時に前記第２のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第２出力信号線に出力する第２のアドレス比較回路と、前記各バンク毎に設けられ、前記第１及び第２出力信号線から一致検出出力を出さないときに活性化され、前記第１及び第２のアドレスバス線に供給されるアドレスのうちコアアドレスをデコードしてデコード結果を出力する第１のコアデコーダと、前記各バンク毎に設けられ、前記第１のコアデコーダの前記デコード結果を前記ビジー信号回路から出力されるビジー信号により選択して前記メモリセルアレイに設けられた前記デコード回路に供給するコアスイッチ回路と、前記冗長セルアレイブロックに設けられ、前記第１及び第２出力信号線から前記置換すべきスペアブロックのコアアドレスをデコードしてデコード結果を前記冗長セルアレイブロックに設けられた前記デコード回路に供給する第２のコアデコーダとを有することを特徴とする。

本発明によれば、各バンクでの効率的なカラム救済が可能なＲＷＷ仕様の半導体メモリを提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

［第１の実施形態］
図１は、カラム冗長回路を備えた実施の形態１によるＥＥＰＲＯＭの構成を示している。メモリセルアレイ１０１は、複数本ずつのヒット線ＢＬとワード線ＷＬが配設され、それらの各交差部に図２に示すようにメモリセルＭＣが配置されて構成される。メモリセルＭＣは、浮遊ゲートと制御ゲートを積層してなるＭＯＳトランジスタ構造を有し、浮遊ゲートへの電荷の注入の有無によるしきい値の差を二値データとして不揮発に記憶する。図２では、ＮＯＲ型ＥＥＰＲＯＭを例を示しているが、以下の各実施の形態においても同様のメモリセルアレイ構成を用いるものとする。

このタイプのメモリセルでは、データ書込みは選択されたビット線ＢＬに正電圧、選択されたワード線ＷＬにビット線より高い正電圧を印加し、ホットエレクトロン注入により浮遊ゲートに電子を注入する。浮遊ゲートに電子が注入されてしきい値が高くなった状態が例えばデータ“０”である。データ消去は、ワード線ＷＬが連続する範囲を消去の最小単位であるブロックとして、ブロック単位で全ワード線に負電圧を印加し、浮遊ゲートの電子を基板に放出させる。このように浮遊ゲートの電子を放出してしきい値電圧が低くなった状態が例えばデータ“１”である。

アドレスバッファ１０６により取り込まれるアドレスはプリデコーダ１０７を介し、ロウデコーダ１０２とカラムデコーダ１０３によりそれぞれロウアドレスとカラムアドレスがデコードされる。これらのデコード出力によりメモリセルアレイ１０１のワード線選択及びビット線選択がなされる。カラムデコーダ１０３により選択されたビット線データは、センスアンプ回路１０４により検知増幅される。センスアンプ回路１０４は、データ書込み時には、入出力端子からデータバッファ１１３を介して取り込まれるデータをラッチする機能を持つ。図の例は、１６ビット並列読出し／書込みを行うもので、１６本の入出力端子に対して、１６個のセンスアンプ回路１０４が設けられ、カラムデコーダ１０３により選択された１６本のビット線ＢＬとの間でデータ転送が行われることになる。

通常のメモリセルアレイ１０１に対して、その中の不良ビット線を置換するために、複数カラム分（図の例では３カラム分）のスペアビット線ＳＢＬを含む冗長カラムセルアレイ２０１（２０１ａ〜２０１ｃ）が併設されている。各冗長カラムセルアレイ２０１に対応してそれぞれ冗長センスアンプ回路１０５が接続されている。センスアンプスイッチ回路１１４はこれらの冗長センスアンプ回路１０５の一つを選択するものである。また、選択された冗長センスアンプ回路１０５を１６個のセンスアンプ回路１０４のなかの一つと切り換えてデータ入出力バッファ１１３に接続するために、データスイッチ回路１１２が設けられている。

即ちこの実施の形態では、冗長カラムセルアレイ２０１のデータはメモリセルアレイ１０１の選択されたデータと同時に読み出され、不良カラムが選択されたときには、その不良カラムに対応するセンスアンプ回路１０４に代わって、冗長カラムセルアレイ２０１に接続された冗長センスアンプ回路１０５を用いるという出力切り換えの制御が行われる。そしてこの置換制御のために、不良アドレス記憶回路１０８、アドレス比較回路１０９、不良Ｉ／Ｏデコーダ１１０及びブロックセット番号デコーダ１１１を備えている。

不良アドレス記憶回路１０８は例えばフューズ回路であり、テストにより検知された不良カラムアドレスと、この不良カラムアドレスに対応するデータの入出力がなされるべき入出力端子データ（この実施の形態では、４ビット）、及びこの入出力端子に対応して置換されるべき冗長カラムセルアレイ２０１のなかのセット番号（この実施の形態では、２ビット）を記憶する。アドレス比較回路１０９は、入力されたアドレスと不良アドレス記憶回路１０８に保持された不良アドレスの一致検出を行い、一致検出がなされると、その検出信号に基づいて不良Ｉ／Ｏデコーダ１１０は、記憶されている不良アドレスに対応するＩ／Ｏ端子をデコードして、ヒット信号ＨＩＴ＜０：１５＞を出す。

ブロックセット番号デコーダ１１０の論理は例えば、３つの冗長センスアンプ回路１０５をそれぞれ、Ｓ／Ａ（ＲＤ０），Ｓ／Ａ（ＲＤ１），Ｓ／Ａ（ＲＤ２）として、００＝Ｓ／Ａ（ＲＤ０）、０１＝Ｓ／Ａ（ＲＤ０）、１０＝Ｓ／Ａ（ＲＤ１）、１１＝Ｓ／Ａ（ＲＤ２）とする。この様な論理でセンスアンプスイッチ回路１１４を切り換えることにより、冗長センスアンプ回路１０５の一つを選択することができる。このとき、ブロックセット番号デコーダ１１０の論理を、００でＨＩＴ＜０：１５＞が０固定となるようにすれば、これをイネーブルビットとして用いることができる。

具体的に、ブロックセット番号“０１”の場合を例にとって説明する。不良アドレスと入力された内部アドレスはアドレス比較回路１０９で一致検出される。一致が検出されない場合、不良Ｉ／Ｏデコーダ１１０の出力ＨＩＴ＜０：１５＞は０固定である。このとき、データスイッチ回路１１２は、本来のセンスアンプ回路１０４の出力を取り出してデータバッファ１１３に転送する。アドレス比較回路１０９で一致検出されると、不良アドレス記憶回路１０８に記憶されている不良ＩＯ端子情報が例えば、“０１０１”（＝ＩＯ５）であるとすると、ヒット信号ＨＩＴ５が“１”となり、ヒット信号ＨＩＴ＜０：４＞，ＨＩＴ＜６：１５＞は“０”となる。一方、ブロックセット番号“０１”により、冗長センスアンプ回路１０５の中のセンスアンプ回路Ｓ／Ａ（ＲＤ０）が選択される。このセンスアンプ回路Ｓ／Ａ（ＲＤ０）の出力がデータスイッチ回路１１２に入り、ヒット信号ＨＩＴ５により選択されてデータ入出力バッファ１１３に転送される。それ以外のＩＯ＝０〜４，ＩＯ＝６〜１５のデータスイッチ回路１１２は、ヒット信号ＨＩＴ＜０：４＞，ＨＩＴ＜６：１５＞＝“０”であり、本来のセンスアンプ回路１０４の出力が選択される。

以上のようにこの実施の形態によると、３カラム分の冗長カラムセルアレイ２０１に対してそれぞれ冗長センスアンプ回路１０５を設け、データ読み出し時には同時に１６＋３ビットデータが読み出されるようにしている。そして、センスアンプスイッチ回路１１４とデータスイッチ回路１２により、不良アドレスに対応する不良データの置換を行うようにしている。これにより、複数カラム不良の救済が可能となる。またこの実施の形態では複数カラム分の冗長回路を用いるとにより、救済効率が高いものとなる。更にこの実施の形態の場合、冗長カラムセルアレイの出力は、不良アドレスを含む正規のメモリセルデータと同時に読み出されて、不良カラムアドレスの読出し出力を冗長セルアレイの出力により切り換えるという制御を行っている。これにより、冗長セルアレイの読出し出力が正規のセルアレイの読出し出力に対して遅れるということがない。なお、冗長カラムの数は３に限られず、更に多くすることもできる。その場合にも各冗長カラム毎に冗長センスアンプ回路を設けて、上記実施の形態の回路方式を用いればよい。

［第２の実施形態］
図３及び図４は、ＲＷＷ（Read While Write）仕様のＥＥＲＰＯＭについて、カラム冗長回路を備えた実施の形態である。ＲＷＷ仕様のＥＥＰＲＯＭは、メモリセルアレイが少なくとも二つのバンクに分けられ、一方のパンクでデータ書込み又は消去が行われている間に、他方のバンクでのデータ読み出しを並行して行うことを可能としたものである。図３の例では、メモリセルアレイ１０１が二つのバンクＢＡＮＫ０，ＢＡＮＫ１により構成される場合を示している。

二つのバンクＢＡＮＫ０，ＢＡＮＫ１に同時アクセスを可能とするために、それぞれに３０１，ロウデコーダ３０２、カラムデコーダ３０３が設けられている。また各バンクＢＡＮＫ０，ＢＡＮＫ１にそれぞれ、一本のスペアビット線からなる冗長カラムセルアレイ３０４が設けられている。また二つのバンクＢＡＮＫ０，ＢＡＮＫ１の一方でデータ書込み又は消去を行い、他方でデータ読出しを行うことを可能とするために、二つのバンクに共通にアドレスバス線とデータバス線が２系統設けられている。即ち、アドレスバス線３０５ａがデータ読出し用であり、アドレスバス線３０５ｂがデータ書込み又は消去用である。データバス線３０６ａはデータ読み出し用であり、データバス線３０６ｂはデータ書込み又は消去用である。

データ書込み又は消去のコマンドは、制御回路３１０に入力される。書込みアドレスは、書込みコマンド入力時にアドレスラッチ３０８に取り込まれる。データ消去は、メモリセルアレイの消去ブロック単位で行われるが、消去ブロックアドレスは、消去コマンド入力時に選択ブロックに対応するブロック選択レジスタ（図示せず）にセットされる。データ読出し時は、アドレスはアドレスバッファ３０７を介してアドレスバス線３０５ａに供給される。アドレス切り換え回路３１１は、データ書込み時はアドレスラッチ３０８にラッチされたアドレスを、消去時はアドレスカウンタ３０９から順次インクリメントされるアドレスを選択して、アドレスバス線３０５ｂに供給する。

各バンクＢＡＮＫ０，ＢＡＮＫ１にはそれぞれ、そのバンクがどの動作モードとして選択されているかを示すビジーレジスタ３１５が設けられている。書込み又は消去対象となるバンクについて、ビジーレジスタ３１５には、制御回路３１０からのコマンドにより“Ｈ”がセットされる。書込み又は消去対象でないバンクについては、ビジーレジスタ３１５は“Ｌ”を保持する。

各バンクＢＡＮＫ０，ＢＡＮＫ１には、そのバンクを読出し用のデータバス線３０６ａに接続するためのデータ線スイッチ回路（ＤＬＳＷ１）３１６ａと、書込み又は消去用のデータバス線３０６ｂに接続するためのデータ線スイッチ回路（ＤＬＳＷ２）３１６ｂを有する。図の例では、１６ビット並列読出しを行う場合を示しており、１６個ずつのデータ線スイッチ回路３１６ａ，３１６ｂが設けられている。冗長カラムセルアレイ３０４についても同様に、２系統のデータ線スイッチ回路３１７ａ，３１７ｂが設けられている。

これらの２系統のデータ線スイッチ回路のオンオフは、ビジーレジスタ３１５のデータにより制御される。即ち、ビジーレジスタ３１５の出力が“Ｈ”であれば、データ線スイッチ回路３１６ｂ，３１７ｂがオンとなり、バンクは書込み又は消去用のデータバス線３０６ｂに接続される。ビジーレジスタ３１５の出力が“Ｌ”であれば、データ線スイッチ回路３１６ａ，３１７ａがオンとなり、バンクは書込み又は消去用のデータバス線３０６ａに接続される。

２系統のアドレスバス線３０５ａ，３０５ｂに対しても同様に、各バンク毎に２系統のアドレス線スイッチ回路（ＡｄｄＳＷ１，ＡｄｄＳＷ２）３１８ａ，３１８ｂが設けられる。これらのアドレス線スイッチ回路３１８ａ，３１８ｂもビジーレジスタ３１５により制御される。即ち、ビジーレジスタ３１５の出力が“Ｈ”であれば、アドレス線スイッチ回路３１８ｂがオンになり、書込み又は消去用のアドレスバス線３０５ｂのアドレスがプリデコーダ３０１に供給される。ビジーレジスタ３１５の出力が“Ｌ”であれば、アドレス線スイッチ回路３１８ａがオンになり、読出し用のアドレスバス線３０５ａのアドレスがプリデコーダ３０１に供給される。

読出しデータをセンスするセンスアンプ回路３１９ａは、読出し用のデータバス線３０６ａに接続される。書込み又は消去時のベリファイ読出しに用いられるセンスアンプ回路３１９ｂは、書込み又は消去用のデータバス線３０６ｂに接続される。図の例では、１６ビット並列動作を行うため、それぞれセンスアンプ回路３１９ａ，３１９ｂとして１６個配置される。この他、冗長カラムセルアレイの出力を読み出すために、データバス線３０６ａ，３０６ｂには１個ずつの冗長センスアンプ回路３２０ａ，３２０ｂが設けられている。

データ読み出し時、不良カラムアドレスが選択された場合に、センスアンプ回路３１９ａの出力の一つを冗長センスアンプ回路３２０ａの出力により置き換えるために、データスイッチ回路３２１ａが設けられている。このデータスイッチ回路３２１ａは、不良アドレス検知により発生されるヒット信号ＨＩＴａ＜０：１５＞により制御される。同様に、ベリファイ読み出し時に、不良カラムアドレスが選択されたときにセンスアンプ回路３１９ｂの出力の一つを冗長センスアンプ回路３２０ｂの出力により置き換えるために、データスイッチ回路３２１ｂが設けられている。このデータスイッチ回路３２１ｂは、不良アドレス検知により発生されるヒット信号ＨＩＴｂ＜０：１５＞により制御される。そして、通常のデータ読み出し時、読出しデータはデータバッファ３２３を介して外部に出力される。またベリファイ読み出し時の読出しデータは、判定回路３２２に送られ、ベリファイ判定がなされる。

データ読み出し時と、書込み又は消去ベリファイ読出し時の不良カラム置換のためのヒット信号ＨＩＴａ，ＨＩＴｂをそれぞれ出力するために、図４に示すように、２系統のアドレスバス線３０５ａ，３０５ｂに対応して、アドレス比較回路３１３ａ，３１３ｂと、不良Ｉ／Ｏデコーダ３１４ａ，３１４ｂを有する。アドレス記憶回路３１２には各バンクの不良カラムアドレスとこれに対応する入出力端子（Ｉ／Ｏ）のデータが記憶される。アドレス比較回路３１３ａ，３１３ｂはそれぞれ、データ読み出し時及びベリファイ読み出し時のアドレスバス線３０５ａ，３０５ｂのアドレスと記憶回路３１２の保持アドレスとの一致検出を行う。一致検出がなされると、先の実施の形態と同様に不良Ｉ／Ｏデコーダ３１４ａ，３１４ｂにより不良Ｉ／Ｏに応じてヒット信号ＨＩＴａ＜０：１５＞，ＨＩＴｂ＜０：１５＞を出力する。

この実施の形態での不良カラム置換の動作を具体的に説明する。データ読み出し時、アドレスバッファ３０７から取り込まれたアドレスは、アドレス比較回路３１３ａにおいて不良アドレス記憶回路２１３のアドレスと比較される。一致検出がない場合は、ヒット信号ＨＩＴａ＜０：１５＞は全て“０”であり、このときセンスアンプ回路３１９ａの出力がそのまま外部に取り出される。アドレス比較回路３１３ａで一致検出がなされ、Ｉ／Ｏ＝１５が不良であったとすると、ヒット信号ＨＩＴａ＜０：１５＞は、ＨＩＴａ０〜１４が“０”、ＨＩＴａ１５＝“１”となる。これにより、Ｉ／Ｏ＝１５のセンスアンプ回路３１９ａの出力が冗長センスアンプ回路３２０ａの出力により置換され、他はそのまま出力される。

データ書込み又は消去時、アドレスラッチ３０８又はアドレスカウンタ３０９からのアドレスは、アドレス比較回路３１３ｂにおいて不良アドレス記憶回路３１２のアドレスと比較される。一致検出がない場合は、ヒット信号ＨＩＴｂ＜０：１５＞は全て“０”であり、このときベリファイ用のセンスアンプ回路３１９ｂの出力がそのまま判定回路３２２に送られる。アドレス比較回路３１３ｂで一致検出がなされ、Ｉ／Ｏ＝１５が不良であったとすると、ヒット信号ＨＩＴｂ＜０：１５＞は、ＨＩＴｂ０〜１４が“０”、ＨＩＴｂ１５＝“１”となる。これにより、Ｉ／Ｏ＝１５のセンスアンプ回路３１９ｂの出力が冗長センスアンプ回路３２０ｂの出力により置換され、他はそのまま判定回路３２２に送られる。

以上のようにこの実施の形態のＥＥＰＲＯＭにおいては、ＲＷＷ仕様のために２系統のアドレスバス線とデータバス線を複数バンクに対して共通に配設し、ビジー信号によりこれらの２系統のアドレスバス線とデータバス線の接続切り換えを行って、一つのバンクでのデータ書込み又は消去と他のバンクでのデータ読出しを可能としている。冗長カラムセルアレイの出力は、実施の形態１におけると同様に、本来のメモリセルアレイの出力と同時に冗長センスアンプ回路に取り出す。そして、２系統の動作モードに対応して、不良アドレスの一致検出を行うアドレス比較回路を２系統用意して、各動作モードでそれぞれセンスアンプ回路出力の切り換えを行い、不良カラム置換を実現している。なおこの実施の形態２では、説明を簡単にするため、冗長カラムセルアレイ３０４が一つの場合を示したが、実施の形態１におけると同様に、複数の冗長カラムセルアレイを用意し、実施の形態１と同様の回路方式により複数カラム置換を可能とすることができる。

［第３の実施形態］
図５及び図６は、ＲＷＷ仕様のＥＥＰＲＯＭであって、メモリセルアレイのデータ消去の最小単位となる、複数のメモリセルの集合であるブロックを不良救済の置換単位とするブロック冗長回路方式の実施の形態である。メモリセルアレイ４０１は、基本的に先の実施の形態１，２と同じ構成のものであるが、実施の形態２と同様に少なくとも二つのバンクＢＡＮＫ０，ＢＡＮＫ１に分けられている。各バンクのメモリセルアレイ４０１に対して、その中の不良ブロックを置換するために、冗長セルアレイブロック（以下、単に冗長ブロックという）４０３が設けられている。冗長ブロック４０３は一乃至複数個のスペアブロックにより構成される。

図では、メモリセルアレイ４０１及び冗長ブロック４０３は、その中にロウデコーダ、カラムデコーダ及びセンスアンプ回路を含むものとして示している。メモリセルアレイ４０１と冗長ブロック４０３には、これらに供給されるロウアドレス及びカラムアドレスをデコードするプリデコーダ４０２，４０４がそれぞれ設けられている。

先の実施の形態２と同様に、２系統のアドレスバス線３０５ａ，３０５ｂが設けられ、また各バンクＢＡＮＫ０，ＢＡＮＫ１にはビジーレジスタ３１５が設けられて、このビジーレジスタ３１５によりオンオフ制御されるアドレス線スイッチ回路３１８ａ，３１８ｂが設けられている。即ち、書込み又は消去モードのときは、アドレスバス線３０５ｂのアドレスが、アドレス線スイッチ回路３１８ｂによりプリデコーダ４０２，４０４に同時に供給される。読出しモードでは、アドレスバス線３０５ａのアドレスがアドレス線スイッチ回路３１８ａによりプリデコーダ４０２，４０４に同時に供給される。

図６に示すアドレス供給部の構成は、先の実施の形態の図４の構成と基本的に同様である。そして２系統のアドレス比較回路３１３ａ，３１３ｂの出力信号線４１１ａ，４１１ｂは二つのバンクＢＡＮＫ０，ＢＡＮＫ１に共通に配設され、不良アドレスとの一致が検出されると、これらにヒット信号ＨＩＴａ＝“Ｈ”，ＨＩＴｂ＝“Ｈ”が出力される。

各バンクＢＡＮＫ０，ＢＡＮＫ１には、２系統のヒットアドレススイッチ回路４１０ａ，４１０ｂが設けられている。ヒット信号がＨＩＴａ＝ＨＩＴｂ＝“Ｌ”のときは、ヒットアドレススイッチ回路４１０ａ，４１０ｂにより、メモリセルアレイ４０１側のプリデコーダ４０２が活性、冗長ブロック４０３側のプリデコーダ４０４が非活性とされる。そして、ヒット信号ＨＩＴａ＝“Ｈ”になると、ヒットアドレススイッチ回路４１０ａによりプリデコーダ４０２が非活性、プリデコーダ４０４が活性とされる。ヒットアドレススイッチ回路４１０ｂも同様に、ヒット信号ＨＩＴｂにより、メモリセルアレイ４０１側と冗長ブロック４０３側の活性、非活性を制御する。

この実施の形態においても、先の実施の形態２と同様に、読出し用のデータバス線３０６ａと書込み又は消去用のデータバス線３０６ｂが各バンクＢＡＮＫ０，ＢＡＮＫ１に対して共通に設けられる。そして、メモリセルアレイ４０１と冗長ブロック４０３には同時にアドレスが供給されているが、入力アドレスが不良アドレスに一致しない場合にはメモリセルアレイ４０１側が活性、不良アドレスにヒットした場合には、冗長ブロック４０３側が活性になり、それぞれからデータが読み出される。これらの読出しデータは、動作モードに応じて、読み出し用のデータバス線３０６ａに或いはベリファイ読出し用のデータバス線３０６ｂに切り換えられて取り出される。

以上のようにこの実施の形態によれば、データ読出し中のバンクとデータ書込み又は消去中のバンクとでそれぞれ独立に、不良アドレスに対するブロック単位の置換制御が行われる。但し、この実施の形態での冗長ブロック４０３によるブロック置換は、その冗長ブロックが属するバンク内に限られる。

［第４の実施形態］
図７は、実施の形態３を変形した実施の形態である。この実施の形態が図５と異なる点は、各バンクＢＡＮＫ０，ＢＡＮＫ１に、２系統のアドレスバス線３０５ａ，３０５ｂにそれぞれ対応して、バンク内のコア選択を行うコアデコーダ４２０ａ，４２０ｂを設けている点である。ここで、“コア”とは、データ消去の最小単位となるブロックの複数個の集合であり、例えば８個のブロックで一つのコアを構成する。バンクは、一乃至複数個のコアで構成されることになる。

コアデコーダ４２０ａ，４２０ｂは、ビジーレジスタ３１５により選択的にオンオフ制御されるコアスイッチ回路４２１ａ，４２１ｂを介して、メモリセルアレイ４０１側のプリデコーダ４０２及び冗長ブロック４０３側のプリデコーダ４０４に供給される。即ち、ビジーレジスタ３１５の出力が“Ｈ”の側のバンクでは、アドレスバス線３０５ｂのコアアドレスがコアデコーダ４２０ｂによりデコードされ、コアスイッチ回路４２１ｂを介してプリデコーダ４０２，４０４に供給される。プリデコーダ４０２，４０４がヒット信号ＨＩＴｂにより選択的に活性、非活性となることは、先の実施の形態３と同様である。ビジーレジスタ３１５の出力が“Ｌ”の側のバンクでは、アドレスバス線３０５ａのコアアドレスがコアデコーダ４２０ａによりデコードされ、コアスイッチ回路４２１ａを介してプリデコーダ４０２，４０４に供給される。この場合も、不良アドレスとの一致検出の結果であるヒット信号ＨＩＴａに応じて、プリデコーダ４０２，４０４が選択的に活性、非活性となる。

この実施の形態４によっても、実施の形態３と同様に、データ読出し中のバンクとデータ書込み又は消去中のバンクとでそれぞれ独立に、不良アドレスに対するブロック単位の置換制御が行われる。またこの実施の形態の場合、プリデコーダより前にコアアドレスのデコードを行うコアデコーダ４２０ａ，４２０ｂを設けることにより、先の実施の形態３に比べてアドレス線スイッチ回路３１８ａ，３１８ｂのスイッチ数を削減することができる。

図１０は、実施の形態３及び４のＲＷＷ型ＥＥＰＲＯＭでの不良ブロック置換の様子を示す概念図である。上では電源関係の説明を省略したが、ＲＷＷ仕様を満たすために、図示のように読み出し用電源４３１ａと書込み又は消去用電源４３１ｂに接続される別々の電源線４３２ａ，４３２ｂがバンクＢＡＮＫ０，ＢＡＮＫ１に対して共通に配設される。そして、各バンクの動作モードに応じてこれらの電源線４３２ａ，４３２ｂが電源線スイッチ回路４３３，４３４により選択されて各バンクＢＡＮＫ０，ＢＡＮＫ１に接続されるようになっている。

また、図１０では、一方のバンクＢＡＮＫ０は容量が大きく、複数のコア０〜ｎから構成され、他方のバンクＢＡＢＫ１は一つのコアで構成される場合を示している。各コアには８個のブロックＢＬＫ０〜ＢＬＫ７が正規のブロックとして用意され、各コア毎にコアアドレスを共通にするスペアブロックＲＢＬＫが設けられている。このスペアブロックＲＢＬＫが上述の冗長ブロック４０３を構成している。

実施の形態３，４においては、図１０に例示したように、例えばバンクＢＡＮＫ０内でコア１のブロックＢＬＫ７が×印で示したように不良である場合、同じコア１に付属するスペアブロックＰＢＬＫにより置換が行われる。即ち、実施の形態３，４でのブロック置換の制約は、同じバンク内に限られるだけでなく、同じコア内に限られる。即ち、あるコアに不良があった場合に、そのコアとコアアドレスを共通にするスペアブロックでしか置換できないという制約がある。

［第５の実施形態］
図８は、図７の実施の形態を変形して、プロック置換の自由度を増した実施の形態である。この実施の形態では、図７の実施の形態と異なり、コアデコーダ４２０ａ，４２０ｂに対して、ヒット信号ＨＩＴａ，ＨＩＴｂが入るようにしている。但し、この場合ヒット信号ＨＩＴａ，ＨＩＴｂは単なるアドレス一致検出信号のみではなく、置換すべきスペアブロックを含むコアのコアアドレスを含むものとする。

具体的には、図６に示した不良アドレス記憶回路３１２に、不良ブロックアドレスと同時に、その不良ブロックアドレスのブロックを置換すべきスペアブロックのコアアドレスを記憶しておく。アドレス比較回路３１３ａ，３１３ｂでは、不良アドレスの一致検出信号と同時に置換すべきスペアブロックが属するコアアドレスを含むヒット信号ＨＩＴａ，ＨＩＴｂを出力し、これをコアデコーダ４２０ａ，４２０ｂに送る。これにより、コアデコーダ４２０ａ，４２０ｂは、不良アドレスが検知されたときに指定されたコアアドレスをデコードしてスペアブロックを選択する。

図１１は、この実施の形態でのブロック置換の様子を図１０に対応させて示している。図示のように、例えばコア１のブロックＢＬＫ７が不良の場合に、そのコア１に属するスペアブロックＲＢＬＫに限らず、コア０のスペアブロックＲＢＬＫによってコア１内の不良ブロックＢＬＫ７を置換することが可能になる。従ってこの実施の形態によれば、不良ブロック置換の自由度が更に増し、高い救済効率を実現することができる。

［第６の実施形態］
図９は、バンク内でのブロック置換という制約をなくして、更にブロック置換の自由度を高めた実施の形態である。この実施の形態ではまず、先の実施の形態３〜５と異なり、バンクＢＡＮＫ０，ＢＡＮＫ１のメモリセルアレイ４０１とは独立に冗長ブロック４０３を有する。具体的に、冗長ブロック４０３がバンクＢＡＮＫ０，ＢＡＮＫ１と独立ということは、冗長ブロック４０３のデコード回路には、バンクＢＡＮＫ０，ＢＡＮＫ１のメモリセルアレイ４０１のデコード回路とは独立に、不良アドレスが検知されたときのみアドレスが供給されるということである。

即ち、各バンクＢＡＮＫ０，ＢＡＮＫ１のアドレス線スイッチ回路３１８ａ，３１８ｂとは別に、冗長ブロック４０３にも２系統のアドレス線３０５ａ，３０５ｂを切り換えるアドレス線スイッチ回路５０１ａ，５０１ｂが設けられている。また、各バンクＢＡＮＫ０，ＢＡＮＫ１にそれぞれ、２系統のアドレスバス線３０５ａ，３０５ｂに対応してコアデコーダ４２０ａ，４２０ｂが設けられると共に、これらと別に冗長ブロック４０３側にも、アドレスバス線３０５ａ，３０５ｂにそれぞれ対応してコアデコーダ５０２ａ，５０２ｂが設けられる。

各バンクＢＡＮＫ０，ＢＡＮＫ１のコアデコーダ４２０ａ，４２０ｂには、２系統のアドレス比較回路３１３ａ，３１３ｂの出力信号線４１１ａ，４１１ｂに得られるヒット信号ＨＩＴａ，ＨＩＴｂが反転して活性化信号として入る。冗長ブロック４０３側のコアデコーダ５０２ａ，５０２ｂには、出力信号線４１１ａ，４１１ｂに得られるヒット信号ＨＩＴａ，ＨＩＴｂがそのまま活性化信号として入る。

そして、コアデコーダ５０２ａの出力により一方のアドレス線スイッチ回路５０１ａをオンとし、コアデコーダ５０２ｂの出力により他方のアドレス線スイッチ回路５０２ｂをオンにする。また不良アドレス記憶回路３１２には不良ブロックアドレスと共に置換すべきスペアブロックのアドレスを記憶し、ヒット信号ＨＩＴａ，ＨＩＴｂに一致検出信号と同時にスペアブロックのアドレスを出力するようにする。コアデコーダ５０２ａ，５０２ｂの出力は、オアゲートＧにより論理和がとられ、これをコア選択信号として、冗長ブロック４０３側のプリデコーダ４０４の活性，非活性を制御する。

この実施の形態の場合、不良ブロックアドレスが検知されなければ、各バンクＢＡＮＫ０，ＢＡＮＫ１のコアデコーダ４２０ａ，４２０ｂが活性であり、ビジーレジスタ３１５の出力に応じて、各バンクＢＡＮＫ０，ＢＡＢＫ１について動作モードに対応したアクセスがなされる。不良ブロックアドレスが検出されると、各バンクＢＡＮＫ０，ＢＡＮＫ１のコアデコーダ４２０ａ，４２０ｂは非活性となり、代わって冗長ブロック４０３側のコアデコーダ５０２ａ，５０２ｂが活性となる。そして、動作モードに応じて、アドレス信号線３０５ａ，３０５ｂのアドレスにより、冗長プロック４０３がアクセスされ、特定のスペアブロックが選択される。

従ってこの実施の形態によると、冗長ブロック４０３は、バンクＢＡＮＫ０，ＢＡＮＫ１のいずれの不良ブロックに対しても置換できることになる。この実施の形態でのブロック置換の様子を概念的に示すと、図１２のようになる。図示の例では、冗長ブロック４０３の一つのスペアブロックＲＢＬＫ１は、バンクＢＡＮＫ０のコアｎ内の不良ブロックＢＬＫ７を置換し、他のスペアブロックＲＢＬＫ２，ＲＢＬＫ３はバンクＢＡＮＫ１内のブロックＢＬＫ６，ＢＬＫ７をそれぞれ置換している。以上のようにこの実施の形態によると、バンクの制約を除いてブロック置換ができ、置換の自由度及び救済効率が高いものとなる。

但し、上述のようにバンクの制約を外してブロック置換を行う場合に、冗長ブロック４０３側では各スペアブロック毎に動作モードに応じた電源関係の切り換え制御が必要になる。そのため、図１２に示すように、各スペアブロック毎に電源線スイッチ回路５０３が設けられる。具体的に、バンクＢＡＮＫ０がデータ読み出しモードにあり、そのバンク内のブロック置換を行う場合には、スペアブロックには読出し用の電源線４３２ａを接続するという制御が必要である。

［第７の実施形態］
図１０及び図１１では、バンクＢＡＮＫ０，ＢＡＮＫ１の容量が異なり、その容量に応じてスペアブロックを配置した場合を示している。この場合、容量の小さいバンクＢＡＮＫ１側ではスペアブロックの数が当然少ない。従って置換の範囲がバンク内に限定されていると、容量の小さい方のバンクでは多数のブロック置換ができなくなる。

図１３は、この点を考慮した実施の形態を、図１１に対応させて示している。バンクＢＡＮＫ０では、一つのコアに対して一つのスペアブロックＲＢＬＫを配置したのに対し、一つのコアで構成されるバンクＢＡＮＫ１には二つのスペアブロックを配置している。これにより、容量の小さいバンクＢＡＮＫ１内での置換効率を高いものとすることができる。より一般的にいえば、二つのバンクの容量が異なる場合に、容量の小さい方のバンクでのスペアブロックのメモリセルアレイに対する容量比を、容量の大きいバンクでのスペアブロックのメモリセルアレイに対する容量比に比べて大きく設定する。これにより、容量の小さいバンクでも効率的な不良ブロック置換が可能になる。

［第８の実施形態］
次に、メモリセルアレイに冗長ロウセルアレイを備えて、不良ロウ置換を行う実施の形態を説明する。この実施の形態において、メモリセルアレイのロウ方向には複数のブロックにまたがって連続するメインワード線が配設され、各ブロック毎に独立のワード線が配設される。そして、ロウメインデコーダでメインワード線選択を行い、この選択されたメインワード線に沿った複数ブロックのワード線がロウサブデコーダで選択される。この様なセルアレイ構成の場合、不良ロウの置換は、メインワード線単位で行うようにするのが通常である。これに対しこの実施の形態では、ブロック毎の不良ロウ置換を可能とする。同時に、ワード線に負電圧を印加するブロック単位のデータ消去モードにおいて、不良ロウのワード線及び非選択ブロックのワード線を０Ｖとして、無用な貫通電流が流れないようにすることを可能とする。

図１４は、この実施の形態でのメモリセルアレイ６０１とそのロウ系の選択駆動回路部の構成を示している。図ではメモリセルアレイ６０１は、ロウ方向に８ブロックＢＬＫ０〜ＢＬＫ７により構成された一つのコア部分を示している。通常同様のコアが複数個配置される。メモリセルアレイ６０１には、図１６に示すように、ブロックＢＬＫ０〜ＢＬＫ７に対して連続する、相補信号線であるメインワード線Ｍｉ，ＭＢｉが配置され、このメインワード線Ｍｉ，ＭＢｉにより選択される各ブロック毎のワード線ＷＬ０〜ＷＬ７が配置される。このメモリセルアレイ６０１に対して、冗長ロウセルアレイ６０２が配置されている。冗長ロウセルアレイ６０２は、一乃至複数本の冗長メインワード線を有する。

メモリセルアレイ６０１のメインワード線Ｍｉ，ＭＢｉを選択するのが、ロウメインデコーダ６０３であり、選択されたメインワード線Ｍｉ，ＭＢｉに基づいて各ブロック内のワード線ＷＬの選択を行うのが、各ブロック毎に設けられたロウサブデコーダ６０４（６０４ａ，６０４ｂ，…）である。ロウサブデコーダ６０４はこの実施の形態の場合、隣接する二つのブロックの間に二つずつ配置されている。ロウサブデコーダ６０４は具体的に、図１６に示すように、メインワード線Ｍｉ，ＭＢｉにより駆動されるＮＭＯＳトランジスタＱＮ１，ＱＰ１からなるトランスファゲートと、メインワード線ＭＢｉにより駆動されてワード線ＷＬをＶSSにリセットするためのＮＭＯＳトランジスタＱＮ２を有する。

ロウサブデコーダ６０４は具体的に、ワード線選択駆動回路６０６により動作モードに応じて発生されるワード線駆動電圧ＢＬＫＦ１〜４を、各ブロックのワード線ＷＬに転送するためのものである。この実施の形態の場合、ワード線選択駆動回路６０６は、図１６に示すように、隣接する２個ずつのブロックに共通の４個のドライバＦ１〜Ｆ４から構成される。また、ロウサブデコーダ６０４とワード線選択駆動回路６０６の間には更に、転送ゲート６０８（６０８ａ，６０８ｂ，…）が設けられている。これらの転送ゲート６０８は、ワード線選択駆動回路６０６の各ドライバＦ１〜Ｆ４の出力をロウサブデコーダ６０４に選択的に転送するものである。転送ゲート６０８は、ブロックアドレスをデコードするブロックデコーダ７６０７の相補出力ＢＲ，ＢＲＢ（ＢＲａ，ＢＲＢａ，ＢＲｂ，ＢＲＢｂ，…）により制御されＮＭＯＳトランジスタＱＮ３とＰＭＯＳトランジスタＱＰ２と、ロウサブデコーダ６０４への入力信号線をＶSSにリセットするためのＮＭＯＳトランジスタＱＮ４により構成される。

図１５に示すように、データ読み出し時の外部アドレスを取り込むアドレスバッファ６１０と、データ消去ベリファイ時に順次更新するアドレスを発生するアドレスカウンタ６１１の出力は、アドレス切り換え回路６１３により動作モードに応じて切り換えられて、プリデコーダ６１５、ワード線選択駆動回路６０６及びブロックデコーダ６０７に送られる。プリデコーダ６１５は、ロウアドレスとカラムアドレスを分離してそれぞれメインロウデコーダ６０３とカラムデコーダ（図示せず）に供給する。ワード線選択駆動回路６０６には、８ブロックを同時に選択するための信号（例えば、８ブロックでコアを構成する場合のコア選択信号）が与えられ、ワード線駆動電圧を発生する。図１４では、カラム系の構成を省略したが、通常のＥＥＰＲＯＭと同様にビット線選択を行うカラムデコーダ、このカラムデコーダで選択されたビット線の読出しデータを検出し、また書き込みデータをラッチするセンスアンプ回路を有する。

不良アドレス記憶回路６１２はこの実施の形態の場合、不良ロウアドレスと共に、不良ワード線を含むブロックアドレスを記憶するものとする。アドレス切り換え回路６１３により得られる内部アドレスと不良アドレス記憶回路６１２に記憶された不良アドレスの一致検出を行うアドレス比較回路６１４は、一致検出によりヒット信号ＨＩＴを出力し、これによりプリデコーダ６１５が非活性化され、冗長ロウ選択回路６０５が活性化されて、冗長ロウセルアレイ６０２による不良ロウの置き換えが行われる。

データ消去の場合は、アドレス切り換え回路６１３は、制御回路６１６から得られる消去モード制御信号ＥＲＳにより制御されて、不良アドレス記憶回路６１２の不良のロウアドレス及びブロックアドレスを取り込む。これにより、プリデコーダ６１５は不良ロウを選択し、ロウメインデコーダ６０３では不良ロウだけを“非選択”、その他のロウを“選択”とする。またブロックデコーダ６０７は消去対象ブロックを選択し、転送ゲート６０８を制御する。これにより、後に詳細を説明するが、消去対象として選択されたブロックでは、不良ワード線には０Ｖ、それ以外の全ワード線には負電圧ＶＢＢが与えられる。また、非選択ブロックではメインワード線の選択、非選択に拘わらず、全ワード線が０Ｖとなるように制御される。

ロウメインデコーダ６０３は、図１７のように構成される。ＮＡＮＤゲートＧ１１は、メインワード線を選択するデコード用ゲートである。このＮＡＮＤゲートＧ１１の出力ノードＮ１の信号は、消去モード以外のとき（即ち、消去制御信号ＥＲＳ＝“Ｌ”のとき）は転送ゲートＴＧ１によりそのままノードＮ２に転送される。また消去モードのとき（即ち、ＥＲＳ＝“Ｈ”のとき）は、クロックトインバータＣＩ１により反転されて転送される。

ノードＮ１の信号はインバータＩ１により反転した信号とともに、レベルシフタＬＳ１に入力されて、“Ｈ”レベルを正の昇圧回路出力ＶＳＷ、“Ｌ”レベルをＶＳＳ（接地）とする信号に変換される。更にその出力は、レベルシフタＬＳ２により、“Ｈ”レベルを電圧ＶＳＷ、“Ｌ”レベルを負の昇圧回路出力ＶＢＢとする信号に変換される。そして、レベルシフタＬＳ２の出力は、インバータＩ２，Ｉ３，Ｉ４を介して一方のメインワード線ＭＢｉに、インバータＩ２の出力はインバータＩ５で反転して他方のメインワード線Ｍｉにそれぞれ供給される。

これにより、データ読出しモードでは、選択されたメインワード線Ｍｉ，ＭＢｉは、Ｍｉ＝ＶＳＷ（例えば、４．８Ｖ）、ＭＢｉ＝ＶＢＢ（例えば、０Ｖ）となる。一方、データ消去モードでは、不良ロウとして選択されたメインワード線Ｍｉ，ＭＢｉが、Ｍｉ＝ＶＢＢ（例えば、−７．５Ｖ）、ＭＢｉ＝ＶＳＷ（例えば、２．５Ｖ）となる。つまり、データ読み出しとはロジック反転した“選択”状態となる。なお、冗長ロウセルアレイ６０２に対するロウメインデコーダ部分は、入力ＧＡｉ，ＧＢｉ，ＧＣｉに代わって、アドレス比較回路６１３での不良アドレスとの一致検出によるヒット信号ＨＩＴとブロックアドレス及びＶCCが入るだけであり、構成は同じである。

ワード線選択駆動回路６０６は、図１８のように構成される。各ドライバＦ１〜Ｆ４のＮＡＮＤゲートＧ２１が８ブロックに対する４セットのロウサブデコーダ６０４のうち１セットを選択するデコード用ゲートであり、選択状態で出力が“Ｌ”となる。このＮＡＮＤゲートＧ２１の出力は更に２段のＮＡＮＤゲートＧ２２，Ｇ２３を介し、２段のレベルシフタＬＳ３，ＬＳ４、及びインバータＩ８〜Ｉ１０を介して、ワード線駆動信号ＢＬＫが作られる。

ＮＡＮＤゲートＧ２２，Ｇ２３の制御入力には、動作モードに応じて異なる信号が入る。即ち、データ読み出し及び書き込みモードのときは、消去制御信号ＥＲＳ＝“Ｌ”であり、転送ゲートＴＧ２がオン、クロックトインバータＣＩ２がオフである。このとき、８ブロックを選択するコア選択信号Ｂｉが転送ゲートＴＧ２を通り、ＮＡＮＤゲートＧ２３に入力される。ＮＡＮＤゲートＧ２２には、コア選択信号ＢｉがインバータＩ６により反転されて入る。従って、ＮＡＮＤゲートＧ２３の出力ノードＮ３は、読出し及び書込みの選択状態で“Ｌ”となる。

ノードＮ３の信号は、レベルシフタＬＳ３により、“Ｈ”レベルがＶＳＷ、“Ｌ”レベルがＶSSの信号にレベル変換され、更にレベルシフタＬＳ４により、“Ｈ”レベルがＶＳＷ、“Ｌ”レベルがＶＢＢの信号に変換される。そしてレベル変換された信号はインバータＩ８〜Ｉ１０を介して取り出され、ワード線駆動信号ＢＬＫＦ１〜ＢＬＫＦ４のうち選択されたものが“Ｈ”（＝ＶＳＷ）になる。

消去モードでは、消去制御信号ＥＲＳ＝“Ｈ”であり、このとき転送ゲートＴＧ２はオフ、クロックトインバータＣＩ２がオンとなる。従って、ＮＡＮＤゲートＧ２２には“Ｌ”が入り、ＮＡＮＤゲートＧ２３には、コア選択信号ＢｉがクロックトインバータＣＩ２により反転されて入力される。この結果、ＮＡＮＤゲートＧ２３の出力ノードＮ３は、データ読み出し及び書込みとは反転したロジックとなり、選択状態で“Ｈ”となる。これにより、ワード線駆動信号ＢＬＫＦ１〜ＢＬＫＦ４の選択されたものが“Ｌ”（＝ＶＢＢ）になる。

ワード線駆動信号ＢＬＫＦ１〜ＢＬＫＦ４は、ブロックデコーダ６０７により選択される転送ゲート６０８を介してロウサブデコーダ６０４に転送される。ロウサブデコー６０４においては、メインワード線Ｍｉ，ＭＢｉの電位に応じて、選択されたワード線ＷＬに駆動電圧ＢＬＫＦが与えられる。

具体的に消去モードにおいて、ワード線駆動は次のように行われる。前述のようにロウメインデコーダ６０３により、不良ロウが選択されて、そのメインワード線の対は、Ｍｉ＝“Ｌ”（＝ＶＢＢ），ＭＢｉ＝“Ｈ”（＝ＶＳＷ）となり、それ以外のロウでは、Ｍｉ＝“Ｈ”（＝ＶＳＷ），ＭＢｉ＝“Ｌ”（＝ＶＢＢ）となる。一方、例えばブロックＢＬＫ０が選択されたとすると、ワード線選択駆動回路６０６により、ワード線駆動信号は、ＢＬＫＦ１〜ＢＬＫＦ４＝“Ｌ”（＝ＶＢＢ）となり、またブロックデコーダ６０７により、転送ゲート６０８ａのみ、制御信号がＢＲａ＝“Ｈ”，ＢＲＢａ＝“Ｌ”となり、オン状態になる。

以上の結果、消去ブロックＢＬＫ０では、ロウサブデコーダ６０４ａの転送ゲートがオフ、リセット用ＮＭＯＳトランジスタＱＮ２がオンとなり、不良ワード線がＶSS（＝０Ｖ）になる。それ以外のワード線は、ロウサブデコーダ６０４ａの転送ゲートがオンであり、ワード駆動信号ＢＬＫＦ１が転送ゲート６０８ａを介してワード線まで転送されて、ワード線が負電圧ＶＢＢとなる。これにより、不良ワード線に負電圧ＶＢＢを印加することなく、ブロック消去が行われる。従って、不良ワード線に負電圧ＶＢＢを印加することによる無用な貫通電流が流れなくなる。

またこのとき、非選択ブロックでは、転送ゲート６０８ｂ，６０８ｃ，…がオフであり、メインワード線Ｍｉ，ＭＢｉの如何に拘わらず、全ワード線がＶSSに設定される。従ってこの実施の形態によると、ブロック毎に異なる番地に不良が存在しても、昇圧回路からの無用な貫通電流パスが形成されることはない。また、不良アドレス情報としてロウアドレスと共にブロックアドレスを記憶しておくことにより、各ブロック毎に異なる番地の不良ワード線を置換することができる。これにより、高い救済効率を得ることができる。

［第９の実施形態］
実施の形態８では、データ消去時、不良アドレス記憶回路に保持した不良アドレスを内部アドレスとしてメインロウデコーダでデコードして、不良ロウを“非選択”状態とするデコード方式を用いている。従って、冗長ロウセルアレイにより置換できるのは、１ブロック内では１セット（４ワード線）に限られるという制約がある。これに対して、実施の形態９では、各ブロック内で複数ロウの置換を可能とする。

そのためには、実施の形態８におけるメインロウデコーダ６０３を図１９に示すように変更する。図示のように、各デコード用ＮＡＮＤゲートＧ１１の出力ノードＮ１に、ロウ選択信号ＳＥＬＢにより制御されるＮＯＲゲートＧ３１が設けられ、このＮＯＲゲートＧ３１の出力により選択情報が取り込まれる、ＮＯＲゲートＧ３２，Ｇ３３からなるラッチ回路（レジスタ）７０１を備える。このＮＯＲゲート７０１の出力がクロックトインバータＣＩ１に入る。

ＥＥＰＲＯＭの自動消去シーケンスでは、データ消去に先立って、消去対象となるブロック内の未書き込みのメモリセルに対するデータ書込みを行い、そのブロック内の全メモリセルを“書込み”状態に設定する。これは、消去後のメモリセルのしきい値を一定範囲に追い込むためである。この実施の形態では、データ消去に先立ち全ロウアドレスを更新してデータ書込みとベリファイ読出しを行う動作において、選択されたロウのロウメインデコーダのラッチ回路７０１に“１”（＝“Ｈ”）をセットする。即ち、選択信号ＳＥＬＢ＝“Ｌ”とＮＡＮＤゲートＧ２１の出力“Ｌ”によって、対応するレジスタ７０１には、“Ｈ”がセットされる。ロウメインデコーダが選択されたということは、そのロウが不良ではないことを意味する。不良ロウは、ベリファイ読出しにおいて冗長ロウセルアレイにより置換されるから、その不良ロウに対応するロウメインデコーダは選択されない。この選択されないロウメインデコーダのラッチ回路７０１のデータは、“０”（＝“Ｌ”）を保持する。

このようにして、データ消去に先立つ書込みとベリファイ動作において、ロウメインデコーダ６０６のラッチ回路７０１に、不良でないロウについてロウ選択情報である“１”をセットする。これにより、データ消去時、不良アドレス記憶回路６１２の不良アドレスを読み出してデコードすることなく、先の実施の形態８と同様に、不良ロウのメインワード線Ｍｉ，ＭＢｉについて“非選択”状態、即ち、Ｍｉ＝“Ｌ”，ＭＢｉ＝“Ｈ”とすることができる。従ってこの実施の形態９の場合、実施の形態８の図１５における不良アドレス記憶回路６１２からアドレス切り換え回路６１３へのアドレスデータ転送経路は要らなくなる。なお、ロウメインデコーダ６０３のレジスタ７０１にデータをセットするタイミングは、データ消去前の書込み動作に限らず、データ消去前に全ロウアドレスを更新するシーケンスがあれば、そのシーケンスにおいて行うことができる。

図２０及び図２１は、実施の形態９のＥＥＰＲＯＭでの自動データ消去シーケンスである。図２０は、データ消去前のデータ書込みサイクルである。初期条件を設定し（Ｓ１）、書込みベリファイをセットアップして（Ｓ２）、書込みベリファイ読出しを行う（Ｓ３）。このベリファイ読出しで選択されたロウアドレスのロウメインレジスタのラッチ回路７０１にはロウ選択情報である“１”をセットする（Ｓ４）。そして書込み状態が所定のしきい値範囲に入っているか否かを判定するベリファイ判定を行う（Ｓ５）。

判定結果がＮＧであれば、サイクルリミット判定を行う（Ｓ６）。サイクルリミットに達していない場合には、書込みを行い（Ｓ７）、サイクルをステップアップして（Ｓ８）、再度ステップＳ２に戻り、ベリファイと書込みを繰り返す。所定サイクルの書込みを行っても判定がＯＫにならず、サイクルリミットに達した場合には、書込みエラーｅｒｒｏｒ＝“１”をセットして（Ｓ９）、図２１のステップＳ３０に行く。

ステップＳ５での判定がＯＫであれば、サイクルを初期化し（Ｓ１０）、最終アドレスに達したか否かを判定して（Ｓ１１）、達していなければアドレスを更新し（Ｓ１２）、次のアドレスの書込みとベリファイを繰り返す。最終アドレスに達したら、次に図２１のデータ消去のフローに移る。消去ベリファイをセットアップし（Ｓ２１）、ベリファイ読出しを行い（Ｓ２２）、消去状態が所定のはきい値範囲に入っているか否かを判定する（Ｓ２３）。判定結果がＮＧであれば、サイクルリミット判定を行う（Ｓ２４）。リミットに達していない場合には、消去を行い（Ｓ２５）、サイクルをステップアップとして（Ｓ２６）、再度ステップＳ２１に戻り、ベリファイと消去を繰り返す。所定サイクルの消去を行っても判定がＯＫにならず、サイクルリミットに達した場合には、消去エラーｅｒｒｏｒ＝“１”をセットして、ステップＳ３０に行く。

ステップＳ２３での判定がＯＫであれば、サイクルを初期化し（Ｓ２８）、最終アドレスに達したか否かを判定して（Ｓ２９）、達していなければアドレスを更新し（Ｓ３０）、次のアドレスの消去とベリファイを繰り返す。最終アドレスに達したら、読出し条件にセットアップして（Ｓ３１）、終了する。実施の形態８での自動消去シーケンスは、図２０におけるステップＳ４がないだけで、他は図２０及び図２１と同じである。

［第１０の実施形態］
図２２は、冗長ロウセルアレイを持つＲＷＷ仕様のＥＥＰＲＯＭの実施の形態の全体構成を示す。図では、メモリセルアレイ７０１が二つのバンクＢＡＮＫ０，ＢＡＮＫ１に分けられ、その一方でデータ書込み又は消去を行っている間、他方でデータ読み出しを可能とする場合を示している。各バンクＢＡＮＫ０，ＢＡＮＫ１のメモリセルアレイ７０１に対して、冗長ロウセルアレイ７０３が設けられている。ここでは、実施の形態３等におけると同様に、メモリセルアレイ７０１と冗長ロウセルアレイ７０３にそれぞれ別々にプリデコーダ７０２，７０４が設けられている。

読出し用のアドレスバス線３０５ａと書込み又は消去用のアドレスバス線３０５ｂが併設され、これに対応して２系統のアドレス比較回路３１３ａ，３１３ｂを持つこと、系統のアドレス線スイッチ回路３１８ａ，３１８ｂ、ヒットアドレス線スイッチ回路４１０ａ，４１０ｂが設けられること、制御回路３１０からの制御信号により、バンクＢＡＮＫ０，ＢＡＮＫ１の一方をデータ書込み又は消去モードに設定するためのビジーレジスタ３１５を持つこと等、例えば先の実施の形態３等と同じである。実施の形態３等と異なる点は、実施の形態８で説明したように、不良アドレス記憶回路３１２の不良アドレスがデータ消去時、アドレス切り換え回路３１１により内部アドレスとして取り出されてデコードされることである。この実施の形態によると、ＲＷＷ仕様のＥＥＰＲＯＭにおいて、書込み又は消去モードにあるバンクと読出しモードにあるバンクとでそれぞれ独立に、不良ロウに対する救済が可能になる。

［第１１の実施形態］
ここまでの実施の形態において、不良アドレス記憶回路としては、フューズ回路が用いられる。フューズ回路には、機械的な切断により固定的にデータ記憶を行うメタルフューズ回路と、不揮発性メモリセルを用いた電気的書き換え可能なＲＯＭフューズがある。ＲＯＭフューズ回路は、読み出し時の消費電流が小さいが、回路が複雑であり、大きな面積を必要とする。これと比較して、メタルフューズ回路は面積を小さくできるが、消費電流は大きくなる。従ってメモリ容量の増大にともなってエリアペナルティが大きな問題になると、メタルフューズ回路が有効になる。

しかし周知のように、メタルフューズ回路は、プログラミングのためのフューズブロー工程が必要であり、これはダイソート装置からウェハ（或いはチップ）を取り出して実行しなければならない。例えばあるダイソートで不良アドレスが発見され、これを冗長セルアレイで置換するためには、ウェハをダイソート装置から取り出さねばならない。そして、フューズブローを行って再度そのウェハをダイソート装置に入れてダイソートを行うことが必要になる。従って、多くのウェハを検査する場合には、ダイソート毎にフューズブロー工程を設けることが必要となり、総ダイソート時間が長くなる。図２３は、以上の点を考慮して、総ダイソート時間の短縮を可能とした実施の形態の半導体メモリの概略チップ構成を示している。なおこの実施の形態は、先に説明した各実施の形態のＥＥＰＲＯＭに適用できることは勿論、ＤＲＡＭやＳＲＡＭ等の他の半導体メモリにも同様に適用が可能である。

図２３では、メモリチップ内の本体セルアレイと冗長セルアレイの置換に必要な回路部のみ示している。不良アドレス記憶回路８００と、この不良アドレス記憶回路８００に記憶された不良アドレスと入力アドレスの一致検出を行うアドレス比較回路８０３を有し、更に一致検出出力によりアドレス置換制御を行う制御回路８０４を有する。

不良アドレス記憶回路８００は、メタルフューズとしてアルミニウム・フューズを用いたアルミフューズ回路８０１の他に、ＲＯＭフューズ回路８０２を有する。アルミフューズ回路８０１は、周知のようにフューズブローにより機械的な切断を行うことで、不良アドレスを固定的に記憶するものである。これに対して、ＲＯＭフューズ回路８０２は、ダイソートで発見された不良アドレスを一時的に書き込んで保持するための一時記憶回路であり、適当な複数のアドレスを記憶できる容量を有するものとする。このＲＯＭフューズ回路８０２の書き込み・消去は、ウェハ（或いはチップ）をダイソート装置内に保持したまま、制御回路８０４により行うことが可能である。

ＲＯＭフューズ回路８０２は、図２４に示すように、本体セルアレイのメモリセルと同様の電気的書き換え可能な不揮発性メモリセルＭＣを用いて構成されるＲＯＭフューズアレイ８１１を有する。ＲＯＭフューズアレイ８１１の容量は本体セルアレイに比べると極めて小さいので、本体セルアレイと同様の加工条件が得られるように、パターンの規則性を確保するためのダミーセルが配列される。制御回路８０４からこのＲＯＭフューズアレイ８１１の書き込み・消去を制御するために、高電圧等を発生するバイアス回路８１３が設けられ、また選択ゲートや書き込み負荷を内蔵するスイッチ回路８１２が設けられている。スイッチ回路８１２で選択された不良アドレスは、バッファ回路８１４を介して出力される。

この実施の形態でのダイソートフローを、従来例と比較して、図２５を用いて説明する。図２５（ｂ）は、アドレス記憶回路がフューズ回路のみで構成された従来の場合である。この場合、ダイソートＡが終了すると、ここで発見された不良アドレスは、ウェハ（又はチップ）をダイソート装置から取り出し、フューズブローを行って記憶する。そして再びウェハ（或いはチップ）をダイソート装置に入れてダイソートＢを行い、ダイソートＢが終了すると、ここで発見された不良アドレスは、ウェハ（又はチップ）をダイソート装置から取り出し、フューズブローを行う。以下、同様の操作の繰り返しとなる。

これに対して、図２５（ａ）は、ＲＯＭフューズ回路８００を持つこの実施の形態の場合である。ダイソートＡが終了し、ここで発見された不良アドレスは、ＲＯＭフューズ回路８００に一時書き込んで保持する。この不良アドレス書き込みは、外部からの電気的信号入力により行うことができるから、ウェハ（或いはチップ）をダイソート装置に入れたまま可能である。そしてこのＲＯＭフューズ回路８０２とアドレス比較回路８０３によって、不良アドレスの置換制御が行われるようにして、次のダイソートＢを行う。このダイソートＢで発見された不良アドレスも、ＲＯＭフューズ回路８００に一時書き込んで保持する。

図２５（ａ）では、ダイソートＣまで行った後、これまでのダイソートＡ〜Ｃで一時保持された不良アドレスを一括してアルミフューズ回路８０１に移し替えるフューズブローを行う例を示している。即ち、この段階でウェハ（或いはチップ）をダイソート装置から取り出し、これまでにＲＯＭフューズ回路８０２に保持された不良アドレスを読み出して、その不良アドレスのフューズブローを行う。以下、ＲＯＭフューズ回路８０２をリセットして、同様のシーケンスでダイソートを行う。ＲＯＭフューズ回路８０２の容量が十分であれば、総ダイソートが終了した後に、アルミフューズ回路８０１に対して一回のプログラミングを行えばよい。

以上のようにこの実施の形態によると、フューズブローを複数のダイソート後に一括して行うことができるから、フューズブローの工程数を削減することができる。フューズブローを行うには、ダイソート装置からウェハ（又はチップ）を取り出さなければならないから、フューズブロー工程数の削減は、総ダイソート時間の大幅な短縮を可能とする。

［第１２の実施形態］
図２６は、図２３の実施の形態におけるＲＯＭフューズ回路８０２の部分に、ラッチ回路８２１を用いた実施の形態である。ラッチ回路８２１は、図２７に示すような周知のラッチを、必要なアドレス情報を記憶するに足る個数分用いて構成される。ラッチ回路８２１に保持された不良アドレスとアルミフューズ回路８０１の保持された不良アドレスは、スイッチ８２２により切り換えてアドレス比較回路８０３に送られるようになっている。

この実施の形態でのダイソートのフローも、図２５（ａ）と同様であり、ダイソートＡで発見された不良アドレスはラッチ回路８２１に一時保存する。次のダイソートＢでは、ラッチ回路８２１に保持された不良アドレスが比較回路８０３に入るように、スイッチ８２２を制御する。これにより、ダイソートＡで発見された不良アドレスを置換してダイソートＢが行われる。そして、複数の或いは全てのダイソートでラッチ回路８２１に保持された不良アドレスは、一括してフューズ回路８０１に書き込まれる。

この実施の形態によっても、フューズブロー工程数の削減による総ダイソート時間の短縮が図られる。ラッチ回路はデータが揮発性であるが、ＲＯＭフューズ回路のような書き込み・消去の制御に要する回路部が要らず、回路構成が簡単で、エリアペナルティも小さいという利点を有する。また、ラッチ回路は、不良アドレスの一時保持以外の他の用途にも利用することができる。

以上述べたようにこの発明によれば、複数カラム分の冗長カラムセルアレイに対してそれぞれ冗長センスアンプ回路を設け、データ読み出し時には同時に正規のセルアレイデータと冗長セルアレイデータが同時に読み出されるようにして、センスアンプスイッチ回路とデータスイッチ回路により、不良アドレスに対応する不良データの置換を行うようにしている。これにより、効率的な複数カラム不良の救済が可能となる。この方式は特に、アドレスバス線とデータバス線とを複数バンクに対して共通に配設するＲＷＷ仕様のＥＥＰＲＯＭに適用して効果がある。またこの発明によると、各バンクに冗長セルアレイブロックを配置して、データ読出し中のバンクとデータ書込み又は消去中のバンクとでそれぞれ独立に、不良アドレスに対するブロック単位の置換制御を可能としたＲＷＷ仕様のＥＥＰＲＯＭが得られる。更にこの発明によると、冗長ロウセルアレイを備えて、データ消去モードにおいて、不良ワード線には０Ｖを与え、他のワード線には負電圧を与えるようにして、無用な貫通電流パスを形成することなく、効率的なロウ不良救済を可能としたＥＥＰＲＯＭが得られる。

この発明の実施の形態による冗長カラムセルアレイを持つＥＥＰＲＯＭの構成を示す図である。 同実施の形態におけるメモリセルアレイの構成を示す図である。 冗長カラムセルアレイを持つ他の実施の形態によるＲＷＷ仕様ＥＥＰＲＯＭの構成を示す図である。 同実施の形態におけるアドレス供給部の構成を示す図である。 冗長カラムセルアレイを持つ他の実施の形態によるＲＷＷ仕様ＥＥＰＲＯＭの構成を示す図である。 同実施の形態におけるアドレス供給部の構成を示す図である。 冗長セルアレイブロックを持つ他の実施の形態によるＲＷＷ仕様ＥＥＰＲＯＭの構成を示す図である。 冗長セルアレイブロックを持つ他の実施の形態によるＲＷＷ仕様ＥＥＰＲＯＭの構成を示す図である。 冗長セルアレイブロックを持つ他の実施の形態によるＲＷＷ仕様ＥＥＰＲＯＭの構成を示す図である。 図５及び図７の実施の形態における冗長セルアレイブロックによるブロック置換の態様を示す図である。 図８の実施の形態における冗長セルアレイブロックによるブロック置換の態様を示す図である。 図９の実施の形態における冗長セルアレイブロックによるブロック置換の態様を示す図である。 図５及び図７の実施の形態を変形した実施の形態における冗長セルアレイブロックによるブロック置換の態様を示す図である。 冗長ロウセルアレイを持つ実施の形態によるＥＥＰＲＯＭの構成を示す図である。 同実施の形態におけるアドレス供給部の構成を示す図である。 同実施の形態における要部の具体構成を示す図である。 同実施の形態におけるロウメインデコーダの構成を示す図である。 同実施の形態におけるワード線選択駆動回路の構成を示す図である。 冗長ロウセルアレイを持つ他の実施の形態によるＥＥＰＲＯＭのロウメインデコーダの構成を示す図である。 図１９のロウメインデコーダを持つ実施の形態での自動データ消去のシーケンスの前半を示す図である。 同シーケンスの後半を示す図である。 冗長ロウセルアレイを持つ他の実施の形態によるＲＷＷ仕様のＥＥＰＲＯＭの構成を示す図である。 この発明の他の実施の形態による半導体メモリの概略構成を示す図である。 同実施の形態におけるＲＯＭフューズ回路の構成を示す図である。 同実施の形態のダイソートフローを従来例と比較して示す図である。 この発明の他の実施の形態による半導体メモリの概略構成を示す図である。 同実施の形態において用いられるラッチの構成を示す図である。

符号の説明

１０１…メモリセルアレイ、２０１…冗長カラムセルアレイ、１０２…ロウデコーダ、１０３…カラムデコーダ、１０４…センスアンプ回路、１０５…冗長センスアンプ回路、１０６…アドレスバッファ、１０７…プリデコーダ、１０８…不良アドレス記憶回路、１０９…アドレス切り換え回路、１１０…不良Ｉ／Ｏデコーダ、１１１…ブロックセット番号デコーダ、１１２…データスイッチ回路、１１３…データバッファ、３０４…冗長カラムセルアレイ、３０５ａ…読出し用アドレスバス線、３０５ｂ…書込み又は消去用アドレスバス線、３０６ａ…読み出し用データバス線、３０６ｂ…書込み又は消去用データバス線、３１５…ビジーレジスタ、３１６ａ，３１６ｂ…データ線スイッチ回路、３１７ａ，３１７ｂ…データ線スイッチ回路、３１９ａ，３１９ｂ…センスアンプ回路、３２０ａ，３２０ｂ…冗長センスアンプ回路、３２１ａ，３２１ｂ…データバッファ、３０７…アドレスバッファ、３０８…アドレスラッチ、３０９…アドレスカウンタ、３１０…制御回路、３１１…アドレス切り換え回路、３１２…不良アドレス記憶回路、３１３ａ，３１３ｂ…アドレス比較回路、３１４ａ，３１４ｂ…不良Ｉ／Ｏデコーダ、４０１…メモリセルアレイ、４０２…プリデコーダ、４０３…冗長セルアレイブロック、４０４…プリデコーダ、４１０ａ，４１０ｂ…ヒットアドレススイッチ回路、４２０ａ，４２０ｂ…コアデコーダ、４２１ａ，４２１ｂ…コアスイッチ回路、６０１…メモリセルアレイ、６０２…冗長ロウセルアレイ、５０３…ロウメインデコーダ、６０４…ロウサブデコーダ、６０５…冗長ロウ選択回路、６１５…プリデコーダ、６０６…ワード線選択駆動回路、６０８…転送ゲート、６０７…ブロックデコーダ、６１２…アドレスバッファ、６１１…アドレスカウンタ、６１２…不良アドレス記憶回路、５１３…アドレス切り換え回路、６１４…アドレス比較回路、６１６…制御回路、７０１…ラッチ回路、８００…不良アドレス記憶回路、８０１…アルミフューズ回路、８０２…ＲＯＭフューズ回路、８２１…ラッチ回路。

Claims (5)

1. 電気的書き換え可能な不揮発性メモリセルを配列して構成され、互いに独立してアクセス可能な少なくとも二つのバンクに分割されたメモリセルアレイと、
   このメモリセルアレイの不良ビット線を救済するために各バンク毎に設けられた冗長カラムセルアレイと、
   前記メモリセルアレイの各バンク毎に設けられたデコード回路と、
   前記少なくとも二つのバンクに共通に配設された、データ読み出し用の第１のアドレスバス線及びデータ書込み又は消去用の第２のアドレスバス線と、
   前記少なくとも二つのバンクに共通に配設された、データ読み出し用の第１のデータバス線及びデータ書込み又は消去用の第２のデータバス線と、
   前記第１のデータバス線に接続された前記メモリセルアレイの並列読出しデータを検知増幅する複数個の第１のセンスアンプ回路と、
   前記第２のデータバス線に接続された前記メモリセルアレイの並列ベリファイ読出しデータを検知増幅する複数個の第２のセンスアンプ回路と、
   各バンク毎に設けられて、あるバンクがデータ書込み又は消去モードとして選択されていることを示すと同時に前記第１及び第２のアドレスバス線の接続切り換え制御、及び前記第１及び第２のデータバス線の接続切り換え制御に用いられるビジー信号を出すビジー信号回路と、
   前記メモリセルアレイの不良アドレス及びこの不良アドレスに対応するデータの入出力がなされるべき入出力端子を記憶する不良アドレス記憶回路と、
   前記冗長カラムセルアレイの読出しデータを検知増幅するための前記第１のデータバス線に接続された第１の冗長センスアンプ回路と、
   前記冗長カラムセルアレイのベリファイ読出しデータを検知増幅するための前記第２のデータバス線に接続された第２の冗長センスアンプ回路と、
   データ読み出し時に前記第１のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良アドレスの一致を検出する第１のアドレス比較回路と、
   データ書込み又は消去時に前記第２のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良アドレスの一致を検出する第２のアドレス比較回路と、
   前記第１のアドレス比較回路の一致検出された不良アドレスに対応して前記不良アドレス記憶回路から読み出された前記入出力端子の情報に基づいて、前記複数の第１のセンスアンプ回路の出力の一部を前記第１の冗長センスアンプ回路の出力により置き換える第１のデータスイッチ回路と、
   前記第２のアドレス比較回路の一致検出された不良アドレスに対応して前記不良アドレス記憶回路から読み出された前記入出力端子の情報に基づいて、前記複数の第２のセンスアンプ回路の出力の一部を前記第２の冗長センスアンプ回路の出力により置き換える第２のデータスイッチ回路と
   を有することを特徴とする半導体メモリ。
   
2. 電気的書き換え可能な不揮発性メモリセルを配列して構成され、データ消去の最小単位であるブロックの複数個の集合からなるコアが複数個配列されて構成されたメモリセルアレイと、前記メモリセルアレイの不良ブロックを救済するために前記コア毎に１個ずつ設けられるスペアブロックにより構成された冗長セルアレイブロックとを、それぞれが備え、互いに独立してアクセス可能な少なくとも２つのバンクと、
   前記各バンクのメモリセルアレイと冗長セルアレイブロックにそれぞれ設けられたデコード回路と、
   前記少なくとも二つのバンクに共通に配設された、データ読み出し用の第１のアドレスバス線及びデータ書込み又は消去用の第２のアドレスバス線と、
   各バンク毎に設けられて、対応するバンクがデータ書込み又は消去モードとして選択されていることを示すビジー信号を出すビジー信号回路と、
   各バンク毎に設けられて、このビジー信号回路から出力されるビジー信号に応じて前記第１及び第２のアドレスバス線の一方を選択して、対応する前記各バンクのメモリセルアレイと冗長セルアレイブロックにそれぞれ設けられた前記デコード回路に接続するアドレス線スイッチ回路と、
   前記メモリセルアレイの不良ブロックアドレスとその不良ブロックアドレスのブロックを置換すべき前記スペアブロックのコアアドレスを記憶する不良アドレス記憶回路と、
   データ読み出し時に前記第１のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第１出力信号線に出力する第１のアドレス比較回路と、
   データ書込み又は消去時に前記第２のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第２出力信号線に出力する第２のアドレス比較回路と、
   各バンク毎に設けられ、前記第１及び第２のアドレスバス線と前記第１及び第２出力信号線にそれぞれ接続され、前記第１出力信号線から一致検出信号が出力されない場合に、前記第１のアドレスバス線に供給されるアドレスのうちコアアドレスをデコードしてデコード結果を出力し、前記第１出力信号線から一致検出信号が出力された場合に、前記第１出力信号線に供給される前記置換すべき前記スペアブロックのコアアドレスをデコードしてデコード結果を出力するとともに、前記第２出力信号線から一致検出信号が出力されない場合に、前記第２のアドレスバス線に供給されるアドレスのうちコアアドレスをデコードしてデコード結果を出力し、前記第２出力信号線から一致検出信号が出力された場合に、前記第２出力信号線に供給される前記置換すべき前記スペアブロックのコアアドレスをデコードしてデコード結果を出力するコアデコーダと、
   各バンク毎に設けられて、前記ビジー信号回路から出力されるビジー信号により、前記コアデコーダの２つのデコード結果のいずれか一方を選択して、前記メモリセルアレイ及び前記冗長セルアレイブロックに供給するコアスイッチ回路と、
   各バンク毎に設けられて、前記第１及び第２出力信号線からの一致検出信号により各バンクにおいて、前記メモリセルアレイに設けられたデコード回路を非活性とし、前記冗長セルアレイブロックに設けられたデコード回路を活性にするヒットアドレススイッチ回路と
   を有することを特徴とする半導体メモリ。
   
3. 前記コアデコーダは、不良アドレスが検出されたときに前記不良アドレス記憶回路に記憶された前記置換すべき前記スペアブロックのコアアドレスをデコードするように構成され、各バンク内の前記メモリセルアレイにおけるある前記コアの不良ブロックを、同一バンク内の別のコアのスペアブロックにより置換できるようにしたことを特徴とする請求項２記載の半導体メモリ。
   
4. 前記少なくとも二つのバンクの容量が異なり、容量の大きい方のバンクでの冗長セルアレイブロックのメモリセルアレイに対する容量比に比べて、容量の小さい方のバンクの冗長セルアレイブロックのメモリセルアレイに対する容量比を大きく設定したことを特徴とする請求項２記載の半導体メモリ。
   
5. 電気的書き換え可能な不揮発性メモリセルを配列して構成され、データ消去の最小単位であるブロックの複数個の集合からなるコアが複数個配列されて構成されたメモリセルアレイをそれぞれが備え、互いに独立してアクセス可能な少なくとも２つのバンクと、
   各バンクの前記メモリセルアレイの不良ブロックを救済するために各バンクとは独立に設けられ一個のスペアブロックを有する一乃至複数のコアからなる冗長セルアレイブロックと、
   前記各バンクのメモリセルアレイと前記冗長セルアレイブロックにそれぞれ設けられたデコード回路と、
   前記各バンクに共通に配設された、データ読み出し用の第１のアドレスバス線及びデータ書込み又は消去用の第２のアドレスバス線と、
   各バンク毎に設けられて、対応するバンクがデータ書込み又は消去モードとして選択されていることを示すビジー信号を出すビジー信号回路と、
   各バンク毎に設けられ、前記ビジー信号回路から出力されるビジー信号に応じて前記第１及び第２のアドレスバス線の一方を選択して前記メモリセルアレイに接続する第１のアドレス線スイッチ回路と、
   前記冗長セルアレイブロックに設けられ、前記第１及び第２のアドレスバス線を前記冗長セルアレイブロックに設けられた前記デコード回路に接続する第２のアドレス線スイッチ回路と、
   前記メモリセルアレイの不良ブロックアドレスとその不良ブロックアドレスのブロックを置換すべき前記スペアブロックのコアアドレスを記憶する不良アドレス記憶回路と、
   データ読み出し時に前記第１のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第１出力信号線に出力する第１のアドレス比較回路と、
   データ書込み又は消去時に前記第２のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第２出力信号線に出力する第２のアドレス比較回路と、
   前記各バンク毎に設けられ、前記第１及び第２出力信号線から一致検出出力を出さないときに活性化され、前記第１及び第２のアドレスバス線に供給されるアドレスのうちコアアドレスをデコードしてデコード結果を出力する第１のコアデコーダと、
   前記各バンク毎に設けられ、前記第１のコアデコーダの前記デコード結果を前記ビジー信号回路から出力されるビジー信号により選択して前記メモリセルアレイに設けられた前記デコード回路に供給するコアスイッチ回路と、
   前記冗長セルアレイブロックに設けられ、前記第１及び第２出力信号線から前記置換すべきスペアブロックのコアアドレスをデコードしてデコード結果を前記冗長セルアレイブロックに設けられた前記デコード回路に供給する第２のコアデコーダと
   を有することを特徴とする半導体メモリ。

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