JP4950816B2 - 半導体メモリ - Google Patents
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各バンク毎に設けられて、対応するバンクがデータ書込み又は消去モードとして選択されていることを示すビジー信号を出すビジー信号回路と、
各バンク毎に設けられ、前記ビジー信号回路から出力されるビジー信号に応じて前記第1及び第2のアドレスバス線の一方を選択して前記メモリセルアレイに接続する第1のアドレス線スイッチ回路と、前記冗長セルアレイブロックに設けられ、前記第1及び第2のアドレスバス線を前記冗長セルアレイブロックに設けられた前記デコード回路に接続する第2のアドレス線スイッチ回路と、前記メモリセルアレイの不良ブロックアドレスとその不良ブロックアドレスのブロックを置換すべき前記スペアブロックのコアアドレスを記憶する不良アドレス記憶回路と、データ読み出し時に前記第1のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第1出力信号線に出力する第1のアドレス比較回路と、データ書込み又は消去時に前記第2のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第2出力信号線に出力する第2のアドレス比較回路と、前記各バンク毎に設けられ、前記第1及び第2出力信号線から一致検出出力を出さないときに活性化され、前記第1及び第2のアドレスバス線に供給されるアドレスのうちコアアドレスをデコードしてデコード結果を出力する第1のコアデコーダと、前記各バンク毎に設けられ、前記第1のコアデコーダの前記デコード結果を前記ビジー信号回路から出力されるビジー信号により選択して前記メモリセルアレイに設けられた前記デコード回路に供給するコアスイッチ回路と、前記冗長セルアレイブロックに設けられ、前記第1及び第2出力信号線から前記置換すべきスペアブロックのコアアドレスをデコードしてデコード結果を前記冗長セルアレイブロックに設けられた前記デコード回路に供給する第2のコアデコーダとを有することを特徴とする。
図1は、カラム冗長回路を備えた実施の形態1によるEEPROMの構成を示している。メモリセルアレイ101は、複数本ずつのヒット線BLとワード線WLが配設され、それらの各交差部に図2に示すようにメモリセルMCが配置されて構成される。メモリセルMCは、浮遊ゲートと制御ゲートを積層してなるMOSトランジスタ構造を有し、浮遊ゲートへの電荷の注入の有無によるしきい値の差を二値データとして不揮発に記憶する。図2では、NOR型EEPROMを例を示しているが、以下の各実施の形態においても同様のメモリセルアレイ構成を用いるものとする。
図3及び図4は、RWW(Read While Write)仕様のEERPOMについて、カラム冗長回路を備えた実施の形態である。RWW仕様のEEPROMは、メモリセルアレイが少なくとも二つのバンクに分けられ、一方のパンクでデータ書込み又は消去が行われている間に、他方のバンクでのデータ読み出しを並行して行うことを可能としたものである。図3の例では、メモリセルアレイ101が二つのバンクBANK0,BANK1により構成される場合を示している。
図5及び図6は、RWW仕様のEEPROMであって、メモリセルアレイのデータ消去の最小単位となる、複数のメモリセルの集合であるブロックを不良救済の置換単位とするブロック冗長回路方式の実施の形態である。メモリセルアレイ401は、基本的に先の実施の形態1,2と同じ構成のものであるが、実施の形態2と同様に少なくとも二つのバンクBANK0,BANK1に分けられている。各バンクのメモリセルアレイ401に対して、その中の不良ブロックを置換するために、冗長セルアレイブロック(以下、単に冗長ブロックという)403が設けられている。冗長ブロック403は一乃至複数個のスペアブロックにより構成される。
図7は、実施の形態3を変形した実施の形態である。この実施の形態が図5と異なる点は、各バンクBANK0,BANK1に、2系統のアドレスバス線305a,305bにそれぞれ対応して、バンク内のコア選択を行うコアデコーダ420a,420bを設けている点である。ここで、“コア”とは、データ消去の最小単位となるブロックの複数個の集合であり、例えば8個のブロックで一つのコアを構成する。バンクは、一乃至複数個のコアで構成されることになる。
図8は、図7の実施の形態を変形して、プロック置換の自由度を増した実施の形態である。この実施の形態では、図7の実施の形態と異なり、コアデコーダ420a,420bに対して、ヒット信号HITa,HITbが入るようにしている。但し、この場合ヒット信号HITa,HITbは単なるアドレス一致検出信号のみではなく、置換すべきスペアブロックを含むコアのコアアドレスを含むものとする。
図9は、バンク内でのブロック置換という制約をなくして、更にブロック置換の自由度を高めた実施の形態である。この実施の形態ではまず、先の実施の形態3〜5と異なり、バンクBANK0,BANK1のメモリセルアレイ401とは独立に冗長ブロック403を有する。具体的に、冗長ブロック403がバンクBANK0,BANK1と独立ということは、冗長ブロック403のデコード回路には、バンクBANK0,BANK1のメモリセルアレイ401のデコード回路とは独立に、不良アドレスが検知されたときのみアドレスが供給されるということである。
図10及び図11では、バンクBANK0,BANK1の容量が異なり、その容量に応じてスペアブロックを配置した場合を示している。この場合、容量の小さいバンクBANK1側ではスペアブロックの数が当然少ない。従って置換の範囲がバンク内に限定されていると、容量の小さい方のバンクでは多数のブロック置換ができなくなる。
次に、メモリセルアレイに冗長ロウセルアレイを備えて、不良ロウ置換を行う実施の形態を説明する。この実施の形態において、メモリセルアレイのロウ方向には複数のブロックにまたがって連続するメインワード線が配設され、各ブロック毎に独立のワード線が配設される。そして、ロウメインデコーダでメインワード線選択を行い、この選択されたメインワード線に沿った複数ブロックのワード線がロウサブデコーダで選択される。この様なセルアレイ構成の場合、不良ロウの置換は、メインワード線単位で行うようにするのが通常である。これに対しこの実施の形態では、ブロック毎の不良ロウ置換を可能とする。同時に、ワード線に負電圧を印加するブロック単位のデータ消去モードにおいて、不良ロウのワード線及び非選択ブロックのワード線を0Vとして、無用な貫通電流が流れないようにすることを可能とする。
実施の形態8では、データ消去時、不良アドレス記憶回路に保持した不良アドレスを内部アドレスとしてメインロウデコーダでデコードして、不良ロウを“非選択”状態とするデコード方式を用いている。従って、冗長ロウセルアレイにより置換できるのは、1ブロック内では1セット(4ワード線)に限られるという制約がある。これに対して、実施の形態9では、各ブロック内で複数ロウの置換を可能とする。
図22は、冗長ロウセルアレイを持つRWW仕様のEEPROMの実施の形態の全体構成を示す。図では、メモリセルアレイ701が二つのバンクBANK0,BANK1に分けられ、その一方でデータ書込み又は消去を行っている間、他方でデータ読み出しを可能とする場合を示している。各バンクBANK0,BANK1のメモリセルアレイ701に対して、冗長ロウセルアレイ703が設けられている。ここでは、実施の形態3等におけると同様に、メモリセルアレイ701と冗長ロウセルアレイ703にそれぞれ別々にプリデコーダ702,704が設けられている。
ここまでの実施の形態において、不良アドレス記憶回路としては、フューズ回路が用いられる。フューズ回路には、機械的な切断により固定的にデータ記憶を行うメタルフューズ回路と、不揮発性メモリセルを用いた電気的書き換え可能なROMフューズがある。ROMフューズ回路は、読み出し時の消費電流が小さいが、回路が複雑であり、大きな面積を必要とする。これと比較して、メタルフューズ回路は面積を小さくできるが、消費電流は大きくなる。従ってメモリ容量の増大にともなってエリアペナルティが大きな問題になると、メタルフューズ回路が有効になる。
図26は、図23の実施の形態におけるROMフューズ回路802の部分に、ラッチ回路821を用いた実施の形態である。ラッチ回路821は、図27に示すような周知のラッチを、必要なアドレス情報を記憶するに足る個数分用いて構成される。ラッチ回路821に保持された不良アドレスとアルミフューズ回路801の保持された不良アドレスは、スイッチ822により切り換えてアドレス比較回路803に送られるようになっている。
Claims (5)
- 電気的書き換え可能な不揮発性メモリセルを配列して構成され、互いに独立してアクセス可能な少なくとも二つのバンクに分割されたメモリセルアレイと、
このメモリセルアレイの不良ビット線を救済するために各バンク毎に設けられた冗長カラムセルアレイと、
前記メモリセルアレイの各バンク毎に設けられたデコード回路と、
前記少なくとも二つのバンクに共通に配設された、データ読み出し用の第1のアドレスバス線及びデータ書込み又は消去用の第2のアドレスバス線と、
前記少なくとも二つのバンクに共通に配設された、データ読み出し用の第1のデータバス線及びデータ書込み又は消去用の第2のデータバス線と、
前記第1のデータバス線に接続された前記メモリセルアレイの並列読出しデータを検知増幅する複数個の第1のセンスアンプ回路と、
前記第2のデータバス線に接続された前記メモリセルアレイの並列ベリファイ読出しデータを検知増幅する複数個の第2のセンスアンプ回路と、
各バンク毎に設けられて、あるバンクがデータ書込み又は消去モードとして選択されていることを示すと同時に前記第1及び第2のアドレスバス線の接続切り換え制御、及び前記第1及び第2のデータバス線の接続切り換え制御に用いられるビジー信号を出すビジー信号回路と、
前記メモリセルアレイの不良アドレス及びこの不良アドレスに対応するデータの入出力がなされるべき入出力端子を記憶する不良アドレス記憶回路と、
前記冗長カラムセルアレイの読出しデータを検知増幅するための前記第1のデータバス線に接続された第1の冗長センスアンプ回路と、
前記冗長カラムセルアレイのベリファイ読出しデータを検知増幅するための前記第2のデータバス線に接続された第2の冗長センスアンプ回路と、
データ読み出し時に前記第1のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良アドレスの一致を検出する第1のアドレス比較回路と、
データ書込み又は消去時に前記第2のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良アドレスの一致を検出する第2のアドレス比較回路と、
前記第1のアドレス比較回路の一致検出された不良アドレスに対応して前記不良アドレス記憶回路から読み出された前記入出力端子の情報に基づいて、前記複数の第1のセンスアンプ回路の出力の一部を前記第1の冗長センスアンプ回路の出力により置き換える第1のデータスイッチ回路と、
前記第2のアドレス比較回路の一致検出された不良アドレスに対応して前記不良アドレス記憶回路から読み出された前記入出力端子の情報に基づいて、前記複数の第2のセンスアンプ回路の出力の一部を前記第2の冗長センスアンプ回路の出力により置き換える第2のデータスイッチ回路と
を有することを特徴とする半導体メモリ。
- 電気的書き換え可能な不揮発性メモリセルを配列して構成され、データ消去の最小単位であるブロックの複数個の集合からなるコアが複数個配列されて構成されたメモリセルアレイと、前記メモリセルアレイの不良ブロックを救済するために前記コア毎に1個ずつ設けられるスペアブロックにより構成された冗長セルアレイブロックとを、それぞれが備え、互いに独立してアクセス可能な少なくとも2つのバンクと、
前記各バンクのメモリセルアレイと冗長セルアレイブロックにそれぞれ設けられたデコード回路と、
前記少なくとも二つのバンクに共通に配設された、データ読み出し用の第1のアドレスバス線及びデータ書込み又は消去用の第2のアドレスバス線と、
各バンク毎に設けられて、対応するバンクがデータ書込み又は消去モードとして選択されていることを示すビジー信号を出すビジー信号回路と、
各バンク毎に設けられて、このビジー信号回路から出力されるビジー信号に応じて前記第1及び第2のアドレスバス線の一方を選択して、対応する前記各バンクのメモリセルアレイと冗長セルアレイブロックにそれぞれ設けられた前記デコード回路に接続するアドレス線スイッチ回路と、
前記メモリセルアレイの不良ブロックアドレスとその不良ブロックアドレスのブロックを置換すべき前記スペアブロックのコアアドレスを記憶する不良アドレス記憶回路と、
データ読み出し時に前記第1のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第1出力信号線に出力する第1のアドレス比較回路と、
データ書込み又は消去時に前記第2のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第2出力信号線に出力する第2のアドレス比較回路と、
各バンク毎に設けられ、前記第1及び第2のアドレスバス線と前記第1及び第2出力信号線にそれぞれ接続され、前記第1出力信号線から一致検出信号が出力されない場合に、前記第1のアドレスバス線に供給されるアドレスのうちコアアドレスをデコードしてデコード結果を出力し、前記第1出力信号線から一致検出信号が出力された場合に、前記第1出力信号線に供給される前記置換すべき前記スペアブロックのコアアドレスをデコードしてデコード結果を出力するとともに、前記第2出力信号線から一致検出信号が出力されない場合に、前記第2のアドレスバス線に供給されるアドレスのうちコアアドレスをデコードしてデコード結果を出力し、前記第2出力信号線から一致検出信号が出力された場合に、前記第2出力信号線に供給される前記置換すべき前記スペアブロックのコアアドレスをデコードしてデコード結果を出力するコアデコーダと、
各バンク毎に設けられて、前記ビジー信号回路から出力されるビジー信号により、前記コアデコーダの2つのデコード結果のいずれか一方を選択して、前記メモリセルアレイ及び前記冗長セルアレイブロックに供給するコアスイッチ回路と、
各バンク毎に設けられて、前記第1及び第2出力信号線からの一致検出信号により各バンクにおいて、前記メモリセルアレイに設けられたデコード回路を非活性とし、前記冗長セルアレイブロックに設けられたデコード回路を活性にするヒットアドレススイッチ回路と
を有することを特徴とする半導体メモリ。
- 前記コアデコーダは、不良アドレスが検出されたときに前記不良アドレス記憶回路に記憶された前記置換すべき前記スペアブロックのコアアドレスをデコードするように構成され、各バンク内の前記メモリセルアレイにおけるある前記コアの不良ブロックを、同一バンク内の別のコアのスペアブロックにより置換できるようにしたことを特徴とする請求項2記載の半導体メモリ。
- 前記少なくとも二つのバンクの容量が異なり、容量の大きい方のバンクでの冗長セルアレイブロックのメモリセルアレイに対する容量比に比べて、容量の小さい方のバンクの冗長セルアレイブロックのメモリセルアレイに対する容量比を大きく設定したことを特徴とする請求項2記載の半導体メモリ。
- 電気的書き換え可能な不揮発性メモリセルを配列して構成され、データ消去の最小単位であるブロックの複数個の集合からなるコアが複数個配列されて構成されたメモリセルアレイをそれぞれが備え、互いに独立してアクセス可能な少なくとも2つのバンクと、
各バンクの前記メモリセルアレイの不良ブロックを救済するために各バンクとは独立に設けられ一個のスペアブロックを有する一乃至複数のコアからなる冗長セルアレイブロックと、
前記各バンクのメモリセルアレイと前記冗長セルアレイブロックにそれぞれ設けられたデコード回路と、
前記各バンクに共通に配設された、データ読み出し用の第1のアドレスバス線及びデータ書込み又は消去用の第2のアドレスバス線と、
各バンク毎に設けられて、対応するバンクがデータ書込み又は消去モードとして選択されていることを示すビジー信号を出すビジー信号回路と、
各バンク毎に設けられ、前記ビジー信号回路から出力されるビジー信号に応じて前記第1及び第2のアドレスバス線の一方を選択して前記メモリセルアレイに接続する第1のアドレス線スイッチ回路と、
前記冗長セルアレイブロックに設けられ、前記第1及び第2のアドレスバス線を前記冗長セルアレイブロックに設けられた前記デコード回路に接続する第2のアドレス線スイッチ回路と、
前記メモリセルアレイの不良ブロックアドレスとその不良ブロックアドレスのブロックを置換すべき前記スペアブロックのコアアドレスを記憶する不良アドレス記憶回路と、
データ読み出し時に前記第1のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第1出力信号線に出力する第1のアドレス比較回路と、
データ書込み又は消去時に前記第2のアドレスバス線に供給されるアドレスと前記不良アドレス記憶回路に保持された不良ブロックアドレスとを比較して一致を検出した場合には、一致検出信号と前記不良アドレス記憶回路に記憶されている前記置換すべき前記スペアブロックのコアアドレスとを第2出力信号線に出力する第2のアドレス比較回路と、
前記各バンク毎に設けられ、前記第1及び第2出力信号線から一致検出出力を出さないときに活性化され、前記第1及び第2のアドレスバス線に供給されるアドレスのうちコアアドレスをデコードしてデコード結果を出力する第1のコアデコーダと、
前記各バンク毎に設けられ、前記第1のコアデコーダの前記デコード結果を前記ビジー信号回路から出力されるビジー信号により選択して前記メモリセルアレイに設けられた前記デコード回路に供給するコアスイッチ回路と、
前記冗長セルアレイブロックに設けられ、前記第1及び第2出力信号線から前記置換すべきスペアブロックのコアアドレスをデコードしてデコード結果を前記冗長セルアレイブロックに設けられた前記デコード回路に供給する第2のコアデコーダと
を有することを特徴とする半導体メモリ。
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