JP2001184893A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数の消去ブロックに分割されているメモリ
セルアレイでのビット線の冗長を可能とする不揮発性半
導体記憶装置を提供する。 【解決手段】 メモリセルアレイＡ２への書込み時に冗
長ビット線６、７および冗長救済対象のビット線４、５
の両方を選択可能とすることにより、冗長ビット線６、
７に接続された冗長メモリセルアレイ２７を書込み対象
とする場合には、冗長救済対象のビット線４、５に接続
されているメモリセルアレイ２６に対しても、同時に書
込み動作を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルの記憶
情報が電気的に一括して消去可能で記憶情報の不揮発性
を有する例えばフラッシュメモリ等の不揮発性半導体記
憶装置に関するものである。

【０００２】

【従来の技術】近年広く使用されている不揮発性半導体
記憶装置、特にフラッシュメモリは、メモリセルの記憶
情報に対して電気的に一括して消去を行うことが可能な
半導体記憶装置であり、複数のビット線が接続されたメ
モリセルアレイを構成するメモリセルがビット線毎に複
数接続され、それらメモリセルの記憶情報をビット線単
位で消去可能で、かつ記憶情報の不揮発性を有し、ま
た、メモリセルアレイ内のソースノードを分割すること
により、そのようにして分割したメモリセルアレイのそ
れぞれを消去ブロックとして、ブロック単位で消去が可
能なように構成されている。

【０００３】このような従来の不揮発性半導体記憶装置
について、上記のフラッシュメモリを例に挙げて説明す
る。図１は従来の不揮発性半導体記憶装置におけるメモ
リセルアレイの構成を示す回路図である。この不揮発性
半導体記憶装置は、図１に示すように、複数のビット線
４、５、６、７が接続され複数のメモリセル（例えばメ
モリセル１０）からなるメモリセルアレイＡ１を有し、
メモリセルの記憶情報の不揮発性を記憶特性として持っ
ており、メモリセルアレイＡ１を構成するメモリセルが
ビット線毎に複数接続され、メモリセルの記憶情報をビ
ット線４、５、６、７単位で消去するとともに、不良メ
モリセルが接続されたビット線を冗長ビット線６、７と
して置き換え可能で、さらに、メモリセルアレイＡ１を
異なるソース線８、９をもつブロックとして消去ブロッ
ク１１と消去ブロック１２とに分割し、それぞれブロッ
ク単位での消去が可能となるような構成を持たせてい
る。

【０００４】また、メモリセルアレイＡ１を構成する複
数のメモリセルは、それらのうち、例えばメモリセル１
０のように、ゲートノードにワード線１、ドレインノー
ドにビット線４、ソースノードにソース線８が、それぞ
れ接続されており、他のメモリセルも同様に、ワード線
１、２、３…ｍ、ｎは各行ごとに、ビット線４、５、
６、７は各列ごとに、ソース線８、９は各消去ブロック
１１、１２ごとに接続されている。

【０００５】いま、例えばメモリセル１０に欠陥があ
り、ビット線４および冗長ビット線６のそれぞれに対す
る外部接続を互いに置き換え、ビット線４を冗長ビット
線に変更したとする。このとき、ビット線４に接続する
メモリセルは、ビット線４が選択されないため、読み出
し動作および書込み動作はできない。しかし、消去動作
については、ソース線８、９が各消去ブロック１１、１
２内で共通に接続されているため、ビット線の選択ある
いは非選択に関わらず行われることになる。そのため、
エンデュランス回数が増加すると、書込みは行われない
にも関わらず、消去は常に行われるため、ビット線４に
接続されているすべてのメモリセルは、過消去状態とな
る。

【０００６】この状態で、消去ブロック１１に対しての
み消去動作を行う場合について説明する。ここで、消去
動作を行うためのモデルとして、メモリセルのゲート電
圧を０Ｖ、ソース電圧として高電圧を印加する場合を考
えると、消去ブロック１２には、消去を行っていないた
め、そのソース線９は０Ｖに固定されている。したがっ
て、ビット線４を介して接続されるソース線８には高電
圧が印加され、ソース線９は０Ｖに固定されているた
め、ソース線８とソース線９との間に電位差を生じてし
まう。ここで、ビット線４に接続しているメモリセルが
過消去状態であれば、ビット線に過消去電流が流れ、こ
れにより、ソース線８の電位が降下してしまう。

【０００７】そのため、上記のようなメモリセルアレイ
構成のとき、メモリセル１０に欠陥がある場合には、そ
の冗長救済は、ソース線８、９に接続しているメモリセ
ル（消去ブロック１１、１２内のすべてのメモリセル）
に対して行っている。

【０００８】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の不揮発性半導体記憶装置では、メモリセル１
０の欠陥に対して、ビット線を冗長ビット線として置き
換える場合には、そのビット線に接続されている複数の
メモリセルが、異なるソース線をもつ複数の消去ブロッ
クに分割されていると、冗長救済対象のビット線に接続
しているビット線は、エンデュランス回数が増加するに
つれ過消去状態となる。

【０００９】この状態で、消去ブロックごとに消去を行
えば、消去ブロックと非消去ブロックのソース線間に、
電位差が生じ、過消去電流によって、実際に消去動作を
行う消去ブロックのソース電位が降下してしまうという
問題点を有していた。本発明は、上記従来の問題点を解
決するもので、冗長救済後に、冗長救済対象のビット線
に接続されているメモリセルが過消去状態となることを
防止することができ、複数の消去ブロックに分割されて
いるメモリセルアレイ構成においても、ビット線の冗長
を実現することができる不揮発性半導体記憶装置を提供
する。

【００１０】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明の不揮発性半導体記憶装置は、不良メモリ
セルが接続されたビット線を冗長ビット線に置き換えた
後に、冗長救済対象のビット線に接続されているメモリ
セルアレイ内の全てのソースノードを、冗長ビット線に
接続されたメモリセル群から電気的あるいは物理的に切
り離すことにより、冗長ビット線に接続された不良メモ
リセルを含む他のメモリセルアレイが消去動作状態にな
ったとしても、冗長救済対象のビット線に接続されてい
るメモリセルアレイは消去状態にならないようにして、
このメモリセルアレイ内のメモリセルが過消去状態とな
ることを回避可能とすることを特徴とする。

【００１１】また、本発明の不揮発性半導体記憶装置
は、メモリセルアレイへの書込み時に冗長ビット線およ
び冗長救済対象のビット線の両方を選択可能とすること
により、冗長ビット線に接続されたメモリセルを書込み
対象とする場合には、冗長救済対象のビット線に接続さ
れているメモリセルに対しても、同時に書込み動作を行
うことを特徴とする。

【００１２】以上により、冗長救済後に、冗長救済対象
のビット線に接続されているメモリセルが過消去状態と
なることを防止することができ、複数の消去ブロックに
分割されているメモリセルアレイ構成においても、ビッ
ト線の冗長を実現することができる。

【００１３】

【発明の実施の形態】本発明の請求項１に記載の不揮発
性半導体記憶装置は、複数のビット線が接続されたメモ
リセルアレイを構成するメモリセルがビット線毎に複数
接続され、前記メモリセルの記憶情報をビット線単位で
消去するとともに、不良メモリセルが接続されたビット
線を冗長ビット線として置き換え可能で、かつ前記記憶
情報の不揮発性を有する不揮発性半導体記憶装置であっ
て、前記冗長ビット線への置き換えの後に、前記冗長ビ
ット線に接続された前記不良メモリセルを含むメモリセ
ル群から、前記冗長ビット線以外のビット線に接続され
ているすべてのメモリセルのソースノードを電気的ある
いは物理的に切り離すための手段を備えた構成とする。

【００１４】この構成によると、不良メモリセルが接続
されたビット線を冗長ビット線に置き換えた後に、冗長
救済対象のビット線に接続されているメモリセルアレイ
内の全てのソースノードを、冗長ビット線に接続された
メモリセル群から電気的あるいは物理的に切り離すこと
により、冗長ビット線に接続された不良メモリセルを含
む他のメモリセルアレイが消去動作状態になったとして
も、冗長救済対象のビット線に接続されているメモリセ
ルアレイは消去状態にならないようにして、このメモリ
セルアレイ内のメモリセルが過消去状態となることを回
避可能とする。

【００１５】請求項２に記載の不揮発性半導体記憶装置
は、請求項１に記載のメモリセルアレイへの書込み時に
冗長ビット線および冗長救済対象のビット線の両方を選
択可能とし、前記冗長ビット線に接続されたメモリセル
を書込み対象とする場合には、前記冗長救済対象のビッ
ト線に接続されているメモリセルに対しても、同時に書
込み動作を行うための手段を備えた構成とする。

【００１６】この構成によると、メモリセルアレイへの
書込み時に冗長ビット線および冗長救済対象のビット線
の両方を選択可能とすることにより、冗長ビット線に接
続されたメモリセルを書込み対象とする場合には、冗長
救済対象のビット線に接続されているメモリセルに対し
ても、同時に書込み動作を行う。以下、本発明の実施の
形態を示す不揮発性半導体記憶装置について、図面を参
照しながら具体的に説明する。 （実施の形態１）本発明の実施の形態１の不揮発性半導
体記憶装置を説明する。

【００１７】図２は本実施の形態１の不揮発性半導体記
憶装置におけるメモリセルアレイＡ２の構成を示す回路
図であり、基本的な構成としては、従来の技術の説明の
際に用いた図１と同様である。ここでは、その回路例と
して、メモリセルのソースノードを物理的に切り離す手
段を備えた場合を示している。この不揮発性半導体記憶
装置は、図２に示すように、メモリセルアレイＡ２を、
異なるソース線８、９をもつブロックとして消去ブロッ
ク１１および消去ブロック１２に分割し、それぞれブロ
ック単位での消去が可能となる構成を持たせている。複
数のメモリセルのうち、例えばメモリセル１０は、ゲー
トノードにワード線１、ドレインノードにビット線４、
ソースノードにソース線８が、それぞれ接続されてい
る。他のメモリセルも同様に、ワード線１、２、３、
…、ｍ、ｎは各行ごとに、ビット線４、５、６、７は各
列ごとに、ソース線８、９は各消去ブロック１１、１２
ごとに接続されている。

【００１８】さらに、各ビット線単位で、それぞれのビ
ット線４、５に接続されている複数のメモリセルに対応
するソース線８、９には、それらを切り離すためのヒュ
ーズ１３、１４が設けてある。いま、メモリセル１０に
欠陥があり、外部接続の変更により、ビット線４を冗長
ビット線６に置き換えたとする。このとき、ビット線４
に接続されているすべてのメモリセルに対応するソース
線８、９の切り離しを制御するために、ヒューズ１３、
１４を切断する。

【００１９】以上のようにして、不良メモリセルが接続
されたビット線を冗長ビット線に置き換えた後に、ヒュ
ーズを切断状態として、冗長救済対象のビット線に接続
されているメモリセルアレイ内の全てのソースノード
を、冗長ビット線に接続されたメモリセル群から物理的
に切り離すことにより、冗長ビット線に接続された不良
メモリセルを含む他のメモリセルアレイが消去動作状態
になったとしても、冗長救済対象のビット線に接続され
ているメモリセルアレイは消去状態にならないようにし
て、このメモリセルアレイ内のメモリセルが過消去状態
となることを回避可能とすることができる。

【００２０】この場合、メモリセルの記憶情報に対する
読み出し動作時およびベリファイ動作時に、冗長救済対
象のビット線が選択されることがないため、上記のよう
にヒューズを切断することによる副作用は発生すること
がなく、特に問題となることは起こらない。以上の結
果、冗長救済後に、冗長救済対象のビット線に接続され
ているメモリセルが過消去状態となることを防止するこ
とができ、複数の消去ブロックに分割されているメモリ
セルアレイ構成においても、ビット線の冗長を実現する
ことができる。 （実施の形態２）本発明の実施の形態２の不揮発性半導
体記憶装置を説明する。

【００２１】図３は本実施の形態２の不揮発性半導体記
憶装置の構成を示すブロック図である。なお、この不揮
発性半導体記憶装置におけるメモリセルアレイ２６およ
び冗長メモリセルアレイ２７の構成は、図２に示すもの
と同様であり、冗長ビット線６、７に接続するメモリセ
ルへの書込み動作を行う場合に、前記のメモリセルだけ
でなく、冗長救済対象のビット線４、５に接続されてい
るメモリセルに対しても、同時に書き込み動作を行える
ように構成している。

【００２２】以上の構成において、アドレスバッファ１
６に取り込まれたアドレス信号は、冗長判定回路１９に
よって、選択するビット線が冗長ビット線６、７かどう
かが判別される。選択するビット線が冗長ビット線６、
７であれば、Ｙデコーダ１８によって、冗長ビット線選
択信号２１をイネーブルにする。一方、制御回路２８に
より／ＣＥ、／ＯＥ、／ＷＥの制御信号に基づいて動作
モードが確定され、書込み回路２５を介してモード判定
回路２０で、動作モードが書込みモードと判定された場
合、Ｘデコーダ１７によって、ビット線選択信号２２も
同時にイネーブルとなる。ただし、書き込みモード以外
は、ビット線選択信号２２は、常にディスイネーブルの
ままとなるように制御される。

【００２３】以上のようにして、メモリセルアレイへの
書込み時に冗長ビット線および冗長救済対象のビット線
の両方を選択可能とすることにより、冗長ビット線に接
続されたメモリセルを書込み対象とする場合には、冗長
救済対象のビット線に接続されているメモリセルに対し
ても、同時に書込み動作を行うことができる。その結
果、冗長救済後に、冗長救済対象のビット線に接続され
ているメモリセルが過消去状態となることを防止するこ
とができ、複数の消去ブロックに分割されているメモリ
セルアレイ構成においても、ビット線の冗長を実現する
ことができる。

【００２４】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、不良メモリセルが接続されたビット線を冗長ビ
ット線に置き換えた後に、冗長救済対象のビット線に接
続されているメモリセルアレイ内の全てのソースノード
を、冗長ビット線に接続されたメモリセル群から電気的
あるいは物理的に切り離すことにより、冗長ビット線に
接続された不良メモリセルを含む他のメモリセルアレイ
が消去動作状態になったとしても、冗長救済対象のビッ
ト線に接続されているメモリセルアレイは消去状態にな
らないようにして、このメモリセルアレイ内のメモリセ
ルが過消去状態となることを回避可能とすることができ
る。

【００２５】また、請求項２に記載の発明によれば、メ
モリセルアレイへの書込み時に冗長ビット線および冗長
救済対象のビット線の両方を選択可能とすることによ
り、冗長ビット線に接続されたメモリセルを書込み対象
とする場合には、冗長救済対象のビット線に接続されて
いるメモリセルに対しても、同時に書込み動作を行うこ
とができる。

【００２６】以上により、冗長救済後に、冗長救済対象
のビット線に接続されているメモリセルが過消去状態と
なることを防止することができ、複数の消去ブロックに
分割されているメモリセルアレイ構成においても、ビッ
ト線の冗長を実現することができる。

【図面の簡単な説明】

【図１】従来の不揮発性半導体記憶装置におけるメモリ
セルアレイの構成を示す回路図

【図２】本発明の実施の形態１の不揮発性半導体記憶装
置におけるメモリセルアレイの構成を示す回路図

【図３】本発明の実施の形態２の不揮発性半導体記憶装
置の構成を示すブロック図

【符号の説明】

１、２、３…ｍ、ｎ ワード線 ４、５ ビット線 ６、７ 冗長ビット線 ８、９ ソース線 １０ メモリセル １１、１２ 消去ブロック １３、１４ ヒューズ １６ アドレスバッファ １７ Ｘデコーダ １８ Ｙデコーダ １９ 冗長判定回路 ２０ モード判定回路 ２１ 冗長ビット線選択信号 ２２ ビット線選択信号 ２３ ワード線選択信号 ２４ 入出力バッファ ２５ 書込み回路 ２６ メモリセルアレイ ２７ 冗長メモリセルアレイ ２８ 制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のビット線が接続されたメモリセル
   アレイを構成するメモリセルがビット線毎に複数接続さ
   れ、前記メモリセルの記憶情報をビット線単位で消去す
   るとともに、不良メモリセルが接続されたビット線を冗
   長ビット線として置き換え可能で、かつ前記記憶情報の
   不揮発性を有する不揮発性半導体記憶装置であって、前
   記冗長ビット線への置き換えの後に、前記冗長ビット線
   に接続された前記不良メモリセルを含むメモリセル群か
   ら、前記冗長ビット線以外のビット線に接続されている
   すべてのメモリセルのソースノードを電気的あるいは物
   理的に切り離すための手段を備えた不揮発性半導体記憶
   装置。
2. 【請求項２】 メモリセルアレイへの書込み時に冗長ビ
   ット線および冗長救済対象のビット線の両方を選択可能
   とし、前記冗長ビット線に接続されたメモリセルを書込
   み対象とする場合には、前記冗長救済対象のビット線に
   接続されているメモリセルに対しても、同時に書込み動
   作を行うための手段を備えた請求項１に記載の不揮発性
   半導体記憶装置。