JPH07272495A

JPH07272495A - 半導体記憶装置の冗長回路

Info

Publication number: JPH07272495A
Application number: JP6061100A
Authority: JP
Inventors: Shigeru Atsumi; 滋渥美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-03-30
Filing date: 1994-03-30
Publication date: 1995-10-20

Abstract

(57)【要約】【目的】この発明の目的は、スペア行または列が増加し
た場合においても、不良アドレス記憶回路の占有面積の
増大を防止することが可能な半導体記憶装置の冗長回路
を提供する。【構成】不良アドレス記憶回路２０は冗長メモリセルア
レイを有している。この冗長メモリセルアレイはメモリ
セルアレイ１５の列アドレスに対応した記憶容量を有
し、メモリセルアレイ１５の不良列アドレスに対応した
アドレスにデータを記憶する。冗長メモリセルアレイか
ら不良列アドレスに応じてデータが出力されると、列デ
コーダ１３は選択を中止し、スペア選択ゲート１９はス
ペア列アレイ１８を選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば積層ゲート構
造を有するトランジスタをメモリセルとして使用する半
導体記憶装置に係わり、特に、その不良メモリセルを救
済する冗長回路に関する。

【０００２】

【従来の技術】近時、半導体記憶装置は大容量化してお
り、歩留りを向上させるために冗長回路を設けることが
必須の技術になってきている。この冗長回路は、メモリ
セルアレイの不良ビットを救済するためのスペアメモリ
セルと、フューズ素子群を備えたスペアプログラマブル
アドレスデコーダからなるスペアデコーダとを有し、こ
のスペアデコーダの出力を用いて前記スペアメモリセル
を選択する。上記スペアプログラマブルアドレスデコー
ダには、不良アドレスを記憶しておくための不良アドレ
ス記憶回路がデコードすべきアドレス信号に対応して複
数個設けられている。この不良アドレス記憶回路は、記
憶装置の動作電源がオフとされた場合、あるいは、記憶
装置にいかなるストレスが加わっても、記憶情報を失わ
ないように構成する必要がある。

【０００３】図１１は、従来の不良アドレス記憶回路を
示すものである。この回路は、不良アドレスデータの各
アドレス毎に設けられている。すなわち、デコードすべ
きアドレス信号に対応して複数個の不良アドレス記憶回
路が設けられている。

【０００４】この回路は、不良アドレスデータのうちの
対応する１ビットのデータに応じて選択的に切断される
フューズ素子６１と、このフューズ素子６１が切断して
いるか否かを示すフューズ・データを電源投入時にラッ
チするラッチ回路６０と、このラッチ回路６０のラッチ
データに応じて１ビットのアドレス信号Ａｄｉまたはそ
の反転信号／Ａｄｉを選択して出力するセレクタ回路６
２とを具備している。上記ラッチ回路６０は、ＣＭＯＳ
インバータ回路ＩＶ1 およびフィードバック用のＰチャ
ネルトランジスタＴ1 を有する。Ｃ1 およびＣ2 は容量
である。上記セレクタ回路６２は、インバータ回路ＩＶ
2 および２個のＣＭＯＳトランスファゲートＣＴ1 、Ｃ
Ｔ2 によって構成されている。

【０００５】この不良アドレス記憶回路において、フュ
ーズ素子６１が切断されている場合、ラッチ回路６０の
入力端は電源投入時にハイレベルであるため、ラッチ回
路６０の出力信号はローレベルとなる。このため、ＣＭ
ＯＳトランスファゲートＣＴ1 がオンとなりアドレス信
号Ａｄｉを選択して出力する。一方、フューズ素子６１
が切断されていない場合、ラッチ回路６０の入力端は電
源投入時にローレベルであるため、ラッチ回路６０の出
力信号はハイレベルとなる。このため、ＣＭＯＳトラン
スファゲートＣＴ2 がオンとなり反転アドレス信号／Ａ
ｄｉを選択して出力する。

【０００６】したがって、各不良アドレス記憶回路のフ
ューズ素子６１を不良アドレスデータに応じて選択的に
切断しておけば、不良アドレスデータの入力時に、各不
良アドレス記憶回路からそれぞれ例えばハイレベルが出
力するようになり、この出力に基ずいて前記スペア行線
あるいはスペア列線を選択するように制御することが可
能となる。

【０００７】前記フューズ素子６１は、通常は、レーザ
ービームの照射による切断が可能なポリシリコンあるい
はアルミニウムなどからなるレーザー・フューズが用い
られている。

【０００８】一方、図１２は、ＥＰＲＯＭ（紫外線消去
・再書込み可能な読み出し専用メモリ）などの不揮発性
半導体メモリに適用される不良アドレス記憶回路を示す
ものである。この不良アドレス記憶回路の場合、前記レ
ーザー・フューズの代わりに不揮発性メモリセル・フュ
ーズ７１を用いることができる。この不揮発性メモリセ
ル・フューズ７１は、積層ゲート構造を有するトランジ
スタが用いられており、以下、このトランジスタをＥＰ
ＲＯＭセルと呼ぶ。尚、図１２において、図１１と同一
部分には同一符号を付す。

【０００９】上記ＥＰＲＯＭセル７１にデータを書込む
プログラム時は、ソースと基板とに０Ｖを与え、ドレイ
ンと制御ゲートとに高電圧を与える。すると、ドレイン
・ソース間にオン電流が流れ、ドレイン近傍でホット・
エレクトロンおよびホット・ホールの対が発生する。こ
のホット・ホールは基板電流として基板に流れ、ホット
・エレクトロンは浮遊ゲートに注入され、ＥＰＲＯＭセ
ル７１の閾値電圧が上昇し書込みが完了する。通常の動
作時にＥＰＲＯＭセル７１の制御ゲートに電源電圧Ｖcc
を与えると、その書込み状態または非書込み状態に対応
してＥＰＲＯＭセル７１はオフ状態またはオン状態にな
り、上記ＥＰＲＯＭセル７１のオフまたはオン状態を前
記レーザー・フューズの切断状態または非切断状態と同
様に機能させることができる。

【００１０】上記図１１、図１２に示す不良アドレス記
憶回路は、アドレス信号がラッチ回路に記憶されたデー
タと一致した場合、スペアアドレス信号ＳＰＡｄｉはハ
イレベルとなり、不一致の場合、スペアアドレス信号Ｓ
ＰＡｄｉはローレベルとなる。各アドレス信号に対応し
たスペアアドレス信号ＳＰＡｄｉは、図１３に示すよう
にアンド回路１４０に供給される。このアンド回路１３
０は、全スペアアドレス信号ＳＰＡｄｉがハイレベルの
場合、すなわち、全アドレス信号と全不良アドレス記憶
回路に記憶されたデータとが一致した場合、ハイレベル
のスペア・イネーブル信号ＳＰＥを出力する。このスペ
ア・イネーブル信号ＳＰＥが出力されると、図１４に示
す行デコーダ（または列デコーダ）１４０は選択を中止
し、図示せぬスペア行デコーダ（またはスペア列デコー
ダ）によって、不良行（または不良列）がスペア行（ま
たはスペア列）に置換えられる。

【００１１】

【発明が解決しようとする課題】上記従来技術において
は、デコードすべきアドレス信号に対応して複数の不良
アドレス記憶回路が設けられている。この方式は、外部
から供給されるアドレス信号が切替わり、アドレスバッ
ファ回路の出力信号としての内部アドレス信号が切替わ
った時点で不良を検出している。このため、スペア・イ
ネーブル信号ＳＰＥを出力するための時間が短く、デー
タの読み出し速度を損なうことなく、不良行（または
列）とスペア行（または列）とを置換えることができ
る。

【００１２】しかし、メモリの大容量化が進み、メモリ
のサイスが増大するに従って、次のような問題が生じる
ようになった。 (1) メモリセルアレイのサイズが増大するに伴い、不良
の発生する確率が増加し、救済すべき行または列の本数
の増加する。このため、多数のスペア行または列を準備
しなければならない。

【００１３】(2) メモリのアクセス速度を高速化するた
め、１ワード線または１ビット線当たりのセル数をある
程度以下に抑えなければならない。このため、メモリセ
ルアレイを複数に分割し、この分割されたメモリ毎にス
ペア行または列を設ける必要がある場合は、メモリセル
アレイのサイズが増大し、分割数が増加するに従って、
スペア行または列が急激に増加することとなる。特に、
フラッシュメモリの場合、分割されたメモリのコアブロ
ック単位、あるいはそれをさらに例えば６４ＫByteずつ
に分割したブロック単位で一括消去を行っている。消去
系はこれらの単位毎に設けられているため、スペア行ま
たは列は消去系を共通とする単位毎に設けなければなら
ず、消去単位を細分化するほどチップ内のスペア行また
は列が増加することとなる。

【００１４】上記(1)(2)の場合とも、スペア行または列
を増加する傾向にあり、これに伴い不良アドレス記憶回
路の数も増大する傾向にある。特に、図１２に示すよう
に、ＥＰＲＯＭセルを使用するタイプでは、ＥＰＲＯＭ
セルに対する書込み用トランジスタやＥＰＲＯＭセルを
選択するためのデコード回路が必要となる。したがっ
て、不良アドレス記憶回路の数が増大するに従って、チ
ップ内における不良アドレス記憶回路が占める面積が大
きくなり、メモリセルの大容量化に伴う大きな問題とな
っている。

【００１５】この発明は、上記課題を解決するものであ
り、その目的とするところは、スペア行または列が増加
した場合においても、不良アドレス記憶回路の占有面積
の増大を防止することが可能な半導体記憶装置の冗長回
路を提供しようとするものである。

【００１６】

【課題を解決するための手段】この発明の半導体記憶装
置の冗長回路は、Ｎ個の行アドレス、Ｍ個の列アドレス
を有し、これらアドレスに対応してメモリセルがマトリ
クス状に配置されたメモリセルアレイと、このメモリセ
ルアレイの行または列を救済するスペアアレイと、行ア
ドレス信号及び列アドレス信号に応じて前記メモリセル
からデータを読み出す第１の読み出し手段と、Ｙ個の行
アドレス及びＺ個の列アドレスの総数（Ｙ＋Ｚ）が前記
メモリセルアレイの行または列アドレスの数（Ｎまたは
Ｍ）と等しく、これら行アドレス、列アドレスに対応し
てメモリセルがマトリクス状に配置され、前記メモリセ
ルアレイの不良行または列のアドレスに対応するアドレ
スに不良を示すデータを記憶する冗長メモリセルアレイ
と、前記メモリセルアレイの行アドレス信号または列ア
ドレス信号に応じて前記冗長メモリセルアレイに記憶さ
れたデータを読み出す第２の読み出し手段と、前記第２
の読み出し手段によって前記不良を示すデータが読み出
された場合、前記メモリセルアレイに替えて前記スペア
アレイのデータを読み出す第３の読み出し手段とを具備
している。

【００１７】また、前記第２の読み出し手段によって前
記不良を示すデータが読み出された場合、前記第３の読
み出し手段によって読み出されたデータを前記第１の読
み出し手段によって読み出されたデータに替えて出力す
る出力手段をさらに具備している。

【００１８】さらに、前記第２の読み出し手段は、行ア
ドレス信号または列アドレス信号の変化を検出する検出
手段を有し、前記出力手段は前記検出手段によってアド
レス信号の変化が検出された後一定期間は、前記第１の
読み出し手段及び第３の読み出し手段のいずれか一方に
よって読み出された前のデータを保持し、前記第２の読
み出し手段は前記一定期間内に前記冗長メモリセルアレ
イに記憶されたデータを読み出す構成とされている。

【００１９】また、前記メモリセルアレイを構成するメ
モリセル、及び冗長メモリセルアレイを構成するメモリ
セルは、積層ゲート構造を有するトランジスタからなっ
ている。

【００２０】さらに、前記メモリセルアレイを構成する
メモリセル、及び冗長メモリセルアレイを構成するメモ
リセルは、フューズと、このフューズを選択するトラン
ジスタとからなっている。

【００２１】また、発明の半導体記憶装置の冗長回路
は、Ｎ個の行アドレス、Ｍ個の列アドレス、及びＬ個の
ブロックアドレスを有し、これら行アドレス、列アドレ
スに対応してマトリクス状にメモリセルが配置されたＬ
個のブロックメモリセルアレイと、これらブロックメモ
リセルアレイ毎に設けられ、ブロックメモリセルアレイ
の行または列を救済するスペアアレイと、行アドレス信
号、列アドレス信号及びブロックアドレス信号に応じて
前記ブロックメモリセルアレイのメモリセルからデータ
を読み出す第１の読み出し手段と、Ｙ個の行アドレス及
びＺ個の列アドレスの総数（Ｙ＋Ｚ）が前記ブロックメ
モリセルアレイの行または列のアドレスの数とブロック
アドレスの数との和（Ｎ＋ＬまたはＭ＋Ｌ）に等しく、
これら行アドレス、列アドレスに対応してメモリセルが
マトリクス状に配置され、前記ブロックメモリセルアレ
イの不良行または列のアドレスに対応するアドレスに不
良を示すデータを記憶する冗長メモリセルアレイと、前
記ブロックメモリセルアレイの行アドレス信号または列
アドレス信号及びブロックアドレス信号に応じて前記冗
長メモリセルアレイに記憶されたデータを読み出す第２
の読み出し手段と、この第２の読み出し手段によって前
記不良を示すデータが読み出された場合、前記ブロック
メモリセルアレイに替えて対応する前記スペアアレイか
らデータを読み出す第３の読み出し手段とを具備してい
る。

【００２２】

【作用】この発明において、メモリセルアレイの不良行
または列のデータを記憶する冗長メモリセルアレイは、
メモリセルがマトリクス状に配置され、この冗長メモリ
セルアレイの行アドレス及び列アドレスの総数はメモリ
セルアレイの行または列アドレスの数と等しくされてい
る。したがって、冗長メモリセルアレイの記憶容量は、
メモリセルアレイの行または列アドレス分でよいため、
不良行または列のデータを記憶するためのスペースを従
来に比べて縮小できる。さらに、メモリセルアレイが複
数のブロックに分割された場合においても、冗長メモリ
セルアレイの行アドレス及び列アドレスの総数は、メモ
リセルアレイの行または列アドレスの数とブロック数の
和でよいため、不良行または列のデータを記憶するため
のスペースの増大を防止できる。

【００２３】また、出力手段は、第２の読み出し手段に
よって冗長メモリセルアレイから不良を示すデータが読
み出された場合、第３の読み出し手段によってスペアア
レイから読み出されたデータを、第１の読み出し手段に
よってメモリセルアレイから読み出されたデータに替え
て出力できる。

【００２４】さらに、第２の読み出し手段に設けられた
検出手段は、行または列のアドレスの変化を検出し、出
力手段は検出手段によってアドレスの変化が検出された
後一定期間は、第１の読み出し手段及び第３の読み出し
手段のいずれか一方によって読み出された前のデータを
保持している。したがって、読み出し手段からノイズが
発生することを防止できる。

【００２５】また、冗長メモリセルアレイを構成するメ
モリセルは、メモリセルアレイを構成するメモリセルの
構造に応じて、積層ゲート構造を有するトランジスタ
や、フューズとこのフューズを選択するトランジスタと
によって構成することができる。

【００２６】

【実施例】以下、この発明の実施例について図面を参照
して説明する。図１はこの発明の第１の実施例を示すも
のである。冗長回路は置き換えを行う対象が行である場
合と、列である場合があり、また、不良アドレスを記憶
する手段もポリシリコン・フューズ、レーザー・フュー
ズ、ＥＥＰＲＯＭセル等がある。この実施例では置き換
えを行う対象が列であり、ＥＥＰＲＯＭセルを使用した
場合について説明する。

【００２７】図１において、アドレス信号Ａ₁ 〜Ａ_x は
列アドレスバッファ（ＣＡＢ）１１に供給され、アドレ
ス信号Ａ_x+1 〜Ａ_xxは行アドレスバッファ（ＲＡＢ）１
２に供給される。列デコーダ（ＣＤＣ）１３は前記列ア
ドレスバッファ１１から出力されるアドレス信号をデコ
ードし、選択ゲート（ＳＧ）１４を駆動する信号を生成
する。選択ゲート１４は列デコーダ１３の出力信号に応
じてメモリセルアレイ（ＭＣＡ）１５のビット線を選択
する。このメモリセルアレイ１５は複数のＥＥＰＲＯＭ
セルによって構成された例えばＮＯＲ型フラッシュメモ
リである。行デコーダ（ＲＤＣ）１６は行アドレスバッ
ファ１２から供給されるアドレス信号をデコードし、メ
モリセルアレイ（ＭＣＡ）１５のワード線を選択する。
メモリセルアレイ１５から読み出されたデータは選択ゲ
ート１４、及び読出し／書込み回路（Ｒ／Ｗ）１７を介
して入出力端子Ｄ₀ 、Ｄ₁ 〜Ｄ_n に出力される。また、
メモリセルアレイ１５にデータを書込む場合、読出し／
書込み回路１７に供給されたデータは、選択ゲート１４
及び行デコーダ１５によって選択されたメモリセルアレ
イ１５のＥＥＰＲＯＭセルに書込まれる。

【００２８】前記メモリセルアレイ１５の近傍には、ス
ペア列アレイ（ＳＣＡ）１８が設けられている。このス
ペア列アレイ１８は例えば１本の列線を救済可能とされ
ている。このスペア列アレイ１８にはスペア列アレイ１
８を選択するためのスペア選択ゲート（ＳＳＧ）１９が
接続され、このスペア選択ゲート１９は前記読出し／書
込み回路１７に接続されている。

【００２９】一方、前記列アドレスバッファ１１には不
良アドレス記憶回路（ＦＡＭ）２０の入力端が接続され
ている。この不良アドレス記憶回路２０の出力端は、前
記列デコーダ１３に接続されるとともに、インバータ回
路２１を介して前記スペア選択ゲート１９に接続されて
いる。この不良アドレス記憶回路２０は、メモリセルア
レイ１５の不良列アドレスを記憶しており、列アドレス
バッファ１１からアドレス信号Ａ₁ 〜Ａ_x が供給され、
このアドレス信号Ａ₁ 〜Ａ_x が記憶された不良列アドレ
スと一致した場合、スペア・イネーブル信号ＳＰＥを出
力する。列デコーダ１３はこのスペア・イネーブル信号
ＳＰＥを受けるとディスエーブル状態とされ、スペア選
択ゲート１９はイネーブル状態とされる。したがって、
このスペア選択ゲート１９によってスペア列アレイ１８
が選択される。

【００３０】図２、図３は前記不良アドレス記憶回路２
０を示すものであり、図２、図３において、同一部分に
は同一符号を付す。列アドレスバッファ１１から出力さ
れるアドレス信号Ａ₁ 〜Ａ_x は冗長列アドレスバッファ
（ＲＣＡＢ）２１に供給される。この冗長列アドレスバ
ッファ２１には、Ｘ個のアドレス信号が入力され、この
Ｘ個のアドレス信号は、Ｙ個、Ｚ個に分けられる（Ｙ＋
Ｚ＝Ｘ）。このうちのＹ個のアドレス信号は冗長列デコ
ーダ（ＲＣＤＣ）２２に供給され、Ｚ個のアドレス信号
は冗長行デコーダ（ＲＲＤＣ）２３に供給される。前記
冗長列デコーダ２２はＹ個のアドレス信号をデコード
し、冗長選択ゲート（ＲＳＧ）２４を駆動する信号を生
成する。冗長選択ゲート２４は冗長列デコーダ２２の出
力信号に応じて不良アドレスを記憶する冗長メモリセル
アレイ（ＲＭＣＡ）２５のビット線を選択する。冗長行
デコーダ２３はＺ個のアドレス信号をデコードし、冗長
メモリセルアレイ２５のワード線を選択する。

【００３１】上記冗長メモリセルアレイ２５は前記メモ
リセルアレイ１５の列の数と同数のＥＥＰＲＯＭセルを
有している。すなわち、この冗長メモリセルアレイ２４
は、２^Y ×２^Z ＝２^X 個のＥＥＰＲＯＭセル３１が、図
３に示すように、マトリクス状に配置されている。した
がって、１つのＥＥＰＲＯＭセル３１はメモリセルアレ
イ１５の１列に対応している。これらＥＥＰＲＯＭセル
３１はメモリセルアレイ１５の対応する列が正常である
場合、例えばオン状態に設定され、不良である場合、オ
フ状態に設定される。

【００３２】前記冗長選択ゲート２４には冗長メモリセ
ルアレイ２５からデータを読み出す冗長読出し回路（Ｒ
ＲＤ）２６が接続されるとともに、冗長メモリセルアレ
イ２５に不良アドレスを書込む冗長書込み回路（ＲＷ
Ｔ）２７が接続されている。前記冗長読出し回路２６
は、図３に示すように、差動増幅器３２と負荷回路（Ｌ
Ｄ）３３とによって構成されている。前記差動増幅器３
２の一方入力端は冗長選択ゲート２４に接続され、他方
入力端には基準電位Ｖref が供給されている。負荷回路
３３は電源Ｖccと冗長選択ゲート２４の相互間に接続さ
れている。また、前記冗長書込み回路２７はＮチャネル
トランジスタ３４によって構成され、このトランジスタ
３４のソースは冗長選択ゲート２４に接続され、ドレイ
ンは電源Ｖccに接続され、ゲートには不良アドレスデー
タ／ＦＡＤが供給される。

【００３３】上記構成において、冗長列デコーダ２２、
冗長行デコーダ２３は通常の列デコーダ、行デコーダと
同様に動作する。すなわち、データの読出し時、冗長列
デコーダ２２はアドレス信号に応じて冗長選択ゲートに
ハイレベル信号（５Ｖ）を供給する。冗長行デコーダ２
３は選択行にハイレベル信号（５Ｖ）を供給し、非選択
行にはローレベル（０Ｖ）を供給する。また、データの
書き込み時、冗長行デコーダ２３は前記ハイレベルを１
２Ｖに設定する。

【００３４】冗長メモリセルアレイ２５へのデータの書
込みはメモリセルアレイ１５と同様である。すなわち、
選択セルのワード線とドレインにハイレベルを供給し、
チャネルに発生したホット・エレクトロンをフローティ
ングゲートに注入することによって閾値電圧を上昇さ
せ、ＥＥＰＲＯＭセル３１をオフ状態に設定する。ＥＥ
ＰＲＯＭセル３１に対する不良アドレスデータの書込み
は外部から制御可能とされている。

【００３５】すなわち、不良アドレスデータの書込み
時、メモリセルアレイ１５の不良が発生している列アド
レス信号Ａ₁ 〜Ａ_x を冗長列アドレスバッファ２１に供
給し、冗長メモリセルアレイ２５の対応するＥＥＰＲＯ
Ｍセル３１を書込み可能状態とする。この状態におい
て、冗長書込み回路２７に供給される不良アドレスデー
タ／ＦＡＤをハイレベルとすると、チャネルに発生した
ホット・エレクトロンがフローティングゲートに注入さ
れ、選択されたＥＥＰＲＯＭセル３１がオフ状態に設定
される。

【００３６】一方、メモリセルアレイ１５に対するデー
タの書込み、読出し、消去時、入力されたアドレス信号
に対応して冗長メモリセルアレイ２５に書込まれたデー
タが読み出される。この時、入力されたアドレス信号に
対応する冗長メモリセルアレイ２５のＥＥＰＲＯＭセル
がオフ状態である場合、冗長読出し回路２６はハイレベ
ルのスペアイ・ネーブル信号ＳＰＥを出力する。したが
って、列デコーダ１３はディスエーブル状態とされ、ス
ペア選択ゲート１９によってスペア列アレイ１８が選択
される。また、冗長メモリセルアレイ２５のＥＥＰＲＯ
Ｍセルがオン状態である場合、列の置き換えは行わな
い。

【００３７】上記第１の実施例によれば、スペア列アレ
イの数に係わらず、冗長メモリセルアレイ２５を構成す
るＥＥＰＲＯＭセルの数はメモリセルアレイ１５の全列
と同数でよい。したがって、メモリの大容量化等によっ
てスペア列アレイの数が増大しても、不良アドレス記憶
回路２０の占有面積の増大を防止することができる。

【００３８】図４は、この発明の第２の実施例を示すも
のである。第１の実施例はメモリセルアレイが単一のア
レイによって構成されている場合について説明した。し
かし、この発明はメモリセルアレイが複数のブロックに
分割されている場合に特に有効である。

【００３９】図４は、ブロック消去可能なフラッシュＥ
ＥＰＲＯＭの例を示すものである。このメモリにおい
て、ブロックアドレス信号Ｂ₁ 〜Ｂ_L 、列アドレス信号
Ｃ₁ 〜Ｃ_M 、行アドレス信号Ｒ₁ 〜Ｒ_N とした場合、全
メモリ容量は２^L+M+N である。このメモリは、２^L 個の
ブロックメモリセルアレイ（ＢＭＣＡ）４１に分割さ
れ、、各ブロックメモリセルアレイ４１には２^M+N 個の
ＥＥＰＲＯＭセルが配置されている。

【００４０】前記ブロックアドレス信号Ｂ₁ 〜Ｂ_L はブ
ロックアドレスバッファ（ＢＡＢ）４２に供給され、列
アドレス信号Ｃ₁ 〜Ｃ_M は列アドレスバッファ（ＣＡ
Ｂ）４３に供給される。さらに、行アドレス信号Ｒ₁ 〜
Ｒ_N は行アドレスバッファ（ＲＡＢ）４４に供給され
る。

【００４１】前記各ブロックメモリセルアレイ４１には
ブロック列デコーダ（ＢＣＤＣ）４５が設けられてい
る。各ブロック列デコーダ４５は前記ブロックアドレス
バッファ４２、及び列アドレスバッファ４３から出力さ
れるアドレス信号をデコードし、対応するブロック選択
ゲート（ＢＳＧ）４６を駆動する信号を生成する。各ブ
ロック選択ゲート４６はブロック列デコーダ４５の出力
信号に応じてブロックメモリセルアレイ４１のビット線
を選択する。このブロックメモリセルアレイ４１は複数
のＥＥＰＲＯＭセルによって構成された例えばＮＯＲ型
フラッシュメモリである。

【００４２】各ブロック行デコーダ（ＢＲＤＣ）４７は
行アドレスバッファ４４から供給されるアドレス信号を
デコードし、各ブロックメモリセルアレイ（ＢＭＣＡ）
４１のワード線を選択する。ブロックメモリセルアレイ
４１から読み出されたデータはブロック選択ゲート４
６、及び読出し／書込み回路（Ｒ／Ｗ）４８を介して読
み出される。また、ブロックメモリセルアレイ４１にデ
ータを書込む場合、読出し／書込み回路４８に供給され
たデータは、ブロック選択ゲート４６及びブロック行デ
コーダ４７によって選択されたブロックメモリセルアレ
イ４１のＥＥＰＲＯＭセルに書込まれる。

【００４３】前記各ブロックメモリセルアレイ４１の近
傍には、スペア列アレイ（ＳＣＡ）４９が設けられてい
る。このスペア列アレイ４９はブロックメモリセルアレ
イ４１の例えば１本の列線を救済可能とされている。こ
のスペア列アレイ４９にはスペア列アレイ４９を選択す
るためのスペア選択ゲート（ＳＳＧ）５０が接続され、
このスペア選択ゲート５０は前記読出し／書込み回路４
８に接続されている。

【００４４】一方、前記ブロックアドレスバッファ４２
及び列アドレスバッファ４３には不良アドレス記憶回路
（ＦＡＭ）５１の入力端が接続されている。この不良ア
ドレス記憶回路５１の出力端は、前記各ブロック列デコ
ーダ４５に接続されるとともに、前記各スペア選択ゲー
ト５０に接続されている。この不良アドレス記憶回路５
１から出力されるスペア・イネーブル信号ＳＰＥは各ブ
ロック列デコーダ４５に供給され、各スペア選択ゲート
５０には反転されたスペア・イネーブル信号／ＳＰＥが
供給される。

【００４５】前記不良アドレス記憶回路５１は、図２、
図３に示す不良アドレス記憶回路２０とほぼ同様の構成
である。すなわち、不良アドレス記憶回路５１は、各ブ
ロックメモリセルアレイ４１の不良列アドレスを記憶す
る冗長メモリセルアレイを有しており、ブロックアドレ
スバッファ４２から供給されるブロックアドレス信号、
及び列アドレスバッファ４３から供給される列アドレス
信号が冗長メモリセルアレイに記憶された不良列アドレ
スと一致した場合、スペア・イネーブル信号ＳＰＥを出
力する。各ブロック列デコーダ４５はこのスペア・イネ
ーブル信号ＳＰＥを受けるとディスエーブル状態とさ
れ、対応するスペア選択ゲート５０はイネーブル状態と
される。したがって、このスペア選択ゲート５０によっ
て対応するスペア列アレイ４９が選択される。

【００４６】ところで、メモリセルアレイを複数のブロ
ックに分割した場合、スペア列アレイの数は（各ブロッ
ク当りのスペア列線の数）×（ブロック数）となり、ブ
ロック数が多い場合、従来方式では膨大な不良アドレス
記憶回路が必要となる。このため、従来は不良アドレス
記憶回路を削減するため、数ブロック単位にスペア列線
を配置していた。しかし、この方式では、スペア列線を
有効に利用していないこととなる。

【００４７】これに対して、この実施例の場合、不良ア
ドレス記憶回路５１を構成する冗長メモリセルアレイ
は、（列アドレス）×（ブロック数）＝２^M+L 個のセ
ル、すなわち、全ブロックメモリセルアレイの１行分の
セルによって全不良列アドレスを記憶することができ
る。不良アドレス記憶回路５１は前述した不良アドレス
記憶回路２０と同様に、前記冗長メモリセルアレイと、
冗長列アドレスバッファ、冗長行アドレスバッファ、冗
長列デコーダ、冗長行デコーダ、及びデータの読み出し
書き込み回路によって構成されている。したがって、こ
の不良アドレス記憶回路５１がチップ上で占めるレイア
ウトの面積は、従来の方式に比べて格段に小さくでき
る。

【００４８】次に、図５を参照してこの発明の第３の実
施例について説明する。尚、第１の実施例と同一部分に
は同一符号を付す。第１、第２の実施例において、スペ
ア列アレイから読み出したデータはスペア選択ゲートを
介して読み出し書き込み回路１７、４８の手前で正規の
データとして置き換えられるようになっている。これに
対して、この実施例は、スペア列アレイから読み出した
データは読み出し書き込み回路を通った後、入出力制御
回路において正規のデータとして置き換えるものであ
る。

【００４９】すなわち、図５において、スペア選択ゲー
ト１９にはスペア用の読み出し書き込み回路６１が接続
され、この読み出し書き込み回路６１は読み出し書き込
み回路１７とともに入出力制御部（Ｉ／ＯＣＯＮＴ）
６２に接続されている。この入出力制御部６２には入出
力端子Ｄ₀ 、Ｄ₁ 〜Ｄ_n が接続されている。この入出力
制御部６２は不良アドレス記憶回路６３から出力される
複数の選択信号ＳＥＬ及びラッチ信号ＬＴＳによって制
御される。前記不良アドレス記憶回路６３から出力され
る複数の選択信号ＳＥＬはオア回路６４に供給され、こ
のオア回路６４の出力端からスペア・イネーブル信号Ｓ
ＰＥが出力され、列デコーダ１３及びスペア選択ゲート
１９に供給される。

【００５０】図６は、前記不良アドレス記憶回路６３を
示すものであり、図２と同一部分には同一符号を付す。
冗長選択ゲート２４を構成する図示せぬ選択トランジス
タにはセンスアンプ（Ｓ／Ａ）６５がそれぞれ接続され
ており、冗長選択ゲート２４を介して冗長メモリセルア
レイ２５から読み出されたデータはこれらセンスアンプ
６５によって増幅される。これらセンスアンプ６５の出
力信号は選択信号ＳＥＬとして前記入出力制御部６２に
供給されるとともに、前記オア回路６４に供給される。

【００５１】一方、列アドレス信号Ａ₁ 〜Ａ_X は周知の
アドレス遷移検出器（ＡＴＤ）６６に供給される。この
アドレス遷移検出器６６は列アドレス信号Ａ₁ 〜Ａ_X の
変化を検出した場合、ハイレベルの検出信号を出力す
る。この検出信号はラッチ信号発生回路ＬＯＳを構成す
るフリップフロップ回路６７のセット信号入力端に供給
される。このフリップフロップ回路６７の出力端とリセ
ット信号入力端の相互間には冗長メモリセルアレイ２５
からデータを読み出すに必要な時間に相当する遅延時間
が設定された遅延回路（ＤＬ）６９が接続されている。
したがって、このフリップフロップ回路６７の出力端は
アドレス遷移検出器６６が列アドレス信号Ａ₁ 〜Ａ_X の
変化を検出すると、遅延回路６９に設定された遅延時間
に相当する間、ラッチ信号ＬＴＳを出力する。

【００５２】図７は、前記入出力制御部６２を示すもの
であり、図８は、図７に示すマルチプレクサＭＰとラッ
チ回路ＬＴを具体的に示すものである。図７において、
図５と同一部分には同一符号を付す。

【００５３】読み出し書き込み回路１７を構成する各セ
ンスアンプ（Ｓ／Ａ）は入出力制御部６２を構成する複
数のマルチプレクサ（ＭＰ）の一端に接続されている。
各マルチプレクサ（ＭＰ）は、図８に示すように、トラ
ンジスタ７１、７２によって構成されている。トランジ
スタ７１の電流通路の一端には、読み出し書き込み回路
６１を構成するセンスアンプ（Ｓ／Ａ）から出力される
データＲＤが供給され、トランジスタ７２の電流通路の
一端には、読み出し書き込み回路１７を構成するセンス
アンプ（Ｓ／Ａ）から出力されるデータＮＤが供給され
る。前記トランジスタ７１のゲートには選択信号ＳＥＬ
が供給され、前記トランジスタ７２のゲートには反転さ
れた選択信号／ＳＥＬが供給されている。これらトラン
ジスタ７１、７２の電流通路の他端は互いに接続され、
ラッチ回路ＬＴに接続されている。

【００５４】各マルチプレクサは前記不良アドレス記憶
回路６３から出力される複数の選択信号ＳＥＬと１対１
に対応されている。したがって、不良アドレス記憶回路
６３によって不良アドレスが読み出された場合、選択信
号ＳＥＬのうちの１つがハイレベルとなり、このハイレ
ベルの選択信号ＳＥＬに対応する１つのマルチプレクサ
のみが読み出し書き込み回路６１を選択する。よって、
不良アドレスのデータはスペア列アレイから読み出され
たデータに置き換えられる。

【００５５】前記各マルチプレクサにはそれぞれラッチ
回路ＬＴが接続されている。各ラッチ回路ＬＴは、図８
に示すように、トランジスタ７３とインバータ回路７
４、７５によって構成されている。前記トランジスタ７
３の電流通路の一端はトランジスタ７１、７２の電流通
路の他端に接続され、ゲートには反転されたラッチ信号
／ＬＴＳが供給されている。このトランジスタ７３の電
流通路の他端はインバータ回路７４、７５の入力端及び
出力端にそれぞれ接続され、これらインバータ回路７
４、７５の出力端及び入力端は入出力端子Ｄ₀ （Ｄ₁ 〜
Ｄ_n ）に接続されている。

【００５６】各ラッチ回路ＬＴは不良アドレス記憶回路
６３からラッチ信号ＬＴＳが供給されている間マルチプ
レクサから出力されるデータの取り込みを禁止し、ラッ
チ信号ＬＴＳが解除されるとマルチプレクサから出力さ
れるデータをラッチする。すなわち、図９に示すよう
に、列アドレス信号Ａ₁ 〜Ａ_X が変化した後、冗長メモ
リセルアレイ２５からデータが読み出される以前、すな
わち、選択信号ＳＥＬが出力される以前において、ラッ
チ回路ＬＴはデータの取り込みが禁止されているため、
前のデータを保持している。その後、冗長メモリセルア
レイ２５からデータが読み出され、選択信号ＳＥＬが出
力されると、ラッチ回路ＬＴはマルチプレクサから出力
されるデータをラッチする。したがって、ラッチ回路Ｌ
Ｔはマルチプレクサによって選択された正規のデータを
確実にラッチできる。

【００５７】上記実施例によれば、スペア列アレイから
読み出したデータを読み出し書き込み回路を通った後、
入出力制御回路６２において正規のデータとして置き換
えることができる。しかも、この実施例の場合、メモリ
セルアレイ１５からのデータの読み出し動作が完了する
までに、不良アドレス記憶回路６３から選択信号ＳＥＬ
が出力されていればよい。このため、不良アドレス記憶
回路６３はメモリセルアレイ１５からのデータの読み出
し動作に影響を与えることがなく、アクセスタイムの劣
化は殆どない。

【００５８】さらに、不良アドレス記憶回路６３は、ラ
ッチ信号ＬＴＳが解除されるまでの間に選択信号ＳＥＬ
を確定すればよく、ラッチ回路ＬＴは、ラッチ信号ＬＴ
Ｓが解除される以前は前のデータを保持している。した
がって、アドレス信号の切り換え時に入出力制御部６２
がノイズを発生することを防止できる。

【００５９】図１０は、この発明の第４の実施例を示す
ものであり、図３と同一部分には同一符号を付す。上記
第１乃至第３の実施例において、不良アドレス記憶回路
を構成する冗長メモリセルはＥＥＰＲＯＭセルによって
構成したが、この実施例はＥＥＰＲＯＭセルに代えてフ
ューズ素子、例えばレーザー・フューズを使用してい
る。すなわち、冗長メモリセルアレイ８１において、複
数のメモリセル８２はマトリクス状に配置されている。
これらメモリセル８２は、トランジスタ８３とレーザー
・フューズ８４とによって構成されている。トランジス
タ８３の電流通路の一端は冗長選択ゲート２４の対応す
る選択トランジスタに接続され、他端はレーザー・フュ
ーズ８４を介して接地されている。また、トランジスタ
８３のゲートは冗長行デコーダ２３に接続されている。
レーザー・フューズ８４は不良列に対応して切断され
る。

【００６０】この実施例によっても第１乃至第３の実施
例と同様の効果を得ることができる。しかも、この実施
例によれば、積層ゲート構造を持たないＤＲＡＭ（ダイ
ナミックＲＡＭ）やＳＲＡＭ（スタティックＲＡＭ）に
この発明を適用することができる。

【００６１】尚、上記各実施例は１本のスペア列線によ
って１本の列線を救済しているが、これに限らず、例え
ば１本のスペア列線によって隣接する複数の列線を救済
するようにしてもよい。このようにすれば、記憶する不
良アドレスの数を削減できるため、不良アドレス記憶回
路の面積を一層縮小できる。

【００６２】また、第１、第２の実施例は、スペア列ア
レイにスペア選択ゲートを接続が、これに限定されるも
のではなく、例えばスペア選択ゲートを設けず、スペア
列アレイを選択ゲートに接続し、選択ゲートによってス
ペア列アレイを選択することも可能である。

【００６３】さらに、第１乃至第４の実施例は、いずれ
も不良列を救済する場合について説明したが、不良アド
レス記憶回路を用いて不良行を救済することも可能であ
る。その他、この発明の要旨を変えない範囲において、
種々変形実施可能なことは勿論である。

【００６４】

【発明の効果】以上、詳述したようにこの発明によれ
ば、スペア行または列が増加した場合においても、不良
アドレス記憶回路の占有面積の増大を防止することが可
能な半導体記憶装置の冗長回路を提供できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す構成図。

【図２】図１に示す不良アドレス記憶回路を示す構成
図。

【図３】図２を具体的に示す回路図。

【図４】この発明の第２の実施例を示す構成図。

【図５】この発明の第３の実施例を示す構成図。

【図６】図６に示す不良アドレス記憶回路を示す構成
図。

【図７】図６の要部を具体的に示す構成図。

【図８】図７の要部を具体的に示す回路図。

【図９】図６乃至図８の動作を説明するための示すタイ
ミングチャート。

【図１０】この発明の第４の実施例を示す要部の構成
図。

【図１１】従来の不良アドレス記憶回路の一例を示す回
路図。

【図１２】従来の不良アドレス記憶回路の他の例を示す
回路図。

【図１３】スペア・イネーブル信号の生成回路を示す回
路図。

【図１４】行デコーダを示す回路図。

【符号の説明】

１１…アドレスバッファ、１２…行アドレスバッファ、
１３…列デコーダ、１４…選択ゲート、１５…メモリセ
ルアレイ、１６…行デコーダ、１７…読出し／書込み回
路、１８…スペア列アレイ、１９…スペア選択ゲート、
２０…不良アドレス記憶回路、２１…冗長列アドレスバ
ッファ、２２…冗長列デコーダ、２３…冗長行デコー
ダ、２４…冗長選択ゲート、２５…冗長メモリセルアレ
イ、２６…冗長読出し回路、２７…冗長書込み回路、Ｓ
ＰＥ…スペアイ・ネーブル信号、３１…ＥＥＰＲＯＭセ
ル、４１…ブロックメモリセルアレイ、４２…ブロック
アドレスバッファ、４５…ブロック列デコーダ、４６…
ブロック選択ゲート、４７…ブロック行デコーダ、４８
…読出し／書込み回路、４９…スペア列アレイ、５０…
スペア選択ゲート、５１…不良アドレス記憶回路、６１
…読み出し書き込み回路、６２…入出力制御部、６３…
不良アドレス記憶回路、６６…アドレス遷移検出器、Ｌ
ＯＳ…ラッチ信号発生回路、ＭＰ…マルチプレクサ、Ｌ
Ｔ…ラッチ回路、ＬＴＳ…ラッチ信号、ＳＥＬ…選択信
号、８４…レーザー・フューズ。

Claims

【特許請求の範囲】

【請求項１】Ｎ個の行アドレス、Ｍ個の列アドレスを
有し、これらアドレスに対応してメモリセルがマトリク
ス状に配置されたメモリセルアレイと、このメモリセルアレイの行または列を救済するスペアア
レイと、行アドレス信号及び列アドレス信号に応じて前記メモリ
セルからデータを読み出す第１の読み出し手段と、Ｙ個の行アドレス及びＺ個の列アドレスの総数（Ｙ＋
Ｚ）が前記メモリセルアレイの行または列アドレスの数
（ＮまたはＭ）と等しく、これら行アドレス、列アドレ
スに対応してメモリセルがマトリクス状に配置され、前
記メモリセルアレイの不良行または列のアドレスに対応
するアドレスに不良を示すデータを記憶する冗長メモリ
セルアレイと、前記メモリセルアレイの行アドレス信号または列アドレ
ス信号に応じて前記冗長メモリセルアレイに記憶された
データを読み出す第２の読み出し手段と、前記第２の読み出し手段によって前記不良を示すデータ
が読み出された場合、前記メモリセルアレイに替えて前
記スペアアレイのデータを読み出す第３の読み出し手段
とを具備することを特徴とする半導体記憶装置の冗長回
路。
【請求項２】前記第２の読み出し手段によって前記不
良を示すデータが読み出された場合、前記第３の読み出
し手段によって読み出されたデータを前記第１の読み出
し手段によって読み出されたデータに替えて出力する出
力手段を具備することを特徴とする請求項１記載の半導
体記憶装置の冗長回路。
【請求項３】前記第２の読み出し手段は、行アドレス
信号または列アドレス信号の変化を検出する検出手段を
有し、前記出力手段は前記検出手段によってアドレス信
号の変化が検出された後一定期間は、前記第１の読み出
し手段及び第３の読み出し手段のいずれか一方によって
読み出された前のデータを保持し、前記第２の読み出し
手段は前記一定期間内に前記冗長メモリセルアレイに記
憶されたデータを読み出すことを特徴とする請求項３記
載の半導体記憶装置の冗長回路。
【請求項４】前記冗長メモリセルアレイを構成するメ
モリセルは積層ゲート構造を有するトランジスタからな
ることを特徴とする請求項１記載の半導体記憶装置の冗
長回路。
【請求項５】前記冗長メモリセルアレイを構成するメ
モリセルはフューズと、このフューズを選択するトラン
ジスタとからなることを特徴とする請求項１記載の半導
体記憶装置の冗長回路。
【請求項６】Ｎ個の行アドレス、Ｍ個の列アドレス、
及びＬ個のブロックアドレスを有し、これら行アドレ
ス、列アドレスに対応してマトリクス状にメモリセルが
配置されたＬ個のブロックメモリセルアレイと、これらブロックメモリセルアレイ毎に設けられ、ブロッ
クメモリセルアレイの行または列を救済するスペアアレ
イと、行アドレス信号、列アドレス信号及びブロックアドレス
信号に応じて前記ブロックメモリセルアレイのメモリセ
ルからデータを読み出す第１の読み出し手段と、Ｙ個の行アドレス及びＺ個の列アドレスの総数（Ｙ＋
Ｚ）が前記ブロックメモリセルアレイの行または列のア
ドレスの数とブロックアドレスの数との和（Ｎ＋Ｌまた
はＭ＋Ｌ）に等しく、これら行アドレス、列アドレスに
対応してメモリセルがマトリクス状に配置され、前記ブ
ロックメモリセルアレイの不良行または列のアドレスに
対応するアドレスに不良を示すデータを記憶する冗長メ
モリセルアレイと、前記ブロックメモリセルアレイの行アドレス信号または
列アドレス信号及びブロックアドレス信号に応じて前記
冗長メモリセルアレイに記憶されたデータを読み出す第
２の読み出し手段と、この第２の読み出し手段によって前記不良を示すデータ
が読み出された場合、前記ブロックメモリセルアレイに
替えて対応する前記スペアアレイからデータを読み出す
第３の読み出し手段とを具備することを特徴とする半導
体記憶装置の冗長回路。
【請求項７】前記冗長メモリセルアレイを構成するメ
モリセルは積層ゲート構造を有するトランジスタからな
ることを特徴とする請求項６記載の半導体記憶装置の冗
長回路。
【請求項８】前記冗長メモリセルアレイを構成するメ
モリセルはフューズと、このフューズを選択するトラン
ジスタとからなることを特徴とする請求項６記載の半導
体記憶装置の冗長回路。