JPWO2006090442A1 - 半導体装置およびその制御方法 - Google Patents

Abstract

不揮発性半導体メモリは、メモリセルに接続されたワード線を選択駆動するプルアップトランジスタを含む第１のデコーダと、プルアップトランジスタのソース端子に与える第１の電圧を生成する第１の電圧発生回路と、プルアップトランジスタのゲート端子に与えられ、前記第１の電圧よりも高い第２の電圧を生成する第２の電圧発生回路と、複数のセクタを縦方向に接続しプルアップトランジスタのソース端子に第１の電圧を供給するバーティカルワード線と、複数のセクタを横方向に接続しプルアップトランジスタのゲート端子に第２の電圧を供給するグローバルワード線と、グローバルワード線を選択駆動する第２のデコーダと、バーティカルワード線を選択駆動する第３のデコーダとを備える。ワード線ドライバのトランジスタサイズを小さくできる。

Description

本発明は、半導体装置およびその制御方法に関する。

近年、フラッシュメモリ等の不揮発性半導体メモリの用途は飛躍的に拡大している。フラッシュメモリはＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型などのセルアレイ方式が知られている。フラッシュメモリの特徴の一つとして、セクタ単位にイレース動作を行う。セクタの配置にも様々な提案がなされている。例えば、セクタをマトリクス状に配置し、グローバルワード線を用いてセクタを横方向に接続し、バーティカルワード線を用いてセクタを縦方向に接続する配置が知られている。各セクタはグローバルワード線及びバーティカルワード線を介して選択的に接続される複数のローカルワード線を備えている。

図１は、従来のフラッシュメモリにおけるローカルワード線デコーダ（ワード線ドライバ）へ高電圧を印加する時の主な回路構成を示す図である。図１に示すように、フラッシュメモリ１は、高電圧発生回路２、バンク毎に設けられたスイッチ回路３、高電圧出力回路（ｖｐｘｖ）４、セクタ毎に設けられた高電圧出力回路（ｇｖｐｘ）５、グローバルワード線デコーダ（ｘｄｅｃ）６、バーティカルワード線デコーダ（ｖｘｄｅｃ）７、ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）８を含む。ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）８は、ブートストラップを利用してワード線を駆動するものである。高電圧発生回路２は、ワード線電圧及びワード線駆動電圧を発生させるものである。

図２は、ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）の回路図である。図２に示すように、ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）８は、ｎチャネルトランジスタＭ１、Ｍ２及びＭ３から構成されている。トランジスタＭ１はプルアップトランジスタであり、トランジスタＭ２はプルダウントランジスタである。

バーティカルワード線ＶＷＬはトランジスタＭ１を介してローカルワード線Ｐ２ＷＬｎに選択的に接続される。トランジスタＭ１のゲートはトランジスタＭ３を介してグローバルワード線ＧＷＬＮで制御される。高電圧発生回路２の単一電源を用いているため、バーティカルワード線ＶＷＬに印加されるワード線電圧とグローバルワード線ＧＷＬＮに印加されるワード線駆動電圧は同電位の電圧レベルである。ノードＢＳＴ（Ｂｏｏｔｓｔｒａｐ）をＶＷＬとのカップリングにより、より高いレベルに持ち上げることでローカルワード線Ｐ２ＷＬとバーティカルワード線ＶＷＬとが同電位になるように設計されている。

米国特許公報 ６，６４６，９５０号

しかしながら、上記のようにローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）８を単一電源のみで駆動すると次のような問題が発生する。一つ目に微細化が進むにつれ、このローカルワード線デコーダのトランジスタサイズを少しでも小さくすることが求められるが、それによって、ノードＢＳＴとバーティカルワード線ＶＷＬ間の容量ＣＢが小さくなりブートストラップが十分に働きにくくなっていき、トランジスタＭ１のゲート電圧として十分な電圧が得られなくなっていく。

二つ目に長時間ワード線をドライブしようとすると、ノードＢＳＴをクランプするトランジスタＭ３のリークによりノードＢＳＴの電荷が抜けていき、ノードＢＳＴの電圧が下がってしまう。このため、やはりトランジスタＭ１のゲート電圧として十分な電圧が得られなくり、結果的にワード線の電圧が下がってしまう。また、三つ目として、微細化が進むにつれてトランジスタのチャネル長も短くなることから、トランジスタＭ３のリークも大きくなっていき、短時間のワード線ドライブでも支障をきたしてくる。これらのことからワード線ドライバのトランジスタサイズを小さくするには限界があった。

そこで、本発明は上記問題点に鑑みてなされたもので、ワード線ドライバのトランジスタサイズを小さくできる半導体装置及び半導体装置の制御方法を提供することを目的とする。

上記課題を解決するために、本発明は、メモリセルに接続されたワード線を選択駆動するプルアップトランジスタを含む第１のデコーダと、前記プルアップトランジスタのソース端子に与える第１の電圧を生成する第１の電圧発生回路と、前記プルアップトランジスタのゲート端子に与えられ、前記第１の電圧よりも高い第２の電圧を生成する第２の電圧発生回路とを含む半導体装置である。本発明によれば、プルアップトランジスタのソース端子に与える第１の電圧よりも高い第２の電圧をプルアップトランジスタのゲート端子に与えることができるので、微細化によりノードＢＳＴとＶＷＬ間の容量ＣＢが小さくなりブートストラップが十分に働きにくくなった場合でも、プルアップトランジスタのゲート電圧として十分な電圧を得ることができる。これによりワード線ドライバのトランジスタサイズを小さくできる。

本発明は、前記メモリセルをそれぞれ含む複数のセクタと、前記複数のセクタを縦方向に接続し前記プルアップトランジスタのソース端子に前記第１の電圧を供給するバーティカルワード線と、前記複数のセクタを横方向に接続し前記プルアップトランジスタのゲート端子に前記第２の電圧を供給するグローバルワード線と、前記グローバルワード線を選択駆動する第２のデコーダと、前記バーティカルワード線を選択駆動する第３のデコーダとを更に含む半導体装置である。

本発明は、前記第１の電圧発生回路を前記第３のデコーダに選択的に接続するスイッチ回路を更に含む。本発明は、前記第２の電圧発生回路を前記第２のデコーダに選択的に接続するスイッチ回路を更に含む。前記第１又は第２の電圧発生回路は、読み出し時に用いる電圧を生成する昇圧回路と、書き込み時に用いる電圧を生成する昇圧回路とを含む。本発明によれば、読み出し時及び書き込み時にそれぞれ異なる２つの電源を用いることができる。前記第２の電圧発生回路は、メモリセルのドレイン側に設けられた選択トランジスタのゲート電圧を生成する回路である。本発明によれば、回路を共有することで回路規模を小さくできる。前記第２の電圧発生回路は、前記第１の電圧発生回路が前記第１の電圧を生成するタイミングと同一のタイミングで、前記第２の電圧を生成する。本発明によれば、ワード線自体の昇圧を含め全体の動作時間を短くできる。

本発明は、メモリセルに接続されたワード線を選択駆動するデコーダのプルアップトランジスタのソース端子に与える第１の電圧を第１の電圧発生回路により生成する第１のステップと、前記プルアップトランジスタのゲート端子に与えられ、前記第１の電圧よりも高い第２の電圧を第２の電圧発生回路により生成する第２のステップとを含む半導体装置の制御方法である。本発明によれば、プルアップトランジスタのソース端子に与える第１の電圧よりも高い第２の電圧をプルアップトランジスタのゲート端子に与えることができるので、微細化によりノードＢＳＴとＶＷＬ間の容量ＣＢが小さくなりブートストラップが十分に働きにくくなった場合でも、プルアップトランジスタのゲート電圧として十分な電圧を得ることができる。これにより、ワード線ドライバのトランジスタサイズを小さくできる。

前記第１又は第２のステップは、読み出し時に用いる電圧を生成するステップと、書き込み時に用いる電圧を生成するステップとを含む。前記第２のステップは、前記第１のステップで前記第１の電圧を生成するタイミングと同一のタイミングで、前記第２の電圧を生成する。

本発明によれば、ワード線ドライバのトランジスタサイズを小さくできる半導体装置及び半導体装置の制御方法を提供できる。

従来のフラッシュメモリにおけるローカルワード線デコーダへ高電圧を印加する時の主な回路構成を示す図である。 従来のローカルワード線デコーダの回路図である。 本発明の実施例に係る不揮発性半導体メモリの一例であるフラッシュメモリの構成を示すブロック図である。 ローカルワード線デコーダの回路図である。 スイッチ回路の回路図である。 従来のフラッシュメモリの高電圧発生回路を説明するための図である。 本発明の実施例に係るフラッシュメモリの高電圧発生回路を説明するための図である。 従来技術のプログラム時のタイミング図である。 ２電源化後のプログラム時のタイミング図である。 ２電源化後のリード時のタイミング図である。 スイッチ回路の動作タイミング図である。 本発明の半導体装置の一態様であるフラッシュメモリの全体構成を示すブロック図である。

以下、添付の図面を参照して本発明の実施形態を説明する。図３は、本発明の実施例に係る不揮発性半導体メモリの一例であるフラッシュメモリの構成を示すブロック図である。図３に示すように、フラッシュメモリ１０１は、第１の高電圧発生回路１０２、スイッチ回路１０３、バーティカルワード線デコーダ（ｖｘｄｅｃ：第３のデコーダ）１０４、第２の高電圧発生回路１０５、スイッチ回路１０６、高電圧出力回路（ｇｖｐｘ）１０７、グローバルワード線デコーダ（ｘｄｅｃ：第２のデコーダ）１０８及びローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ：第１のデコーダ）１０９を含む。信号ＲＶＰＸＧは読み出し時に高電圧となる信号、信号ＧＶＰＸＧは書き込み時に高電圧となる信号、信号ＲＶＰＸＶは読み出し時に高電圧となる信号、信号ＧＶＰＸＶは書き込み時に高電圧となる信号、信号ＶＰＸＶ＿Ｇｑは読み出し時に選択グローバルワード線ＧＷＬに印加する電圧レベルを供給する信号である。

セクタは行方向と列方向に複数配置されている。各セクタは複数の不揮発性のメモリセルを含む。ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）１０９は、メモリセル（不図示）に接続されたローカルワード線を選択駆動するプルアップトランジスタ及びプルダウントランジスタを含む。バーティカルワード線ＶＷＬは、複数のセクタを縦方向に接続しプルアップトランジスタのソース端子（電源供給端子）に第１の電圧を供給する信号線である。グローバルワード線ＧＷＬは、複数のセクタを横方向に接続しプルアップトランジスタのゲート端子に第１の電圧よりも高い第２の電圧を供給する信号線である。

第１の高電圧発生回路１０２はプルアップトランジスタのソース端子に与える第１の電圧を発生させるものである。第１の高電圧発生回路１０２は、第１のブースタ２１及び第１のポンプ２２を含む。第１のブースタ２１は内部にキャパシタを有し、このキャパシタをブーストして読み出し時に用いる高電圧ＲＶＰＸＶ（例えば４．５Ｖ）を発生する。第１のポンプ２２は例えばダイオード型チャージポンプで構成され、書き込み時に用いる高電圧ＧＶＰＸＧ（例えば９Ｖ）を発生する。

スイッチ回路１０３は第１のブースタ２１及び第１のポンプ２２を信号線ＶＰＸＶｑを介して、バーティカルワード線デコーダ１０４に選択的に接続する回路である。バーティカルワード線デコーダ（ｖｘｄｅｃ）１０４は、バーティカルワード線ＶＷＬを選択駆動するものであり、第１の高電圧発生回路１０２で発生させた第１の電圧をローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）１０９内のプルアップトランジスタのソース端子に供給する。

第２の高電圧発生回路１０５は、ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）１０９内のプルアップトランジスタのゲート端子に与えられ、第１の電圧よりも電圧が高い第２の電圧ＲＶＰＸＧ、ＧＶＰＰＩを生成するものである。つまり、第２の高電圧発生回路１０５の電圧レベル＞第１の高電圧発生回路１０２の電圧レベルとなる。この第２の高電圧発生回路１０５は、第２のブースタ５１及び第２のポンプ５２を含む。第２のブースタ５１は内部にキャパシタを有し、読み出し時にこのキャパシタをブーストし、読み出し時に用いる高電圧ＲＶＰＸＧ（例えば６Ｖ）を発生する。第２のポンプ５２は例えばダイオード型チャージポンプで構成され、書き込み時に用いる高電圧ＧＶＰＰＩ（例えば１０Ｖ）を発生する。

スイッチ回路１０６は、第２のブースタ５１及び第２のポンプ５２を、信号線ＶＰＸＧｑを介して高電圧出力回路１０７に選択的に接続するものである。高電圧出力回路（ｇｖｐｘ）１０７は、プログラム／読み出し電圧ＶＰＸｑをグローバルワード線デコーダ（ｘｄｅｃ）１０８に出力する。グローバルワード線デコーダ（ｘｄｅｃ）１０８は、グローバルワード線ＧＷＬを選択駆動することで、ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）１０９内のプルアップトランジスタのゲートを制御する。

ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）１０９は、詳細は後述するが、バーティカルワード線ＶＷＬに選択的に接続され、ここを介して供給される高電圧ＶＰＸＶｑ又は接地電圧Ｖｓｓを対応するローカルワード線に供給する。なお、同一昇圧回路内の２つの異なる電圧レベルを用いることにより、第１の高電圧発生回路１０２及び第２の高電圧発生回路１０５を実現するようにしてもよい。

図４は、ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）１０９の回路図である。図４に示すように、ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）１０９は、ｎチャネルトランジスタＭ１、Ｍ２及びＭ３から構成されている。トランジスタＭ１はプルアップトランジスタであり、トランジスタＭ２はプルダウントランジスタである。バーティカルワード線ＶＷＬは、トランジスタＭ１のソース端子に接続され、ローカルワード線Ｐ２ＷＬｎに選択的に接続される。トランジスタＭ１のゲートは、トランジスタＭ３を介してグローバルワード線ＧＷＬＮで制御される。トランジスタＭ３のゲートは、第２の高電圧出力回路１０５から延びる高電圧供給線ＶＰＸＧｑが接続されている。トランジスタＭ２のゲートは、グローバルワード線ＧＷＬＢで制御される。

図５は、スイッチ回路１０３の回路図である。スイッチ回路１０３は、ｐチャネルトランジスタ１３１、１３２及びｎチャネルトランジスタ１３３を含む。トランジスタ１３１のソース端子はＧＶＰＸＧに接続され、イネーブル信号ＥＮによってゲート端子は制御される。トランジスタ１３３のソース端子はＲＶＰＸＶに接続され、そのドレイン端子とトランジスタ１３２のドレイン端子はＶＰＸＶｑに接続される。トランジスタ１３２及び１３３のゲートはＶＰＸＶ＿Ｇｑによって制御される。スイッチ回路１０３は、動作モードに応じて所定の電圧値になるＥＮ及びＶＰＸＶ＿Ｇｑによって、その出力ＶＰＸＶｑに書き込み時の電圧ＧＶＰＸＧまたは読み出し時の電圧ＲＶＰＸＶのいずれかを切り替え出力するものである。なおスイッチ回路１０６も同様の構成としても良い。

図６は、従来のフラッシュメモリの高電圧発生回路を説明するための図であり、図１に対応している。従来のフラッシュメモリの高電圧発生回路は第１のポンプＡ及び第２のポンプＢを含む。第１のポンプＡは図１で示した高電圧発生回路２に対応する。またスイッチ回路３及び高電圧出力回路（ｖｐｘｖ）４は図１に示したものと同様である。第１のポンプＡはバーティカルワード線のための電圧ＧＶＰＸＧを生成し、スイッチ回路３を介して、ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）８のトランジスタＭ１及びトランジスタＭ３のゲートを駆動していた。また第２のポンプＢはメモリセルのドレイン側に設けられた選択トランジスタのゲート（Ｙパスゲート）を駆動するためのゲート電圧ＶＰＰＩを生成し、ｖｐｐｉスイッチ１１を介してＹパスゲートを駆動していた。図中の電圧値は書き込み時の一例である。

ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）のサイズを小さく抑えるためにバーティカルワード線ＶＷＬとグローバルワード線ＧＷＬに異なる２つの電源を供給するために以下のように構成した。

図７は、本発明のフラッシュメモリの高電圧発生回路を説明するための図であり、図３に対応する。図７に示すように、フラッシュメモリ１０１は、グローバル回路及びバンクローカル回路を含む。高電圧発生回路は、図３にも示したように、第２のポンプ２２及び第１のポンプ５２を含む。第２のポンプ２２は電源電圧ＶＣＣを昇圧し電圧ＧＶＰＰＩ（例えば１０Ｖ）を生成し、ｖｐｐｉスイッチ回路１１を介してメモリセルのドレイン側に設けられたＹパスゲートにゲート電圧ＶＰＰＩｑを供給し、スイッチ回路１０３を介してローカルワード線デコーダ１０９内のトランジスタＭ１及びＭ３のゲートにワード線駆動電圧ＶＰＸＧｑ（例えば１０Ｖ）を供給する。

第１のポンプ５２は電源電圧ＶＣＣを昇圧し電圧ＧＶＰＸＶｑ（例えば８．５Ｖ）を生成し、スイッチ回路１０６を介して、ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）１０９のトランジスタＭ１のソース端子にワード線電圧ＶＰＸＶｑを供給する。このように、Ｙパスゲートを駆動する高電圧を生成する回路により、Ｙパスゲートを駆動する電圧と、ローカルワード線デコーダ１０９のプルアップトランジスタＭ１のゲート端子を供給する電圧とを生成することにより、高電圧発生回路を共有することができ、回路規模を小さくできる。なお、ここでは第１のポンプ２２に従来から設けられていたＹパスゲートの駆動電圧を生成するポンプ回路を用いた例について説明したが、別のポンプを設けるようにしても良い。図中の電圧値は書き込み時の一例である。

図８は従来技術のプログラム時のタイミング図である。図９は、本発明の２電源化後のプログラム時のタイミング図である。プログラム動作時は、例えば８．５［Ｖ］のような高電圧をワード線に印加する必要がある。このため、図１、図２、図６及び図８に示すように、従来のフラッシュメモリ１では、ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）８内のプルアップトランジスタＭ１の閾値落ちを防止するためにワード線駆動電圧ＶＰＸＧｑを先に昇圧し、十分に昇圧したことを検出してからＶＰＸＶｑを通してグローバルワード線ＶＷＬに電圧を供給することによってブートストラップを働かせ、第１のポンプＡにて生成した単一電源のみでワード線を駆動していた。

図７及び図９に示すように、本発明のフラッシュメモリ１０１では、第１のポンプ５２でワード線電圧ＶＰＸＶｑを生成し、第２のポンプ５２でワード線電圧ＶＰＸＶｑより高いワード線駆動電圧ＶＰＸＧｑを生成し、ローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）１０９に入力する電圧を２電源化することにより、図９に示すように、ワード線電圧ＶＰＸＶｑとワード線駆動電圧ＶＰＸＧｑの間に入力タイミングをとらずにトランジスタＭ１を駆動する電圧を得ることが出来るため、回路素子を減らすことが可能である。このように、第２の高電圧発生回路１０５は、第１の高電圧発生回路１０２が第１の電圧を生成するタイミングと同一のタイミングで第２の電圧を生成できるので、ワード線駆動電圧ＶＰＸＧｑの昇圧を待つ必要がなく、ワード線自体の昇圧を含め全体の動作時間が短くなる。

また微細化が進み、ノードＢＳＴの負荷容量ＣＢが小さくなってしまった場合でも、グローバルワード線ＧＷＬにバーティカルワード線ＶＷＬよりも十分に高い電圧を供給しているので十分にワード線電圧を供給することが可能である。またトランジスタＭ３からのリークによりノードＢＳＴの電圧が下がってしまうことも無いので、長時間のワード線ドライブも可能である。

図１０は、本実施例に係るフラッシュメモリの２電源化後のリード時のタイミング図である。アドレス変化検出信号ＡＴＤにより第１のブースタ２１及び第２のブースタ５１のリセット及びデコードの設定を行う。アドレス変化検出信号ＡＴＤがＬｏｗになると、ブースト開始を示す信号である昇圧信号ＫＩＣＫがＨｉｇｈとなり、第１のブースタ２１及び第２のブースタ５１がブーストを開始する。第２のブースタ５１による高電圧ＶＰＸＧｑは、例えば６Ｖに昇圧され、プルアップトランジスタＭ１のゲート端子に供給され、ノードＢＳＴに電源を供給する。第１のブースタ２１による高電圧ＶＰＸＶｑは、例えば４．５Ｖに昇圧され、高電圧供給線ＶＰＸＶｑとバーティカルワード線ＶＷＬを繋ぐ信号ＶＲＳＴがＬｏｗになると、プルアップトランジスタＭ１のソース端子に供給される。ノードＢＳＴは、バーティカルワード線ＶＷＬとのカップリングにより、より高いレベルになることにより、バーティカルワード線ＶＷＬレベル＝ローカルワード線Ｐ２ＷＬレベルとなる。

図１１はスイッチ回路１０の動作タイミング図であり、同図（ａ）はリード時における選択バンクでのスイッチ動作を、同図（ｂ）は書き込み時における選択バンクのスイッチ動作を示す図である。同図（ａ）に示すように、読み出し時において、ブースト開始を示す信号である昇圧信号ＫＩＣＫがＨｉｇｈになると、第２のブースタ５１により高電圧供給線ＶＰＸＶ＿Ｇｑ、イネーブル信号ＥＮは高電圧（例えば６Ｖ）となり、第１のブースタ２１により高電圧供給線ＲＶＰＸＶは高電圧（例えば４．５Ｖ）になり、トランジスタ１３１及び１３２がオフし、トランジスタ１３３がオンすることによって電圧ＲＶＰＸＶ＝ＶＰＸＶｑとなる(ここでＶＰＸＶ＿Ｇｑ＞ＲＶＰＸＶ)。

同図（ｂ）に示すように、書き込み時には、信号ＰＧＭ＿ｍｏｄｅ信号がＨｉｇｈになると、第２のポンプ２２が高電圧ＶＰＸＧｑ（例えば１０Ｖ）を生成し、第１のポンプ５２が高電圧ＧＶＰＸＧ（例えば８Ｖ）を生成する。イネーブル信号ＥＮ、ＶＰＸＶ＿ＧｑはＶＳＳとなり、トランジスタ１３１及びトランジスタ１３２がオンとなり、トランジスタ１３３はオフとなることによって高電圧供給線ＶＰＸＶｑへ高電圧を供給する。

図１２は、本発明の半導体装置の一態様であるフラッシュメモリの全体構成を示すブロック図である。フラッシュメモリは、制御回路５２０、電圧発生回路５２２、タイマ５２４、アドレスラッチ５２６、Ｙデコーダ５２８、Ｘデコーダ５３０、Ｙゲート５３２、セルマトリクス５３４、チップイネーブル／出力イネーブル回路５３５、データラッチ５３８及び入出力バッファ５４０を備えている。制御回路５２０はコマンドレジスタを内蔵し、外部から供給されるチップイネーブル信号ＣＥや書き込みイネーブル信号ＷＥに同期して動作するとともに、入出力バッファ５４０を介して外部から供給されるコマンドに応じたタイミング信号を生成し、各部に出力する。制御回路５２０は、コマンド入力に応答して前述した各種制御信号を生成する。電圧発生回路５２２は図３の第１の高電圧発生回路１０２及び第２の高電圧発生回路１０５に相当する。

タイマ５２４は内部で使用されるクロックやタイミング信号を生成する。アドレスラッチ５２６は外部から供給されるアドレスをラッチし、Ｙデコーダ５２８及びＸデコーダ５３０に供給する。Ｘデコーダ５３０は図３に示すバーティカルワード線デコーダ（ｖｘｄｅｃ）１０４、グローバルワード線デコーダ（ｘｄｅｃ）１０８及びローカルワード線デコーダ（ｘｄｅｃ＿ｓｕｂ）１０９に相当する。チップイネーブル／出力イネーブル回路５３６は、チップイネーブル信号ＣＥを受けてＹデコーダ５２８を活性化し、出力イネーブル信号ＯＥを受けて入出力バッファ５４０を活性化する。

セルマトリクス５３４から読み出されたデータは、Ｙゲート５３２、データラッチ５３８及び入出力バッファ５４０を介して外部に出力される。また、外部からの書き込みデータは、入出力バッファ５４０、データラッチ５３８及びＹゲート５３２を介してセルマトリクス５３４内の選択されたメモリセルに書き込まれる。

上記フラッシュメモリ１０１によれば、ワード線ドライバの駆動に２電源を用いることにより、微細化が進んでもトランジスタＭ１のゲート電圧として十分な電圧を与えることができる。また、ワード線をドライブするとき、ノードＢＳＴをクランプするトランジスタＭ３のリークを防ぎ、ノードＢＳＴの電荷が抜けていき、ノードＢＳＴの電圧が下がってしまうことを防止できる。このため、トランジスタＭ１のゲート電圧として十分な電圧を得ることができる。また、微細化が進んでも、トランジスタＭ３のリークを防ぐことができるので、短時間のワード線ドライブにおいても支障をきたすことはない。

半導体装置は単独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよいし、システムＬＳＩのように半導体装置の一部として組み込まれたものであってもよい。

以上本発明の好ましい実施例について詳述したが、本発明の保護範囲は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。

Claims (10)

1. メモリセルに接続されたワード線を選択駆動するプルアップトランジスタを含む第１のデコーダと、
   前記プルアップトランジスタのソース端子に与える第１の電圧を生成する第１の電圧発生回路と、
   前記プルアップトランジスタのゲート端子に与えられ、前記第１の電圧よりも高い第２の電圧を生成する第２の電圧発生回路とを含む半導体装置。
2. 前記メモリセルをそれぞれ含む複数のセクタと、
   前記複数のセクタを縦方向に接続し前記プルアップトランジスタのソース端子に前記第１の電圧を供給するバーティカルワード線と、
   前記複数のセクタを横方向に接続し前記プルアップトランジスタのゲート端子に前記第２の電圧を供給するグローバルワード線と、
   前記グローバルワード線を選択駆動する第２のデコーダと、
   前記バーティカルワード線を選択駆動する第３のデコーダとを更に含む請求項１に記載の半導体装置。
3. 前記第１の電圧発生回路を前記第３のデコーダに選択的に接続するスイッチ回路を更に含む請求項２に記載の半導体装置。
4. 前記第２の電圧発生回路を前記第２のデコーダに選択的に接続するスイッチ回路を更に含む請求項２に記載の半導体装置。
5. 前記第１又は第２の電圧発生回路は、読み出し時に用いる電圧を生成する昇圧回路と、書き込み時に用いる電圧を生成する昇圧回路とを含む請求項１に記載の半導体装置。
6. 前記第２の電圧発生回路は、メモリセルのドレイン側に設けられた選択トランジスタのゲート電圧を生成する回路である請求項１に記載の半導体装置。
7. 前記第２の電圧発生回路は、前記第１の電圧発生回路が前記第１の電圧を生成するタイミングと同一のタイミングで、前記第２の電圧を生成する請求項１に記載の半導体装置。
8. メモリセルに接続されたワード線を選択駆動するデコーダのプルアップトランジスタのソース端子に与える第１の電圧を第１の電圧発生回路により生成する第１のステップと、
   前記プルアップトランジスタのゲート端子に与えられ、前記第１の電圧よりも高い第２の電圧を第２の電圧発生回路により生成する第２のステップとを含む半導体装置の制御方法。
9. 前記第１又は第２のステップは、読み出し時に用いる電圧を生成するステップと、書き込み時に用いる電圧を生成するステップとを含む請求項８に記載の半導体装置の制御方法。
10. 前記第２のステップは、前記第１のステップで前記第１の電圧を生成するタイミングと同一のタイミングで、前記第２の電圧を生成する請求項８に記載の半導体装置の制御方法。
    

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