KR100206598B1 - 워드라인 구동 장치 - Google Patents

워드라인 구동 장치 Download PDF

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KR100206598B1
KR100206598B1 KR1019950066074A KR19950066074A KR100206598B1 KR 100206598 B1 KR100206598 B1 KR 100206598B1 KR 1019950066074 A KR1019950066074 A KR 1019950066074A KR 19950066074 A KR19950066074 A KR 19950066074A KR 100206598 B1 KR100206598 B1 KR 100206598B1
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Abstract

워드라인 구동장치는 반도체 메모리의 캐패시터 부하를 최소화하고 반도체 메모리의 오동작을 방지 할 수 있다. 이를 위하여, 상기 워드라인 구동장치는 셀 어래이 블럭에 포함된 2m개의 워드라인을 2n개씩 분할하여 선택적으로 구동하기 위하여 n 비트의 어드레스 신호를 공통적으로 입력하고 각각 2n개씩의 메탈 제어 신호들을 발생하는 2m-n개의 중간 디코더와, 2m-n비트의 어드레스 신호에 의하여 상기 제1 내지 제2m-n중간 디코딩 수단들을 선택적으로 구동하기 위한 메인 디코더를 이용한다. 그리고 상기 위드라인 구동장치는 메탈 전윈 라인을 경유하여 고전압을 공통적으로 입력하고, 상기 2m-n개의 중간 디코딩 수단들과 2n개씩의 메탈 제어 라인에 의하여 각각 접속되고, 그리고 상기 셀 어래이 블럭의 2m개의 워드라인중 각각 2n개씩의 워드라인에 각각 접속된 2n개의 서브 디코더들로 구성된다. 상기 2n개의 서브 디코더들은 각각 상기 2n개의 메탈 제어 라인으로 부터의 논리값에 따라 상기 고전압을 상기 2n개의 워드라인쪽으로 선택적으로 절환하여 상기 2n개의 워드라인이 선택적으로 구동되도록 한다.

Description

워드라인 구동장치
제1도는 종래의 반도체 메모리에 포함된 워드라인 구동장치의 블럭도.
제2도는 제1도에 도시된 서브 로오 디코더의 상세 회로도.
제3도는 본 발명의 실시예에 따른 반도체 메모리의 워드라인 구동장치의 블럭도.
제4도는 제3도에 도시된 서브 로오 디코더의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
20 : 셀 어래이 블럭 22 : 메인 로오 디코더
INV1 내지 INV2m-n: 인버터
MD1 내지 MD2m-n: 제1 내지 제2m-n중간 로오 디코더
SD1 내지 SD2m-n: 제1 내지 제2m-n서브 로오 디코더
TB1 내지 TB22n: 제1 내지 제22n승압 트랜지스터
TPU1 내지 TPU22n: 제1 내지 제22n승압 트랜지스터
TPD1 내지 TPD22n: 제1 내지 제22n승압 트랜지스터
본 발명은 반도체 메모리에 사용되어 워드라인들을 선택적으로 구동하기 위한 워드라인 구동장치에 관한 것으로, 특히 반도체 메모리의 오동작을 방지하고 캐패시터 부하를 최소화 할 수 있는 워드라인 구동장치에 관한 것이다.
상기 반도체 메모리는, 집적도가 높아짐에 따라, 워드라인의 수가 증가하고 상기 워드라인들을 지정하는 어드레스 신호의 비트수도 증가한다. 이로인하여, 반도체 메모리는 상기 어드레스 신호를 일정 비트씩 분할하여 디코딩하는 워드라인 구동장치를 구비하다. 상기 워드라인 구동장치는 분할 디코딩된 결과에 의하여 고전압을 절환하여 배선간의 캐패시터 부하를 증가시킨다. 이는 반도체 메모리의 소비전력을 증가시킴은 물론 오동작을 초래하는 원인이 되기도 한다. 이러한 종래의 워드라인 구동장치의 문제점을 첨부한 제1도 및 제2도를 참조하여 상세히 설명하기로 한다.
제1도를 참조하면, 2m개의 워드라인을 갖는 셀 어래이 블럭(10)과 상기 2m개의 워드라인을 분할 구동하기 위한 제1 내지 제2m-n서브 로오 디코더(SD1 내지SD2M-N)를 구비한 종래의 반도체 메모리의 워드라인 구동장치가 설명되어 있다. 상기 제1 내지 제2m-n서브 로오 디코더(SD1 내지 SD2M-N)들은 각각 상기 셀 어래이 블럭(10)의 워드라인들중 2n개씩의 워드라인을 선택적으로 구동한다.
상기 종래의 워드라인 구동장치는 상기 m-n 비트의 로오 어드레스(Row Address)를 입력하는 제1메인 로오 디코더(12)와 n비트의 로오 어드레스 신호를 입력하는 제2메인 로오 디코더(14)를 추가로 구비한다.
상기 제1메인 로오 디코더(12)는 상기 m-n 비트의 로오 어드레스 신호의 논리값에 따라 제1 내지 제2m-n진위의 메탈 선택 라인들(MSL1 내지 MSL2m-n)중 어느 한 라인에 하이 논리의 논리신호를 공급하여 상기 제1 내지 제2m-n서브 로오 디코더(SD1 내지 SD2m-n)들이 선택적으로 구동되도록 한다. 상기 제1 내지 제2m-n진위의 메탈 선택 라인들(MSL1 내지 MSL2m-n)중 어느 한 라인에 공급되는 하이논리의 논리신호는 저전위의 전압(Vdd)을 갖는다. 그리고 상기 제1 내지 제2m-n진위의 메탈 선택 라인들(MSL1 내지 MSL2m-n)과 제1 내지 제2m-n보수의 메탈 선택라인들(MSL1b 내지 MSL2m-nb)의 사이에 각각 접속된 2m-n개의 인버터들(INV1 내지 INV2m-n)들은 각각 상기 제1 내지 제2m-n진위의 메탈 선택 라인들(MSL1 내지 MSL2m-n)상의 논리신호들을 각각 반전시킨다. 이 결과, 상기 제1 내지 제2m-n보수의 메탈 선택 라인들(MSL1 내지 MSL2m-n)중 상기 m-n 비트의 로오 어드레스 신호의 논리값에 해당하는 보수의 메탈 선택 라인에만 기저전위를 갖는 로오 논리의 논리신호가 인가되고, 나머지 보수의 메탈 선택 라인들에는 상기 저전위 전압(Vdd)을 갖는 하이논리의 논리신호가 인가된다.
그리고 상기 제2메인 로오 디코더(14)는 상기 n 비트 로오 어드레스 신호의 논리값에 따라 제1 내지 제2n메탈 전원 라인들(X1 내지X2n)중 어느 한 라인에 고전위 전압이 공급되도록 하여 상기 셀 어래이 블럭(10)의 2n개의 워드라인 중 어느 한 워드라인이 구동되도록 한다. 상기 제1 내지 제2n메탈 전원 라인들(X1 내지X2n)은 상기 제1 내지 제2m-n서브 로오 디코더들(SD1 내지 SD2m-n)에 공통적으로 접속된다.
상기 진위의 메탈 선택 라인으로 부터 하이논리의 논리신호를 유입하는 어느한 서브 로오 디코더는 상기 진위의 메탈 선택 라인상의 논리신호에 의하여 상기 2n개의 메탈 전원 라인들(X1 내기X2n)이 상기 셀 어래이 블럭(10)내의 2n개의 워드라인들과 접속되도록 하여 상기 2n개의 워드라인들 중 어느 하나만이 구동되도록 한다.
제2도는 제1도에 도시된 서브 로오 디코더를 상세하게 설명한다. 제2도에 있어서, 상기 서브 로오 디코더는 제1 내지 제2n메탈 전원 라인들(X1 내지X2n) 및 제1 내지 제2n워드라인들(WL1 내지 WL2n)의 사이에 각각 접속된 제1 내지 제2n풀-업 트랜지스터들(TPU1 내지 TPU2n)을 구비한다. 상기 제1 내지 제2n풀-업 트랜지스터들(TPU1 내지 TPU2n)은, 진위의 메탈 선택 라인(MSLi)로 부터 하이논리의 논리신호가 인가될 경우, 모두 턴-온되어 상기 제1 내지 제2n메탈 전원 라인들(X1 내지X2n)이 상기 제1 내지 제2n워드라인들(WL1 내지 WL2n)과 각각 접속되도록 한다. 이 결과, 고전위(Vpp)가 공급되는 메탈 전원 라인과 접속된 하나의 워드라인만이 구동된다.
상기 진위의 메탈 선택 라인(MSLi) 및 상기 제1 내지 제2n풀-업 트랜지스터(TPU1 내지 TPU2n)의 게이트들의 사이에 각각 접속된 제1 내지 제2n승압용 트랜지스터들(TB1 내지 TB2n)은 상기 진위의 메탈 선택 라인(MSLi)상의 논리신호의 전압 레벨을 승압하는 기능을 한다. 그리고 상기 제1 내지 제2n승압용 트랜지스터들(TB1 내지 TB2n)은 각각 상기 승압된 논리신호들을 상기 제1 내지 제2n풀-업 트랜지스터(TPU1 내지 TPU2n)의 게이트들에 각각 공급한다.
그리고 상기 서브 로오 디코더는 상기 제1 내지 제2n워드라인들(WL1 내지 WL2n) 및 기저전원(Vss)의 사이에 각각 접속된 제1 내지 제2n풀-다운 트랜지스터들(TPD1 내지 TPD2n)을 추가로 구비한다. 상기 제1 내지 제2n풀-다운 트랜지스터들(TPD1 내지 TPD2n)은, 보수의 메탈 선잭 라인(MSLib)로 부터 하이논리의 논리신호가 인가될 경우, 모두 턴-온된다. 이 결과, 상기 제1 내지 제2n워드라인들(WL1 내지 WL2n)이 모두 상기 기저전원(Vss)에 접속되어 구동되지 않게 된다.
상술한 바와 같이, 종래의 워드라인 구동장치는 서브 로오 디코더 어래이에 공통적으로 접속되는 다수(2n개)의 고전압용 메탈 전원 라인들을 구비하여 반도체 메모리의 캐패시터 부하를 증가시킨다. 이는 상기 메탈 전원 라인들이 캐패시터의 기능을 수행하는 것에 기인한다. 이로 인하여, 종래의 워드라인 구동장치는 반도체 메모리의 전력 소모를 불 필요하게 증가시키고, 또한 반도체 메모리의 오동작을 유발시킨다.
따라서, 본 발명의 목적은 반도체 메모리의 캐패시터 부하를 최소화하고 반도체 메모리의 오동작을 방지 할 수 있는 워드라인 구동장치를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 워드라인 구동장치는 셀 어래이 블럭에 포함된 2m개의 워드라인을 2n개씩 분할하여 선택적으로 구동하기 위하여 비트의 어드레스 신호를 공통적으로 입력받고 각각 2n개씩의 메탈 제어 신호들을 발생하는 제1 내지 제2m-n중간 디코딩 수단들과, 2m-n비트의 어드레스 신호에 의하여 상기 제1 내지 제2m-n중간 디코딩 수단들을 선택적으로 구동하기 워한 메인 디코딩 수단과, 메탈 전원 라인을 경유하여 고전압을 공통적으로 입력받고, 상기 제1 내지 제2m-n중간 디코딩 수단들과 2n개씩의 메탈 제어 라인에 의하여 각각 접속되고, 상기 셀 어래이 블럭의 2m개의 워드라인중 각각 2n개씩의 워드라인에 각각 접속되어, 상기 2n개의 메탈 제어 라인으로 부터의 논리값에 따라 상기 고전압을 상기 2n개의 워드라인쪽으로 선택적으로 절환하여 상기 2n개의 워드라인이 선택적으로 구동되도록 하는 제1 내지 제2m-n서브 디코딩 수단들을 구비한다.
이하, 본 발명의 실시예를 첨부한 제3도를 참조하여 상세히 설명하기로 한다.
제3도에는 2m개의 워드라인을 갖는 셀 어래이 블럭(20)과 상기 2m개의 워드라인을 분할 구동하기 워한 제1 내지 제2m-n서브 로오 디코더(SD1 내지 SD2M-N)를 구비한 본 발명의 실시예에 따른 반도체 메모리의 워드라인 구동장치가 설명되어 있다. 상기 제1 내지 제2m-n서브 로오 디코더(SD1 내지 SD2M-N)들은 각각 상기 셀 어래이 블럭(20)의 2m개의 워드라인들 중 2n개씩의 워드라인을 선택적으로 구동한다. 그리고 상기 제1 내지 제2m-n서브 로오 디코더는 메탈 전원 라인(MPL)과 공통적으로 접속된다. 또한, 상기 제1 내지 제2m-n서브 로오 디코더들(SD1 내지 SD2m-n)들은 각각 상기 메탈 전원 라인(MPL)로 부터의 고전압(Vpp)을 상기 2n개의 워드라인에 선택적으로 구동하여 상기 2n개의 워드라인들 중 어느 하나만이 선택적으로 구동되도록 한다.
상기 워드라인 구동장치는 상기m-n비트의 로오 어드레스(Row Address)를 입력하는 메인 로오 디코더(22)와, n비트의 로오 어드레스 신호를 공통적으로 입력하는 제1 내지 제2m-n중간 로오 디코더(MD1 내지 MD2m-n)를 추가로 구비한다.
상기 메인 로오 디코더(22)는 상기 m-n 비트의 로오 어드레스 신호의 논리 값에 따라 제1 내지 제2m-n메탈 선택 라인들(MSL1 내지 MSL2m-n) 중 어느 한 라인에 하이 논리의 논리신호를 공급하여 상기 제1 내지 제2m-n중간 로오 디코더(MD1 내지 MD2m-n)들이 선택적으로 구동되도록 한다. 상기 제1 내지 제2m-n메탈선택 라인들(MSL1 내지 MSL2m-n) 중 어느 한 라인에 공급되는 하이논리의 논리신호는 저전위의 전압(Vdd)을 갖는다.
상기 제1 내지 제2m-n중간 로오 디코더들(MD1 내지 MD2m-n)은 상기 제1 내지 제2m-n메탈 선택 라인들(MSL1 내지 MSL2m-n)에 각각 접속되고, 그리고 각각 제1 내지 제2n메탈 제어 라인들(X1 내지X2n)을 구비한다. 예를 들어, 상기 제1중간 로오 디코더(MD1)은 상기 2n개의 메탈 제어라인들(X1 내지X2n)을 경유하여 상기 제1서브 로오 디코더(SD1)에 접속된다. 이와 같은 형태로 제2 내지 제2m-n중간 로오 디코더(MD2 내지 MD2m-n)는 각각 2n씩의 메탈 제어 라인들을 경유하여 상기 제2 내지 제2m-n서브 로오 디코더들(SD2 내지 SD2m-n)과 각각 접속된다.
그리고 상기 제1 내지 제2m-n중간 로오 디코더들(MD1 내지 MD2m-n)은 상기 하이논리의 논리신호가 상기 제1 내지 제2m-n메탈 선택 라인(MSL1 내지 MSL2m-n)중 어느 메탈 선택 라인에 발생되었는가에 따라 선택적으로 어드레스 디코딩 동작을 수행한다. 상기 디코딩 동작시,상기 제1 내지 제2m-n중간 로오 디코더들(MD1 내지 MD2m-n)은 상기 2n개의 메탈 제어 라인들(X1 내지X2) 중 상기 n 비트의 로오 어드레스 신호의 논리값에 해당하는 메탈 제어 라인에만 하이논리의 논리신호를 제공한다.
예를 들어, 상기 제1메탈 선택 라인(MSL1)에 하이 논리의 논리신호가 발생된 경우, 상기 제1중간 로오 디코더(MD1)는 상기 n 비트의 로오 어드레스 신호를 디코딩한다. 그리고 상기 제1중간 로오 디코더(MD1)는 상기 n 비트의 로오 어드레스 신호의 논리값에 따라 상기 제1 내지 제2n메탈 제어 라인들(X1 내지X2n)중 어느 한 메탈 제어 라인에만 하이논리의 논리신호를 공급하여 상기 제1서브 로오 디코더(SD1)가 구동할 워드라인을 지정한다. 이 때, 상기 제1메탈 제어 라인(X1)에 하이논리의 논리신호가 공급되었다면, 상기 제1서브 로오 디코더(SD1)는 상기 메탈 전원 라인(MPL)로 부터의 고전압을 2n개의 워드라인 중 첫번째 워드라인에만 공급되도록 하여 상기 첫번째 워드라인이 구동되도록 한다.
이와 같은 형태로,상기 제1 내지 제2m-n중간 로오 디코더들(MD1 내지 MD2m-n)은 상기 제1 내지 제2m-n서브 로오 디코더들(SD1 내지 SD2m-n)을 각각 제어한다. 그리고 상기 메탈 제어 라인들(X1 내지X2n)에 공급되는 하이논리의 논리신호는 저전위 전압(Vdd)을 갖는다.
제4도를 참조하면, 제3도에 도시된 서브 로오 디코더가 상세하게 설명되어 있다. 제4도에 있어서, 상기 서브 로오 디코더는 메탈 전원 라인들(X1 내지X2n)및 제1 내지 제2n워드라인들(WL1 내지 WL2n)의 사이에 각각 접속된 제1 내지 제2n풀-업 트랜지스터들(TPU1 내지 TPU2n)을 구비한다. 상기 제1 내지 제2n풀-업 트랜지스터들(TPU1 내지 TPU2n)의 게이트들은 제1 내지 제2n진위의 메탈 제어 라인(X1 내지X2n)과 각각 접속되어 있다. 그리고 상기 제1 내지 제2n풀-업 트랜지스터들은, 저전압을 갖는 하이논리의 논리신호가 상기 제1 내지 제2n진위의 메탈 제어 라인(X1 내지X2n) 중 어느 메탈 제어 라인에 발생되는가에 따라 선택적으로 턴-온된다. 그 결과, 상기 제1 내지 제2n워드라인(WL1 내지 WL2n)중 어느 한 워드라인만이 구동되도록 한다.
예를 들어, 상기 하이논리의 논리신호가 제1메탈 제어 라인(X1)에 공급된 경우, 상기 제1풀-업 트랜지스터(TPU1)만이 턴-온(Turn-On)되어 상기 메탈 전원 라인(MPL)상의 고전압(Vpp)이 상기 제1워드라인(WL1)에 공급되도록 한다. 상기 제1풀-업 트랜지스터(TPU1)으로 부터의 고저압(Vpp)에 의하여 상기 제1워드라인(WL1)이 구동된다.
상기 제1 내지 제2n진위의 메탈 제어 라인(X1 내지X2n) 및 상기 제1 내지 제2n풀-업 트랜지스터(TPU1 내지 TPU2n)의 게이트들의 사이에 각각 접속된 제1 내지 제2n승압용 트랜지스터들(TB1 내지 TB2n)은 각각 상기 제1 내지 제2n진위의 메탈 제어 라인(X1 내지X2n)상의 논리신호의 전압 레벨을 승압하는 기능을 한다. 그리고 상기 제1 내지 제2n승압용 트랜지스터들(TB1 내지 TB2n)은 각각 상기 승압된 논리신호들을 상기 제1 내지 제2n풀-업 트랜지스터(TPU1 내지 TPU2n)의 게이트들에 각각 공급한다. 또한, 상기 제1 내지 제2n승압용 트랜지스터들(TB1 내지 TB2n)의 게이트들은 승압 제어 전압(Vxg)을 공통적으로 공급받는다. 상기 승압 제어 전압(Vxg)은 큰 전위를 갖고 상기 고전압(Vpp)과 동일하거나 큰 전위를 갖는다.
그리고 상기 서브 로오 디코더는 상기 제1 내지 제2n워드라인들(WL1 내지WL2n) 및 기저전원(Vss)의 사이에 각각 접속된 제1 내지 제2n풀-다운 트랜지스터들(TPD1 내지 TPD2n)을 추가로 구비한다. 상기 제1 내지 제2n풀-다운 트랜지스터들(TPD1 내지 TPD2n)은, 제1 내지 제2n보수의 메탈 제어 라인(X1b 내지X2nb)로부터 하이논리의 논리신호가 인가될 경우, 각각 턴-온된다. 이 결과, 상기 제1 내지 제2n워드라인들(WL1 내지 WL2n)이 각각 상기 기저전원(Vss)에 접속되어 구동되지 않게 된다. 상기 제1 내지 제2n풀-업 트랜지스터들(TPU1 내지 TPU2n), 상기 제1 내지 제2n풀-다운 트랜지스터들(TPD1 내지 TPD2n) 및 상기 제1 내지 제2n승압용 트랜지스터들(TB1 내지 TB2n)로는 NMOS 트랜지스터를 사용하였다.
그리고 상기 제1 내지 제2m-n진위의 메탈 제어 라인들(X1 내지X2n)과 상기 제1 내지 제2m-n보수의 메탈 제어 라인들(X1b 내지X2nb)의 사이에 각각 접속된 2m-n개의 인버터들(INV1 내지 INV2m-n)들은 각각 상기 제1 내지 제2m-n진위의 메탈 제어 라인들(X1 내지X2n)상의 논리신호들을 각각 반전시킨다. 이 결과, 상기 제1 내지 제2m-n보수의 메탈 제어 라인들(X1b 내지X2nb) 중 상기 n 비트의 로오 어드레스 신호의 논리값에 해당하는 보수의 메탈 제어 라인에만 기저전위를 갖는 로오 논리의 논리신호가 인가되고, 나머지 보수의 메탈 선택 라인들에는 상기 저전위 전압(Vdd)을 갖는 하이논리의 논리신호가 인가된다.
상술한 바와 같이, 본 발명의 워드라인 구동장치는 상기 서브 로오 디코더들에 접속되는 전원 공급 라인을 하나로 하여 고전압(Vpp)에 대한 캐패시터 부하를 최소화 할 수 있다. 이로 인하여, 본 발명의 워드라인 구동장치는 상기 고전압(Vpp)을 안정화 할 수 있고, 또한 반도체 메모리의 전력 소모를 최소화 할 수 있다.
그리고 본 발명의 워드라인 구동장치는 서브 로오 디코더들의 영역에서의 메탈 스트랩핑에 의한 전원 라인간의 단락 현상을 방지할 수 있고, 나아가 반도체 메모리의 오동작을 방지할 수 있다.

Claims (5)

  1. 2m개의 워드라인을 갖는 셀 어래이 블럭을 구비한 반도체 메모리에 있어서, 상기 2m개의 워드라인들 2n개씩 분할하여 선택적으로 구동하기 위하여, n 비트의 어드레스 신호를 공통적으로 입력받고 각각 2n개씩의 메탈 제어 신호들을 발생하는 제1 내지 제2m-n중간 디코딩 수단들과, 2m-n비트의 어드레스 신호에 의하여 상기 제1 내지 제2m-n중간 디코딩 수단들을 선택적으로 구동하기 위한 메인 디코딩 수단과, 메탈 전원 라인을 경유하여 고전압을 공통적으로 입력받고, 상기 제1 내지 제2m-n중간 디코딩 수단들과 2n개씩의 메탈 제어 라인에 의하여 각각 접속되고, 상기 셀 어래이 블럭의 2m개의 워드라인중 각각 2n개씩의 워드라인에 각각 접속되어, 상기 2n개의 메탈 제어 라인으로 부터의 논리값에 따라 상기 고전압을 상기 2n개의 워드라인쪽으로 선택적으로 절환하여 상기 2n개의 워드라인이 선택적으로 구동되도록 하는 제1 내지 제2m-n서브 디코딩 수단들을 구비한 것을 특징으로 하는 워드라인 구동장치.
  2. 제1항에 있어서, 상기 서브 디코딩 수단이, 상기 2n개의 메탈 제어 라인으로 부터의 논리신호에 각각 응답하여 상기 메탈 전원 라인으로 부터의 상기 고전압을 상기 2n개의 워드라인쪽으로 각각 절환하는 2n개의 절환용 트랜지스터를 구비한 것을 특징으로 하는 워드라인 구동장치.
  3. 제2항에 있어서, 상기 2n개의 절환용 트랜지스터들이 및 상기 2n개의 메탈 제어 라인의 사이에 각각 접속되어 상기 2n개의 메탈 제어 라인으로 부터의 논리신호의 전압을 각각 승압시키는 2n개의 승압용 트랜지스터를 추가로 구비한 것을 특징으로 하는 워드라인 구동장치.
  4. 제2항에 있어서, 상기 2n개의 메탈 제어 라인상의 논리신호들을 각각 반전시키기 위한 2n개의 인버터와, 상기 2n개의 인버터에 각각 응답하여 기저전위를 상기 2n개의 워드라인쪽으로 각각 절환하기 위한 2n개의 절환용 트랜지스터를 추가로 구비한 것을 특징으로 하는 워드라인 구동장치.
  5. 제1항에 있어서, 상기 2n개의 메탈 제어 라이들에 공급되는 논리신호는 저전위의 전압을 갖는 것을 특징으로 하는 워드라인 구동장치.
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