DE2641524B1

DE2641524B1 - Anordnung zur Adressierung eines MOS-Speichers

Info

Publication number: DE2641524B1
Application number: DE2641524A
Authority: DE
Inventors: Ruediger Dr Rer Nat Hofmann; Dipl-Ing Basse Paul-Werner V
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-09-15
Filing date: 1976-09-15
Publication date: 1977-11-17
Also published as: DE2641524C2; JPS6032279B2; FR2365179A1; GB1588183A; JPS5336147A; FR2365179B1

Description

Die Erfindung bezieht sich auf eine Anordnung zur Adressierung eines aus MOS-Transistorspeicherzellen bestehenden MOS-Speichers mit Hilfe von Adressen-

i-> Signalen, bei der π Adressensignale verstärkt, invertiert und zwischengespeichert werden und die negierten und nichtnegierten Adressensignale einer Decodierschaltung zugeführt werden, die an 2" Ansteuerleitungen zu den Speicherzellen angeschlossen ist und die Verknüpfungsglieder enthält, die in Abhängigkeit von den anliegenden Adressensignalen eine Ansteuerleitung auswählten.

Anordnungen zur Adressierung von MOS-Transistorspeicherzellen sind bekannt. Dabei werden gewöhnlich

2j die MOS-Transistorspeicherzellen zu einer Matrix zusammengefaßt und jede Speicherzellen jeweils von einer Wortleitung und einer Bitleitung angesteuert. Soll z. B. eine Speicherzelle oder eine Reihe von Speicherzellen ausgewählt werden, dann muß eine Wort- bzw. Bitleitung ausgewählt werden. Dies geschieht mit Hilfe von Adressensignalen, die einer Adressierungsanordnung zugeführt werden. Eine solche Adressierungsanordnung enthält Adreßpufferschaltungen, die die ankommenden Adressensignale verstärken, invertieren und zwischenspeichern. Die Adreßpufferschaltungen werden dann mit der eigentlichen Decodierschaltung verbunden. Die Decodierschaltung wählt in Abhängigkeit der anliegenden Adreßsignalkombination eine der zu den Speicherzellen führenden Ansteuerleitungen, also Bit- oder Wortleitungen, aus.

Werden z. B. einem aus Speicherzellen bestehenden Speicher η Adressensignale zugeführt, dann können 2" Ansteuerleitungen ausgewählt werden. Die π Adressensignale werden η Adreßpufferschaltungen angeboten, in denen die π Adressensignale negiert und zwischengespeichert werden. Jede Adreßpufferschaltung hat zwei Ausgänge, einen für das negierte Adressensignal, einen für das nichtnegierte, so daß die Gesamtzahl der Pufferausgänge 2n ist. Die 2n Pufferausgänge werden mit der Decodierschaltung verbunden. Dabei besteht die Decodierschaltung aus Decodierteilschaltungen, von denen jede mit einer Ansteuerleitung verbunden ist. Die Decodierteilschaltungen sind jeweils aus parallelgeschalteten MOS-Transistoren aufgebaut, den sogenann-

Y) ten Decodiertransistoren, wobei jedem Decodiertransistor einer Decodierteilschaltung das Adressensignal in negierter oder nichtnegierter Form zugeführt wird. Die Funktion solcher Decodierteilschaltungen sind bekannt und müssen darum nicht erläutert werden. Bei derartig aufgebauten Decodierteilschaltungen sind dann η Decodiertransistoren erforderlich, da jeder Decodierteilschaltung η Adressensignale in negierter oder unnegierter Form zugeführt werden. Die Gesamtzahl der Decodiertransistoren beläuft sich schließlich auf η Decodiertransistoren pro Decodierteilschaltung χ 2" Decodierteilschaltungen. Damit ist jeder der 2n Pufferausgänge mit 2"/2 Decodiertransistoren verbunden.

ORIGINAL INSPECTED

Werden somit 6 Adressensignale verwendet und damit 64 Ansteuerleitungen vorgesehen, dann sind 6 χ 2^b Decodiertransistoren in der Decodierschaltung erforderlich. Die Belastung jedes Pufferausganges beträgt dann 32 Decodiertransistoren. Jede Zunahme ί der Speicherkapazität bringt eine Zunahme von Ansteuerleitungen, Adressensignale und Decodiertransistoren. Damit wird aber auch die kapazitive Belastung der Pufferausgänge größer, die Schaltgeschwindigkeit dagegen verringert sich. Die Verringerung der Schalt- K) geschwindigkeit ergibt sich bei hochintegrierten Speicherbausteinen mit großer Speicherdichte im Zellenfeld dadurch, daß der verfügbare Platz für die Decodiertransistoren in der Decodierschaltung beschränkt ist. Es können deshalb nur kleine Decodier- i> transistoren mit entsprechend geringem Ausgangsstrom verwendet werden.

Die der Erfindung zugrunde liegende Aufgabe besteht darin, eine Anordnung zur Adressierung von MOS-Transistorspeicherzellen eines MOS-Speichers anzugeben, bei der die Anzahl der Decodiertransistoren verringert wird. Diese Aufgabe wird dadurch gelöst, daß die Decodierschaltung aus einer Vordecodierschaltung und einer Nachdecodierschaltung besteht, daß die Vordecodierschaltung aus Stufen aufgebaut ist, daß jeder Stufe von π Adressensignalen jeweils m verschiedene Adressensignale negiert und nichtnegiert

zugeführt werden, so daß — Stufen entstehen, daß jede

Stufe 2'" Ausgangsleitungen hat, daß in Abhängigkeit jo der an den Stufen anliegenden Adressensignalkombinationen eine der Ausgangsleitungen jeder Stufe markiert ist, daß die Ausgangsleitungen der Stufen zu der Nachdecodierschaltung führen, daß die Nachdecodierschaltung mit den Ansteuerleitungen verbunden ist, daß j-> sie die Ansteuerleitungen derart mit den Ausgangsleitungen der Stufen verknüpft, daß jede Ansteuerleitung jeweils von einer verschiedenen Kombination von jeweils einer Ausgangsleitung pro Stufe anwählbar ist, und daß für den Fall, daß die π Adressensignale nicht to ohne Rest durch m teilbar sind, die restlichen Adressensignale negiert und unnegiert der Nachdecodierschaltung direkt zugeführt sind und die Ansteuerleitungen über Verknüpfungsglieder von diesen anwählbar sind.

Durch diese Aufteilung der gesamten Decodierschaltung in eine Vordecodierschaltung und eine Nachdecodierschaltung wird die Anzahl der an einen Ausgang einer Adreßpufferschaltung angeschlossenen Decodiertransistoren erheblich verringert. Wird als Beispiel eine 1 aus 64 Decodierschaltung gewählt und in der Vordecodierschaltung jeweils 2 Adressensignale in einer Stufe miteinander verknüpft, dann enthält die Nachdecodierschaltung nur noch die Hälfte der ohne Vordecodierung erforderlichen Anzahl von Decodiertransistoren. Dies führt zu einer geringeren kapazitiven Belastung der Adreßpufferschaltungen. Da nicht nur Transistoren, sondern auch Kontaktlöcher eingespart werden, können die verbleibenden Decodiertransistoren wesentlich größer ausgelegt werden. Damit kann bo aber wiederum die Decodiergeschwindigkeit erhöht werden.

Die in der Nachdecodierschaltung enthaltenen Verknüpfungsglieder können mindestens aus einem Transistor bestehen, dessen Gate mit einer Ausgangslei- bs tung von einer Stufe der Vordecodierschaltung verbunden ist und dessen gesteuerte Strecke zwischen einer Ansteuerleitung und einem festen Potential angeordnet ist. Dann sind die einer Ansteuerleitung zugeordneten Transistoren mit ihren gesteuerten Strecken parallel geschaltet, während die Gate-Eingänge dieser Transistoren mit Ausgangsleitungen verschiedener Stufen der Vordecodierschaltung verbunden sind. Die Parallelschaltung dieser Transistoren, im folgenden Decodiertransistoren genannt, können auf bekannte Weise mit einer Ausgangsstufe verbunden sein, die ein Auswahlsignal zu einer Ansteuerleitung durchschaltet, wenn keine der Decodiertransistoren leitend gesteuert ist.

Die Vordecodierschaltung kann aus 2'"-NAND-GHedern bestehen, wobei jedes NAND-Glied aus m in Serie geschaltete Entladetransistoren und m parallelgeschaltete Aufladetransistoren besteht. Der Verbindungspunkt der Aufladetransistoren und der Entladetransistoren pro NAND-Glied bildet den Ausgang, der mit der Ausgangsleitung verbunden ist. Dabei werden den Gateanschlüssen der Aufladetransistoren jeweils m verschiedene Adressensignale negiert oder unnegiert und den Gateanschlüssen der Entladetransistoren diese Adressensignale negiert zugeführt. Mit Hilfe eines zusätzlichen Transistors kann der Verbindungspunkt der Auswahltransistoren, der nicht der Ausgang ist, mit einem festen Potential verbunden werden. Zweckmäßig ist es dabei, zwischen diesem Verbindungspunkt und den Gateanschlüssen der Aufladetransistoren jeweils einen Koppelkondensator anzuordnen.

Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigt

F i g. 1 ein Prinzipblockschaltbild der erfindungsgemäßen Decodierschaltung,

F i g. 2 einen Adreßverstärker,

F i g. 3 einen Taktplan zu diesem Adreßverstärker,

F i g. 4 eine Stufe der Vordecodierschaltung,

F i g. 5 die Darstellung einer Stufe der Vordecodierschaltung mit Koppelkondensatoren,

F i g. 6 eine prinzipielle Darstellung der Nachdecodierschaltung,

F i g. 7 ein in der Nachdecodierschaltung verwendetes Verknüpfungsglied.

Aus F i g. 1 ergibt sich ein prinzipielles Blockschaltbild der erfindungsgemäßen Decodierschaltung. Diese besteht aus einer Vordecodierschaltung VD und einer Nachdecodierschaltung ND. Die Vordecodierschaltung VD ist aus Stufen VDSi bis VüSFaufgebaut. Dabei ist

Y = —.Es entspricht η der Anzahl der Adressensignale,

m der Anzahl der Adressensignale, die einer Stufe VDS zugeführt werden, η und m sind ganze Zahlen.

Die Adressensignale sind mit AQ bis An bezeichnet. Sie werden zunächst Adreßverstärkern A VT angeboten, die diese Adressensignale negieren und die negierten und unnegierten Adressensignale zwischenspeichern. Die negierten und nichtnegierten Adressensignale werden dann den Stufen VDS der Vordecodierschaltung VD zugeleitet. Im Ausführungsbeispiel der F i g. 1 werden dabei jeweils zwei Adressensignale negiert und unnegiert einer Stufe VDS angeboten. Zum Beispiel werden der Stufe VDSi die Adressensignale A 0 und Λ 1 in negierter und nichtnegierter Form, der Stufe VDS2 die Adressensignale A2 und A3 in negierter und nichtnegierter Form und der Stufe VDSY die Adressensignale A n-i und A η in negierter und nichtnegierter Form zugeführt. Jede Stufe VDS der Vordecodierschaltung VD hat 2^m Ausgangsleitungen. Da im Ausführungsbeispiel der F i g. 1 m = 2 ist, hat

jede Stufe VDS vier Ausgangsleitungen Z/O bis Z/3. Die Stufe VDS1 hat somit die Ausgangsleitungen ZOO bis Z03, die Stufe VDS2 die Ausgangsleitungen ZlO bis Z13 und die Stufe VDSY die Ausgangsleitungen ZYO bis ZY3. i ist eine ganze Zahl.

Die Ausgangsleitungen Zi O bis Z/3 jeder Stufe VDS der Vordecodierschaltung VD wird der Nachdecodierschaltung ND zugeleitet. In dieser werden die Ausgangsleitungen über Verknüpfungsglieder mit den Ansteuerleitungen XO bis Xr, die zu den Speicherzellen ι ο des MOS-Speichers führen, so verknüpft, daß bei Anliegen einer bestimmten Kombination von Adressensignalen A jeweils nur eine Ansteuerleitung X ausgewählt wird, rist dabei 2"-l.

Die Adressensignale A werden zunächst den Adreßverstärkern A VTzugeführt. Aus Fig. 2 ergibt sich, wie ein solcher Adreßverstärker A VT aufgebaut sein kann. Er besteht aus Transistoren Ml bis M 6. Dem Transistor M 5 wird das Adressensignal A an seinem Gate zugeleitet. Die eine gesteuerte Elektrode des Transistors M5 ist mit dem Gateanschluß des Transistors M 6 verbunden. Die andere gesteuerte Elektrode des Transistors M5 und eine gesteuerte Elektrode des Transistors M 6 liegt weiterhin an einem festen Potential VSS In Serie zu der gesteuerten Elektrode des Tranistors M5 liegen jeweils die gesteuerten Elektroden der Transistoren M 3 und Ml, während in Serie zu der gesteuerten Elektrode des Transistors M6 die gesteuerten Elektroden der Transistoren M4 und M 2 angeordnet sind. Die freien gesteuerten Elektroden der Transistoren Ml und M 2 sind an ein anderes festes Potential VDD angeschlossen. Den Gateanschlüssen der Transistoren M3 und M4 wird ein Übernahmetaktsignal Sund den Gateanschlüssen der Transistoren Ml und M2 ein Vorladetaktsignal SV zugeführt. Der Verbindungspunkt zwischen dem Transistor Ml und M 3 bildet den Ausgang für das negierte verstärkte Adressensignal Av, der Verbindungspunkt zwischen dem Transistor M 2 und dem Transistor M 4 den Ausgang für das verstärkte Adressensignal Av,

Anhand des Taktplanes der F i g. 3 wird die Funktion des Adreßverstärkers nach F i g. 2 erläutert. Zunächst liegt das Vorladetaktsignal SV an. Damit sind die Transistoren Ml und_M2 leitend gesteuert, und die 4<5 Ausgänge Av und Av werden auf ca. VDD—UT aufgeladen. Da das Übernahmetaktsignal S nicht vorliegt, sind die Transistoren M3 und M 4 gesperrt. Ein Adressensignal A an dem Transistor M5 hat somit noch keine Auswirkung auf den Ausgang Av und Av des Adreßverstärkers, liegt aber ein Adreßsignal A am Transistor M5 an, so ist dieser leitend gesteuert und entsprechend der Transistor M6 gesperrt. Jetzt wird das Vorladetaktsignal SV abgeschaltet und das Übernahmetaktsignal S eingeschaltet. Dann werden die Transistoren M 3 und M 4 leitend gesteuert, während die Transistoren Ml und M2 gesperrt werden. Somit können sich die Ausgänge Λ rund Ä ν entsprechend dem am Transistor M5 anliegenden Adressensignal A entladen oder nicht entladen. Ist z. B. das Adreßsignal so, daß der Transistor M5 leitend gesteuert ist, dann kann sich der Ausgang Av über die Transistoren M 3 und M5 entladen, bei umgekehrten Verhältnissen kann sich der Ausgang A ν über die Transistoren M4 und M6 entladen. Nach einer Übergangszeit stellen sich an den Ausgängen Av und Άν stabile Verhältnisse ein, es entsteht dort das verstärkte Adressensignal A in negierter und nichtnegierter Form. Dann kann das Übernahmetaktsignal S wieder abgeschaltet werden.

Zweckmäßigerweise kann an die Ausgänge Άν und Av eine Ausgangsstufe angeschaltet werden, in der diese verstärkten und negierten Adressensignale zwischengespeichert werden. Eine solche Schaltung ergibt sich z. B. aus der deutschen Anmeldung P 24 43 428.4.

In der weiteren Figurenbeschreibung wird davon ausgegangen, daß die Anzahl der A.dressensignale A η = 6 ist und somit 2" — 64 Auswahlleitungen angesteuert werden können. Weiterhin wird davon

ausgegangen, daß m = 2 ist und damit — = 3 Stufen

VDS in der Vordecodierschaltung VD entstehen. Jede Stufe VDS hat dann 4 Ausgangsleitungen.

Die Vordecodierschaltung VD besteht als aus 3 Stufen VDS Der Aufbau einer Stufe VDS ist in F i g. 4 dargestellt. Es sei z. B. die Stufe VDS1.

Die Stufe VDSl besteht jeweils aus 4 NAND-Gliedern NG, entsprechend der Anzahl der Ausgangsleitungen ZOO bis Z03 einer Stufe. Jedes NAND-Glied NG ist aus einer Serienschaltung aus zwei Transistoren und einer Parallelschaltung aus zwei Transistoren aufgebaut. Die in Serie geschalteten Transistoren sollen Entladetransistoren, die parallelgeschalteten Transistoren Aufladetransistoren genannt werden. Zum Beispiel besteht das NAND-Glied NGl aus den Entladetransistoren M17 und M 21 und den Aufladetransistoren M 7 und MIl. Entsprechend besteht das NAND-Glied NG 2 aus den Entladetransistoren M15, M 22 und den Aufladetransistoren M9, M12, das NAND-Glied NG3 aus den Entladetransistoren M18, M19 und den Aufladetransistoren M8, M13 und das NAND-Glied NG 4 aus den Entladetransistoren M16, M20 und den Aufladetransistoren MIO, M14. Die Verbindungspunkte zwischen der Serienschaltung und der Parallelschaltung jedes NAND-Gliedes bildet den Ausgang Z. Das NAND-Glied NGi hat dann den Ausgang ZOO, das NAND-Glied NG 2 den Ausgang ZOl, das NAND-Glied NG3 den Ausgang Z02 und das NAND-Glied NG 4 den Ausgang Z03.

Den Gateanschlüssen der Entladetransistoren und der Aufladetransistoren werden die verstärkten Adressensignale negiert oder nichtnegiert zugeführt. Dabei werden den Aufladetransistoren zwei verschiedene Adressensignale negiert oder nichtnegiert zugeführt, während den Entladetransistoren dieselben Adressensignale in negierter Form zugeleitet werden. Die Adressensignalkombinationen, die jeweils einem NAND-Glied zugleitet werden, sind aber immer verschieden. Bei zwei Adressensignalen A 0 und A 1 ergeben sich 4 verschiedene Kombinationen, entsprechend werden die Entladetransistoren und Aufladetransistoren angesteuert. Zum Beispiel wird dem Aufladetransistor M7 das Adressensignal AO und dem Aufladetransistor MIl das Adressensignal A 1 zugeleitet. Dann werden diese Adressensignale A 0 und A 1 den Entladetransistoren M17 und M 21 in negierter Form zugeleitet. Also wird dem Entladetransistor M17 das Adressensignal A~Ö und dem Entladetransistor M 21 das Adressensignal A1 zugeleitet. Die den übrigen NAND-Gliedern NG zugeführten Adressensignalkombinationen können der F i g. 4 entnommen werden.

Die freien Enden der Serienschaltung der Entladetransistoren ist mit einem 'festen Potential VSS verbunden. Die freien Enden der Parallelschaltung aus den Aufladetransistoren liegt an einem weiteren Transistor M 23, der mit einem weiteren festen Potential VDD verbunden ist. Diesen weiteren Transi-

stör M 23 wird das Übernahmetaktsignal 5"zugeleitet.

Die Funktion der Stufe nach F i g. 4 ist folgende: Es sei zunächst angenommen, daß der Stufe die Adressensignale nicht zugeführt werden. Dann ergibt sich aus Fig.2 und Fig.3, daß das Potential am Ausgang Av und Av des AdreßVerstärkers hoch ist. Somit sind die Entladetransistoren alle leitend gesteuert und die Ausgänge ZOO bis Z 03 sind etwa auf das Potential VSS geklemmt. Zu diesem Zeitpunkt ist nämlich der Transistor M 23 noch gesperrt. Erscheint das Übernahmetaktsignal 5, dann stellen sich sowohl die Ausgänge des Adreßverstärkers entsprechend dem anliegenden Adressensignal A ein, und außerdem wird der zusätzliche Transistor M 23 leitend gesteuert und das Potential VDD an die NAND-Glieder NG gelegt. Die Folge ist, daß entsprechend der anliegenden Adreßsignalkombination drei Ausgänge Z an hohes Potential gelegt werden, während ein Ausgang Z auf tiefem Potential FSSliegen bleibt.

Liegen z. B. die Adreßsignale A 0 und A 1 an, dann werden die Aufladetransistoren MT, MH des NAND-Gliedes NGi, der Aufladetransistor M12 des NAND-Gliedes NG 2, der Aufladetransistor M8 des NAND-Gliedes NG 3 leitend gesteuert. Dagegen bleiben die Aufladetransistoren MIO und M14 des NAND-Gliedes NGA gesperrt. Entsprechend sind die Entladetransistoren MYl, M2t des NAND-Gliedes NGi, der Entladetransistor M22 des NAND-Gliedes NG2, der Entladetransistor M18 des NAND-Gliedes NG 3 gesperrt, während die Entladetransistoren M16 und M 20 des NAND-Gliedes M? 4 leitend gesteuert sind. Also erscheint an den Ausgängen ZOO, ZOl, Z02 hohes Potential, während am Ausgang Z03 tiefes Potential bestehen bleibt. Somit wird einer der vier Ausgänge Z markiert, in diesem Fall derjenige, der auf tiefem Potential bleibt.

In F i g. 4 ist lediglich der Aufbau einer Stufe VDS der Vordecodierschaltung VD gezeigt, die übrigen Stufen VDS sind aber entsprechend aufgebaut Der Unterschied besteht lediglich darin, daß an den Aufladetransistoren und Entladetransistoren andere Adreßsignale anliegen. Die Zuordnung der Adreßsignale zu den einzelnen Entladetransistoren und Aufladetransistoren erfolgt aber entsprechend F i g. 4.

F i g. 4 zeigt eine Stufe für den Fall, daß m = 2 Adreßsignale in jeder Stufe zusammengefaßt werden. Dann sind jeweils zwei Aufladetransistoren und zwei Entladetransistoren je NAND-Glied erforderlich. Ist m größer als 2, dann ist die Anzahl der Aufladetransistoren und die Anzahl der Entladetransistoren ebenfalls gleich

In Fig.5 ist die Stufe der Fig.4 noch einmal dargestellt. Jedoch sind zwischen dem Verbindungspunkt der Aufladetransistoren mit dem zusätzlichen Transistor M23 und die Gateanschlüsse der Aufladetransistoren Koppelkondensatoren CK geschaltet. Damit wird das Potential an den Gateanschlüssen der Aufladetransistoren dann angehoben, wenn das Übernahmetaktsignal 5 eingeschaltet wird. Im übrigen entspricht der sonstige Aufbau der Stufe derjenigen der Fig. 4.

Eine symbolische Darstellung der Nachdecodierschaltung ND ist aus Fig.6 ersichtlich. Es sind allerdings lediglich die Ausgangsleitungen Z der Vordecodierschaltung VD und die Ansteuerleitungen X, die zu den Speicherzellen führen, dargestellt. Wenn eine Verknüpfung zwischen einer Ausgangsleitung Z und einer Ansteuerleitung X erfolgen soll, ist in F i g. 6 ein Knoten K eingezeichnet. An dieser Stelle ist dann ein Verknüpfungsglied angeordnet, das von einem Signal auf einer Ausgangsleitung Z angesteuert wird und entsprechend eine Ansteuerleitung X anwählt. Zum Beispiel kann an einem solchen Knoten K ein Transistor gemäß F i g. 7 angeordnet sein, wobei der Gateanschluß

ίο dieses Transistors, Decodiertransistor DK genannt, mit der Ausgangsleitung Zik verbunden ist, während die gesteuerte Strecke des Decodiertransistors DK zwischen dem Potential VSS und der Ansteuerleitung XL liegt.

Aus Fig.6 ergeben sich drei Gruppen mit je vier Ausgangsleitungen Z, die mit 64 Ansteuerleitungen ATso verknüpft werden müssen, daß jede Ansteuerleitung X mit einer verschiedenen Kombination von jeweils einer Ausgangsleitung pro Stufe über ein Verknüpfungsglied anwählbar ist Dabei ergeben sich im Ausführungsbeispiel der Fig.6 4³ mögliche Kombinationen entsprechend den 64 Ansteuerleitungen X.

Damit ist jede Ansteuerleitung X über jeweils 3 Decodiertransistoren DK mit jeweils drei Ausgangsleitungen, von denen jede Ausgangsleitung zu einer verschiedenen Stufe VDS führt, verknüpft. Diese Decodiertransistoren DK sind pro Ansteuerleitung X entsprechend F i g. 7 parallel geschaltet. An die Parallelschaltung der Decodiertransistoren DK kann noch eine Ausgangsstufe angeordnet sein, die ein Speicherauswahlsignal auf bekannte Weise zu der Ansteuerleitung X durchschaltet. Dies wird dann der Fall sein, wenn alle Decodiertransistoren bei der Ansteuerung durch die Adressensignale gesperrt bleiben. Eine entsprechende Ausgangsstufe kann z.B. aus der DT-OS 24 43 490 entnommen werden.

Aus F i g. 6 ist ersichtlich, daß die Nachdecodierschaltung ND pro auszuwählender Ansteuerleitung X lediglich drei Decodiertransistoren DK benötigt. Beim

'40 bisherigen Stand der Technik waren pro auszuwählender Ansteuerleitung X 6 Transistoren bei 6 Adressensignalen erforderlich.

Im Ausführungsbeispiel ist π = 6 und m = 2 gewählt worden. Ist die Wahl von π und m derart, daß η durch m nicht dividiert werden kann, ohne daß ein Rest übrig bleibt, dann werden die restlichen Adressensignale nicht der Vordecodierschaltung VD, sondern direkt der Nachdecodierschaltung ND zugeleitet Dies geschieht wieder in negierter und nichtnegierter Form. Dabei werden diese restlichen Adressensignale in negierter und nichtnegierter Form mit Hilfe von Decodiertransistoren DK gemäß F i g. 7 auf bekannte Weise mit den übrigen Decodiertransistoren, die von den Ausgangsleitungen von den Stufen VDS angewählt werden, zusammengeschaltet.

In Fig.6 ist ein spezielles Ausführungsbeispiel gezeigt worden. Es ist selbstverständlich auch möglich, η und m anders zu wählen, dann ergibt sich eine andere Anzahl von Ausgangsleitungen von den Vordecodierstufen, eine andere Anzahl von Vordecodierstufen VDS und eine andere Verknüpfung der Ausgangsleitungen Z mit den Ansteuerleitungen X. Das Schema, nach dem aber vorgegangen werden muß, entspricht genau demjenigen, das in Verbindung mit den Figuren beschrieben worden ist.

Hierzu 4 Blatt Zeichnungen

709 546/523

Claims

Patentansprüche:

1. Anordnung zur Adressierung eines aus MOS-Transistorspeicherzellen bestehenden MOS-Speichers mit Hilfe von Adressensignalen, bei der η Adressensignale verstärkt, invertiert und zwischengespeichert werden und die negierten und nichtnegierten Adressensignale einer Decodierschaltung zugeführt werden, die an 2" Ansteuerleitungen zu den Speicherzellen angeschlossen ist und die Verknüpfungsglieder enthält, die in Abhängigkeit von den anliegenden Adressensignalen eine Ansteuerleitung auswählen, dadurch gekennzeichnet, daß die Decodierschaltung aus einer Vordecodierschaltung (VD) und einer Nachdecodierschaltung (ND) besteht, daß die Vordecodierschaltung (VD) aus Stufen (VDS) aufgebaut ist, daß jeder Stufe (VDS) von π Adressensignalen (A) jeweils m verschiedene Adressensignale negiert und

nichtnegiert zugeführt werden, so daß — Stufen

entstehen, daß jede Stufe (VDS) 2^m Ausgangsleitungen (Z) hat, daß in Abhängigkeit der an den Stufen anliegenden Adressensignalkombinationen eine der Ausgangsleitungen jeder Stufe markiert ist, daß die Ausgangsleitungen (Z) der Stufen (VDS) zu der Nachdecodierschaltung (ND) führen, daß die Nachdecodierschaltung (ND) mit den Ansteuerleitungen verbunden ist, daß sie die Ansteuerleitungen derart mit den Ausgangsleitungen (Z) der Stufen (VDS) verknüpft, daß jede Ansteuerleitung (Ά^) jeweils von einer verschiedenen Kombination von jeweils einer Ausgangsleitung pro Stufe anwählbar ist, und daß für den Fall, daß die π Adressensignale nicht ohne Rest durch m teilbar sind, die restlichen Adressensignale negiert und unnegiert der Nachdecodierschaltung direkt zugeführt sind und die Ansteuerleitungen über Verknüpfungsglieder von diesen anwählbar sind.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß jedes in der Nachdecodierschaltung (ND) enthaltene Verknüpfungsglied mindestens aus einem Transistor (DK) besteht, dessen Gate mit einer Ausgangsleitung von einer Stufe (VDS) der Vordecodierschaltung (VD) verbunden ist und dessen gesteuerte Strecke zwischen einer Ansteuerleitung (X) und einem festen Potential (VSS) angeordnet ist.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede Stufe (VDS) der Vordecodierschaltung (VD) aus 2^m NAND-Gliedern (NG) besteht, daß jedes NAND-Glied aus m in Serie geschalteten Entladetransistoren und m parallel geschalteten Aufladetransistoren besteht, wobei der Verbindungspunkt der parallel geschalteten Aufladetransistoren und der in Serie geschalteten Entladetransistoren mit einer Ausgangsleitung (Z) der Stufe verbunden ist, daß den Gateanschlüssen der Aufladetransistoren jeweils m verschiedene Adressensignale negiert oder unnegiert zugeführt werden, daß den Gateanschlüssen der Entladetransistoren diese Adressensignale in negierter Form zugeführt werden und daß ein zusätzlicher Transistor (MTS) vorgesehen ist, dessen gesteuerte Strecke zwischen dem Verbindungspunkt der Aufladetransistoren und einem anderen festen Potential (VDD) liegt, der durch ein Übernahmetaktsignal (S) leitend gesteuert wird, wenn die Adressensignale ausgewertet werden.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß jeweils zwischen dem Verbindungspunkt des zusätzlichen Transistors mit den Aufladetransistoren und den Eingängen für die negierten und nichtnegierten Adressensignale zu den Gateanschlüssen der Aufladetransistoren jeweils ein Koppelkondensator (CK) angeordnet ist.