DE2324965C3

DE2324965C3 - Schaltungsanordnung zum Auslesen eines kapazitiven Datenspeichers

Info

Publication number: DE2324965C3
Application number: DE2324965A
Authority: DE
Inventors: Ying Luh Mahopac Putnam N.Y. Yao
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1972-06-30
Filing date: 1973-05-15
Publication date: 1981-04-23
Also published as: DE2324965B2; FR2191193A1; JPS549852B2; GB1374215A; IT984151B; CA997471A; US3760381A; DE2324965A1; JPS4945646A; FR2191193B1

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Auslesen eines Datenspeichers, dessen Speicherelemente sich durch an den Kreuzungsstellen von Wort- und Bitleitungen angeordnete und je nach dem Speicherzustand geladene oder ungeladene Speicherkondensatoren darstellen lassen, deren jeweiliger Kapazitätswert im Verhältnis zur zugehörigen Bitleitungskapazität klein ist, und bei dem die einer Bitleitung zugeordneten Speicherelemente auf zwei gleiche Bitleitungsabschnitte aufgeteilt sind, in deren Verbindung ein Differenzverstärker als Leseverstärker eingeschaltet ist.

Die Speicherelemente sehr vieler Datenspeicher, insbesondere mit monolithisch integrierten Halbleiterspeicherzellen und dort vor allem solche rait Feldeffekttransistoren, können grundsätzlich als kapazitive Speieher aufgefaßt werden. Mit zunehmender Packungsdichte solcher Speicher entsteht jedoch das Problem, diese Speicherzellen zuverlässig und ohne überhöhten Aufwand an die Leseverstärker auslesen zu können. Dabei ist zu berücksichtigen, daß jeweils einer Bitleitung sehr viele Speicherzellen zugeordnet sind, wobei die Kapazität der Bitleitung um ein Vielfaches größer ist als die Kapazität eines Speicherelementes. Beim Auslesen tritt daher zwangsläufig das Problem auf, den von einer Speicherkapazität stammenden geringen Ladungsanteil im Verhältnis zur relativ großen Bitleitungsladung sicher erkennen zu können.

Aus der L'S-Patentschnft 35 14 765 ist eine Schaltungsanordnung zum Auslesen eines solchen Speichers bekannt. Zur Verringerung des Einflusses der Bitleitungskapazität sind die einer Bitleitung zugeordneten Speicherelemente auf zwei gleiche Abschnitte der Bitleitung aufgeteilt. Zwischen die jeweiligen Bitleitungsabschnitte ist zum Auslesen ein mit Feldeffekttran-

sistoren aufgebauter Verriegelungskreis eingeschaltet= dessen einem Eingang die der Vorladung der Bitleitung entsprechende Spannung und dessen anderem Eingang die gieiche Spannung zusätzlich jedoch mit dem Anteil eines adressierten Speicherelementes zigeführt werden. Dieser Verriegelungsschaltkreis schaltet in Abhängigkeit von der sehr geringen Spannungsdifferenz an seinen Eingängen in jeweils einen bestimmten Zustand. Da in diesem Fall als Bezugsgröße die Spannung der Bitleitungskapazität verwendet wird, gegenüber der der Anteil eines adressierten Speicherelemenies nur sehr gering ist, erfordert eine solche Ausleseschaltung Verstärker mit äußerst geringer Ansprechschwelle, da zur Bitleitungsladung nur ein sehr geringer zusätzlicher Ladungsanteil je nach dem Speicherzustand der adressierten Speicherzelle hinzukommt Die Vorteile einer zunehmenden Integrationsdichte werden somit zum großen Teil wieder aufgehoben durch erhöhte Anforderungen an die Leseschaltkreise, die sich ihrerseits dann nicht mehr ohne weiteres zusammen mit den Speicherzellen integrieren lassen.

Die Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung zum Auslesen derartiger kapazitiver Datenspeicher anzugeben, bei der solche extremen Anforderungen an die Eingangsempfindlichkeit nicht gestellt werden, und die dennoch eine zuverlässige Speicherauslesung gestattet

Ausgehend von einer Schaltungsanordnung der eingangs genannten Art wird diese Aufgabe durch die im kennzeichnenden Teil des Patentanspruchs genannten Merkmale gelöst. Statt der Benutzung der Bitleitungskapazität als Bezugskapazität wird jewels ein mit den Speicherelementen vergleichbares kapazitives Bauelement pro Bitleitungsabschnitt vorgesehen. Bei der Adressierung eines auszulesenden Speicherelementes wird jeweils zusammen mit diesem das dem jeweils anderen Bitleitungsabschnitt zugeordnete Bezugsspeicherelement selektiert. Die Kapazität beider Bitleitungsabschnitte sowie ein in der Leseschaltung vorgesehener Ausgangskondensator mit etwa demselben Kapazilätswert wie das Speicherelement werden vor Beginn des Auslesevorgangs auf eine Spannung aufgeladen, die der Spannung eines geladenen Speicherelementes entspricht. Im Zuge der Adressierung eines Speicherelementes bzw. der gleichzeitigen Selektion « des Bezugsspeicherelementes wird in einem ersten Schritt die Bitleitungskapazität mit der Speicherkapazität verbunden, so daß sich je nach dem Speicherzustand ein Ladungsaus£leich einstellen kann. War z. B. die Speicherkapazität ungeladen, entsprechend einer binären Null, wird die Bitleitungskapazität in dieser Periode etwas entladen, so daß ihre Spannung etwas absinkt. In einem zweiten Schritt wird nun diese Bitleitungskapazität mit dem vorher ebenfalls aufgeladenen Ausgangskondensator verbunden, so daß sich die Bitleitungskapazitüt aus dem Ausgangskondensator wieder auf die ursprüngliche Spannung aufladen kann, wobei jedoch nun der Ausgangskondensator weitgehend entladen wird. Da der Ausgangskondensator in etwa dieselbe Kapazität wie das Speicherelement aufweist, ist die Spannung am Ausgangskondensator nunmehr erheblich besser geeignet, den Eingan >^; *s eigentlichen Differenzverstärkers zu bilden. Oa eine solche Schaltung jeweils für das auszulesende Speicherelement als auch für das Bezugsspeicherelement vorgesehen ist, ergeben sich somit im Verhältnis zu den bekannten Schaltungsanordnungen erheblich höhere Differenzspannungen, die lediglich normale Leseverstärker ohne eine besonders geringe Ansprechschwelle erfordern. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet

Die Erfindung wird im folgenden anhand eines Ausführungsbeispieles unter Zuhilfenahme der Zeichnungen näher erläutert

In F i g. 1 ist ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung zum Auslesen eines kapazitiven Datenspeichers dargestellt Der bti 1 dargestellte Leseverstärker besteht aus einem Differenzverstärker oder Verriegelungsschaltkreis 2 mit den beiden Anschlüssen 3 und 4, von denen jeder mit einem besonderen mit schrittweisem Ladungsausgleich arbeitenden Leseverstärker 5 verbunden ist, der mit BBSA (Abkürzung für bucket brigade sense amplifier) bezeichnet wird. Dieser besondere Leseverstärker BBaA 5 ist in Fig.3 dargestellt und wird im Zusammenhang damit näher erläutert Jeder BBSA 5 ist mit einem Bitleitungsabschnitt 6Λ bzw. 65 verbunden, deren Bitleitungen jeweils zusammen eine einzelne Bitleitung bilden. Diese Bitleitung wird über den an die Bitleitung 65 angeschlossenen Bitleitungsdecoder und -treiber 7 adressiert Der Bitleitungsdecoder und -treiber 7 ist ein an sich bekannter Schaltkreis und wird daher nicht näher beschrieben. Im Rahmen der Erfindung kann jeder geeignete Decoder und Treiber Anwendung finden. Obwohl in F i g. 1 nicht besonders dargestellt i»t davon auszugehen, daß beim Betreiben einer bestimmten Bitleitung über den Bitleitungsdecoder bzw. -treiber 7 beide Bitleitungen 64 und 65 gleichzeitig beau^:schlagt werden. Es ist weiterhin festzustellen, daß mehrere Bitleitungen vom Bitleitungsdecoder bzw. -treiber 7 ausgehen und im Zusammenwirken mit mehreren kreuzenden Wortleitungen eine Speicheranordnung darstellen, wobei je ein Speicherplatz am Kreuzungspunkt einer Bitleitung mit einer Wortleitung vorgesehen ist. Die in F i g. 1 dargestellten Wortleitungen 8 werden über den zugehörigen Wortleitungsdecodf.r bzw. -treiber 9 beaufschlagt, wobei auch dafür das bezüglich des Bitleitungsdecoders 7 Gesagte gilt, daß nämlich ein solcher Wortleitungsdecoder bzw. -treiber 9 zum Stande der Technik gehört. Jede Wortleitung 8 ist an ihrem Kreuzungspunkt mit einer Bitleitung 6/4,65 mit einem Ladungsspeicherelement 10 verbunden, die in F i g. 1 durch die schrägen Striche 10 an den Kreuzungspunkten jeder Wortleitung mit den Bitleitungen 6/4 und 6ß angedeutet sind. Die Ladungsspeicherelemente 10 können all solche Elemente sein, die eine Kapazität aufweisen. Zum Zwecke der Erläuterung wird ein solches Ladungsspeicherelement als ein Speicherkondensator CS definiert, der in Reihe mit den Bitleitungen 64. 65 liegt und über einen steuerbaren Schalter, z. B. einen Feldeffekfiransistor. zugänglich ist. Diese Anordnung ist ähnlich zu der in F i g. 1 der US-Patentschrift 33 87 286 gezeigten Anordnung der Anmelderin und wird im folgenden im Zusammenhang mit der Beschreibung der Fi g. 2 und 3 näher erläutert. Jede Bitleitung 64, 65 weist eine Bezugsspeicherzelle 114 bzw. 115 auf. die in jeder Beziehung dem Speicherelement 10 ähnlich ist mit der Ausnahme, daß die Bezugskapazität einen geringeren Kapazitatswert aufweisen darf als der Kapazitätswert der Speicherkondensatoren der Ladungsspeicherelemente 10. Die Bezugsspeicherzellen 11Λ und 115 werden über die Wortleitungen 12/1 bzw. 125 aus dem Wortleitungsdecoder bzw. -treiber 9 gespeist.

Zur Auswahl bzw. Decodierung der richtigen Bezugsspeicherzelle 124 oder 125 wird das am meisten

signifikante Bit der Eingangsadresse des Wortleitungsdecoders 9 herangezogen. Unter der Annahme, daß η Adressen zur Decodierung der Wortleitungen 8 zur Verfügung stehen (2°, 2', ..., 2"), daß alle mit der Bitleitung 6A zusammenhängenden Speicherzellen 10 ■; über eine Adresse 2" ausgewählt werden und daß die mit der Bitleitung 6ß zusammenhängenden Speicherelemente 10 durch eine Adresse 2" (d. h. dem logischen Komplement von 2") ausgewählt werden, werden die Adressen 2" und 2" zur Selektion der Bezugsspeicherzellen HA bzw. llß benutzt. Wird daher ein mit einer Bitleitung verbundenes Speicherelement 10 selektiert, wird gleichzeitig die Bezugsspeicherzelle 11/4 oder llß der anderen Bitleitung ausgewählt, während die Bezugsspeicherzelle derselben Bitleitung blockiert wird. Der Differenzverstärker bzw. Verriegelungskreis 2

.-„Uli!* Λ Cl 1-1 η 1 Λ __:

Ci ιιαιι au ucii i^iiigaiigailicillllicil J UUU *t 5ClIlC

Eingangssignale, ein Abtaslimpuls am Eingang 13 schaltet ihn ein, und an den Anschlüssen 14 und 15 treten die Ausgangssignale auf. Wenn ein Ausgangssignal auftritt, wird zur selben Zeit die gerade ausgelesene Speicherzelle 10 wieder über die an die Ausgangsleitungen 14 bzw. 15 angeschlossenen Leitungen 16 und 17 regeneriert. Ein solcher Regenerationsvorgang der Speicherzelle 10 ist nötig, wenn das Speicherelement durch eine Kapazität dargestellt wird, da das Auslesen eines solchen Speicherelementes nicht zerstörungsfrei erfolgt.

In diesem Zusammenhang ist festzustellen, daß jedes Paar von Bitleitungen 6/4, 6ß jeweils ein Paar von Leseverstärkern 5 und Bezugsspeicherzellen 11/4. llß sowie einen Differenzverstärker bzw. Verriegelungskreis 2 benötigt. Da die Bezugsspeicherzellen 11/4, llß im wesentlichen mit den Speicherelementen 10 identisch sind, bedeutet die zusätzliche Vorsehung solcher 3^r) Elemente lediglich eine geringe Flächenvergrößerung, insbesondere, wenn die jeweiligen Torschaltungen Feldeffekttransistoren benutzen. Weiterhin kann bei einer Realisierung des Schaltungsteils 1 mit Feldeffekttransistoren in den Leseverstärkern 5 dieser gesamte Schaltungsteil 1 auf einem einzelnen Halbleiterplättchen mit denselben Verfahrensschritten hergestellt werden.

In F i g. 2 ist schematisch die Schaltung der Bezugsspeicherzelle llß dargesellt, die einen Kondensator CRef enthält, der über einen steuerbaren Schalter R1 mit der Bitleitung 6ß verbunden ist R1 ist ein Feldeffekttransistor, der normalerweise gesperrt ist und auf ein Signal auf der Leitung 12ß vom Wortleitungstreiber 9 zur Gate-Elektrode 20 hin einschaltbar ist. Wenn der Schalter R 1 gleichzeitig mit dem Auftreten eines Signals auf der Bitleitung 6ß eingeschaltet wird, wird der Kondensator CRef aufgeladen. Dieser Aufladevorgang dauert so lange an, wie an der Gate-Elektrode 20 über die Leitung 12ß vom Wortleitungstreiber 9 die Einschaltspannung zugeführt wird. Die Kapazität des Kondensators CRef ist vorzugsweise gleich der mit den Ladungsspeicherelementen 10 zusammenhängenden Kapazität Wie jedoch in Verbindung mit der Beschreibung der Arbeitsweise der t>o Schaltungen nach den F i g. 1 und 2 erläutert wird, wird der Kondensator CRef normalerweise auf eine Spannung aufgeladen, die kleiner ist als die volle Spannung der Speicherzellen. Vorzugsweise wird CRef auf eine Spannung von etwa der Hälfte der Spannung der im »1 «-Zustand befindlichen Speicherzelle aufgeladen. Die Aufladung von CRef auf den gewünschten Wert kann durch Steuerung der Bitleitungsspannung während des Einschaltzustandes von R1 vorgenommen werden. Gemäß einer anderen, jedoch bezüglich der Herstellung etwas aufwendigeren Lösung, kann dazu auch ein Kondensator benutzt werden, der den halben Kapazitätswert aufweist und entladen bzw. auf Nullpotential gehalten wird. In beiden Fällen wird CRef der zugeordneten Bitleitung dieselbe Ladungsmenge entnommen, wenn die Bezugsspeicherzelle selektiert wird.

In Fig.3 ist ein Ladungsspeicherelement 10 gezeigt, das an einen in unterbrochenen Linien eingerahmten Leseverstärker BBSA 5 angeschlossen ist. Dieser Leseverstärker BBSA 5 enthält die Bitleitungskapazität eines Bitleitungsabschnittes, z. B. 6/4, die in Fig.3 mit CB/Sbezeichnet ist. Der Leseverstärker BBSA 5 enthält weiterhin eine Ausgangskapazität CO, deren eine Seite mit einer Impulsspannungsquelle νΦ2 und deren andere Seite mit einer irnpulsqueile V über einen Schalter Q2, der in Fig. 3 als Feldeffekttransistor dargestellt ist, verbunden ist. (TO ist ebenfalls über einen Schalter Q1 mit der Bitleitungskapazität CB/S gekoppelt. Der Schalter Q1 ist ein Feldeffekttransistor mit einer Schwellenspannung VT. dessen Gate-Anschluß 30 mit einer Impulsquelle \'Φ 1 verbunden ist. CO schließlich liefert eine Ausgangsspannung an den Differenzverstärker bzw. Verriegelungskreis 2, die in F i g. 3 mit VA bezeichnet ist. Die Gate-Elektrode 31 des Feldeffekttransistors Q2 kann mit dem Drain-Anschluß dieses Feldeffekttransistors verbunden sein, wie das durch die unterbrochene Linie in Fig. 3 angedeutet ist, so daß der Schalter ζ) 2 gleichzeitig mit der Impulsquelle V eingeschaltet wird. Die Spannung an der Gate-Elektrode 31 kann jedoch auch getrennt von der Drain- Elektrode von Q 2 gesteuert werden.

Das Ladungsspeicherelement 10 in F i g. 3 besteht aus einem Ladungsspeicherkondensator CS. der über einen Schalter QZ mit der Bitleitungskapazität CB/S verbunden ist. Der Schalter ζ) 3 ist ein Feldeffekttransistor, der über die Wortleitung 8 von einem vom Wortleitungstreiber 9 kommenden Signal gesteuert wird. Wie bereits gesagt, ist der Kapazitätswert von CS vorzugsweise gleich dem Kapazitätswert von CRef. Der Kapazitätswert von CO ist ebenfalls etwa gleich dem Kapazitätswert des Speicherkondensators CS. Weiterhin kann der Wert der Bitleitungskapazität CB/S mehr als lOOmal größer sein als der Kapazitätswert CS des Speicherelementes. Darin, daß ein solches Verhältnis zugelassen werden kann, liegt ein besonderer Aspekt der vorliegenden Erfindung, und zwar insoweit, als die zum Stande der Technik gehörenden Schaltungsanordnungen lediglich Bitleitungskapazitätswerte zulassen können, die nur etwa 5- bis lOmal größer sind als CS

Im folgenden soll die Arbeitsweise des Schaltungsteils 1 in F i g. 1 anhand des Impulsdiagramms von F i g. 4 näher erläutert werden. Dazu soll angenommen werden, daß die Bezugsspeicherzelle llß zusammen mit einem der Speicherelemente 10 des Bitleitungsabschnittes 6A selektiert wird. Als selektiertes Speicherelement 10 wird das in Fig.3 dargestellte Speicherelement angenommen, das über den Bitleitungsabschnitt 6A an den Leseverstärker 5 angeschlossen ist und ein Ausgangssignal über den Eingang 3 an den Differenzverstärker bzw. Verriegelungskreis 2 von Fig. 1 abgibt Da für beide Bitleitungsabschnitte 6A und 6ß die Funktion des Leseverstärkers 5 dieselbe ist kann der Leseverstärker BBSA 5 von F i g. 3 benutzt werden, um das Anlegen einer Bezugsspannung an den Eingang 4 des Differenzverstärkers bzw. Verriegelungskreises 2 zu zeigen.

Vor der Selektion eines auszulesenden Ladungs-

Speicherelementes 10 wird eine Vorladung der Bitleitungskapazitäten CB/S der Bitleitungsabschnitte 6A und 6ß durchgeführt. Betrachtet man dazu lediglich einmal die Bitleitung 6A, wird die zugehörige Bitleitungskapazität CB/S von Fi g. 3 geladen durch Anheben der Impulsquelle V auf ein positives Potential und gleichzeitiges Anheben von Vi> 1 auf dasselbe Potential, was während der Aufladeperiode in F i g. 4 dargestellt ist. Folglich werden die Schalter Q 1 und Q 2 gleichzeitig eingeschaltet und laden die Bitleitungskapazität CB/S 'der Bitleitung 6/4 auf ein Potential auf, das gleich dem Potential νΦ 1 abzüglich der Schwellenspannung VF von Q 1 ist. Die Impulsspannungsquellen νΦ 1 und V erreichen im Betrieb denselben maximalen Spannungswert. Während der Voraufladung ist die Impulsspannungsquelle νΦ 2 abgeschaltet, d. h. auf Massepotential, so daß als Folge davon der Ausgangbkondensälof CO sich auf den Wert der Impulsspannungsquelle Vauflädt.

Im Anschluß an die in Fig. 4 dargestellte Voraufladung findet der Auslesevorgang des Ladungsspeicherelementes 10 von F i g. 3 und der Bezugsspeicherzelle llß von Fig. 2 während eines Auslesezyklus statt. Zunächst wird das Auslesen der Speicherkapazität CS des Ladungsspeicherelementes 10 betrachtet. Wenn im Falle einer z. B. binären »1« der Speicherkondensator CSdes Speicherelementes 10 voll aufgeladen ist und der Schalter Q3 durch Anlegen eines positiven Impulses an die Wortleitung WL leitend gesteuert wird, findet keine Ladungsübertragung statt, da CS und CB/S sich auf demselben Potential befinden. Die Ladung auf dem Speicherkondensator CS stammt aus einem früheren Schreibzyklus über den Bitleilungsdecoder-treiber 7. Auf der anderen Seite kann nach einem Lesevorgang die Ladung auf CSüber die in Fig. 1 gezeigte Leitung 16 erneuert werden. Auf jeden Fall hängt die Funktion der in F i g. 3 dargestellten Anordnung davon ab, daß die Kondensat Kondensatoren CS und CB/S sich auf etwa demselben Potential befinden. Es ist noch einmal festzustellen, daß das Potential auf CB/S gleich dem maximalen Potential der Impulsspannungsquelle )/Φ 1 abzüglich der Schwellenspannung VT von Q 1 ist. Im Anschluß an einen solchen Lesezyklus tritt ein Übertragungsvorgang auf. während dem die Impulsspannungsquellen νφ 1 und νΦ 2 gleichzeitig eingeschaltet sind. Wenn CB/S das Potential νφ l—VT erreicht hat, schaltet Q 1 aus. so daß über Q1 keine weitere Verbindung mehr besteht. Wenn demnach νφ 1 und νΦ 2 eingeschaltet werden, ist über Q1 kein Ladungstransport mehr möglich. Im Anschluß an die genannte Übertragungsperiode entspricht das Potential VA am Ausgang dem Potential des Kondensators CO. der zu Beginn auf da« Potential der Impulsspannungsquelie V aufgeladen war. Es kann demnach festgestellt werden, daß das am Anschluß 3 des Differenzverstärkers bzw. Verriegelungskreises 2 in F i g. 1 erscheinende Potential im wesentlich gleich dem Potential des Speicherkondensators CS ist, wenn der Speicherkondensator CSvoll aufgeladen war.

Wenn jedoch die Ladung auf dem Speicherkondensator CSNuIl ist und damit eine binäre »0« repräsentiert, und weiter angenommen wird, daß der Kondensator CO sowie die Bitleitungskapazität CB/S in der oben beschriebenen Weise auf Vbzw. νφ 1 — VTaufgeladen sind, entlädt sich die Bitleitungskapazität CB/S von Fig.3 über den über die Wortleitung 8 leitend gesteuerten Schalter Q 3, wodurch das Potential der Kapazität CB/S um den auf den Kondensator CS übertragenen Ladungsbetrag verringert wird. Wegen der relativ großen Bitleitungsaufladung sinkt das Potential der Bitleitungskapazität CB/S stets nur sehr wenig ab. Diese geringe Ladung reicht jedoch aus, den Speicherkondensalor CS voll aufzuladen, weil dessen ι Kapazitätswert im Verhältnis zur Bitleitungskapazität si.hr klein ist. Infolge der Ladungsabgabe an den Speicherkondensator CS sinkt jedenfalls die Spannung der Bitleitungskapazität etwas ab. Zu diesem Zeitpunkt ist der Lesevorgang abgeschlossen und es beginnt der

ίο weitere schrittweise Ladungsübertragungsvorgang. Die Impulsquellen νΦ 1 und νφ 2 werden eingeschaltet und da das Potential der Bitleitungskapazität CB/S nicht mehr langer νΦ 1 — VT, sondern etwas geringer ist, schaltet Q1 ein, bis wiederum dieser Spannungswert erreicht ist, d. h., die Kapazität CB/S wieder auf ihren früheren Wert νφ 1— VTaufgeladen ist. Das Hochpulsen der Spannung ΥΦ 2 während dieser Periode dient lediglich dazu, die Ladung vom Ausgangskondensator CO sehr schnell auf CB/S zu übertragen, wenn Q 1 als Folge des gleichzeitigen Einschaltens von νφ 1 leitend wird. Nach Abschluß dieses Ladungsübertragungsvorgangs erscheint am Ausgangsanschluß VA das Potential des Ausgangskondensators CO. das über den Eingang 3 auf den Differenzverstärker bzw. Verriegelungskreis 2 geleitet wird. Wenn demnach der Speicherkondensator CS zur Darstellung einer binären Null ladungslos ist, erscheint am Eingang 3 des Differenzverstärkers bzw. Verriegelungskreises 2 Nullpoteniial.

Bezüglich des anderen Eingangs 4 des Differenzver-

jo stärkers bzw. Verriegelungskreises 2 ist noch einmal festzustellen, daß die mit der Bitleitung 6ß verbundene Bezugsspeicherzelle 11Λ und nicht etwa ein anderes mit dieser Bitleitung verbundenes Speicherelement 10 selektiert wurde. In der Schaltung nach Fig. 2 lädt der

Ji I endverstärker BBSA 5 die Bitleitungskapazität CB/S der Bitleitung 6ß sowie seine Ausgangskapazität CO in der oben im Zusammenhang mit Fi g. 3 beschriebenen Weise auf Dazu soll hier noch einmal in Erinnerung gerufen werden, daß CO sowie die Bitleitungskapazität

in CB/S der Bitleitung 6ß auf das maximale Potential der Impulsspannungsquelle V aufgeladen werden. Dieses Potential ist etwa doppelt so groß wie das am Kondensator CRe/. Eine andere Möglichkeit zur Aufladung des Kondensators O?e/besteht darin, diesen über die Regenerierleitung 17 aufzuladen, die das gewünschte Potential an den Kondensator CRe/anlegt. wenn der Differenzverstärker bzw. Verriegelungskreis 2 durch einen Tastimpuls auf der Leitung 13 eingeschaltet wird. Nach diesem Aufladevorgang wird über die Wortleitung 12ß der steuerbare Schalter R 1 leitend gemacht und erlaubt so, daß die Ladung vom Kondensator CB/S in den Kondensator CRef fließt, so daß dieser Kondensator sich voll auf ein Potential auflädt, das im wesentlichen gleich dem maximalen Potential der Impulsspannungsquelle V ist. Nachdem der Auslesevorgang bezüglich des Kondensators CRe/ abgeschlossen ist, befindet sich die Bitleitungskapazität CB/S auf einem Potential νφ 1 — VT abzüglich einer geringen Spannungsänderung, die während des Aufla-

bo dens von CRe/aufgetreten ist

Während der in Fig.4 dargestellten Ubertragungsperiode sind gleichzeitig die Impulsspannungsquellen νφ 1 und νΦ 2 eingeschaltet und es fließt ein Ladungsstrom vom Ausgangskondensator CO über den

b5 steuerbaren Schalter Q1 so lange in die Bitleitungskapazität CB/S, bis der Potentialwert νΦ 1— VT erreicht ist Da die Kapazität CB/S um die Hälfte des Ladungsbetrages des Kondensators CO entladen war.

gibt CO entsprechend etwa die Hälfte seiner Ladung ab und lädt die Bitleitungskapazität CB/S wieder auf das Potential νφ \—VT auf. Die Einschaltung der Spannungsquelle νφ 2 bewirkt dabei einen schnellen Ladungsübergang. Im Anschluß an diese Übertragungsperiode ist das Ausgangspotential VA etwa halb so groß wie die Spannung CRef. Diese Ausgangsspannung stellt den anderen Eingang für den Differenzverstärker aar und liegt am Anschluß 4 an. Somit liegt an dem einen Eingang des Differenzverstärkers bzw. Verriegelungskreises 2 nach der Übertragungsperiode etwa VRef/2 und am anderen Eingang ein Potential von etwa VRef oder Null. Die Ausgangsspannungen VA der Bitleitungsabschnitte 6/4, 6ß werden während des in Fig.4 dargestellten Zeitabschnittes abgefühlt, indem ein besonderes Abtastsignal über die Leitung 13 an den Differenzverstärker bzw. Verriegelungskreis 2 von Fig. 1 angelegt wird. Auf diese Weise werden relativ große Spannungsunterschiede an den Eingängen des Differentialverstärkers 2 erhalten, wodurch die Möglichkeit geboten wird, Verstärker mit einer relativ geringen Eingangsempfindlichkeit, verglichen mit den bisher nötigen Verstärkern, zu verwenden. Im Gegensatz zur Erfindung wurden bei den bisherigen Ausleseanordnungen sehr kleine Spannungsänderungen zur Spannung an der Bitleitungskapazität addiert, die mit der Spannung an der Bitleitungskapazität als Bezugsspannung verglichen wurden.

Die in Fig. 1 gezeigte Schaltung kann entweder mit N- oder P-Kanal-Feldeffekttransistoren realisiert werden. Weiterhin können die Kondensatoren, wie z. B. CS, COund C7?e/statt durch übliche kapazitive Bauelemente durch z. B. die Gate-Kapazität eines Feldeffekttransistors gebildet sein. Die Anordnung nach der vorliegenden Erfindung kann vorteilhafte Anwendung in bilorientierten Speicheranordnungen finden, bei denen auf diese Weise Veränderungen bezüglich der Bauelement- und Prozeßparameter als Probleme entfallen und zur gleichen Zeit ein größeres resultierendes Ausgangssignal zur Verfugung steht. Die hier beschriebene Lösung resultiert in einem völlig kompensierten System, in dem mit dem Lesen bzw. Schreiben verbundene Störsignale weitgehend ausgeschaltet sind.

Für das in den F i g. 1 —3 dargestellte und oben beschriebene Ausführungsbeispiel wurden N-Kanal-Feldeffekttransistoren benutzt, wobei die übrige Dimensionierung wie folgt war:

\'Φ\ =	10V
\'Φ 2 =	10V
V =	10 V
CS	0,1 pF
CB/S =	10 pF
CO	0,1 pF
CRef =	0,1 pF
VT	IV

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zum Auslesen eines Datenspeichers, dessen Speicherelemente sich durch an den Kreuzungsstellen von Wort- und Bitleitungen angeordnete und je nach dem Speicherzustand geladene oder ungeladene Speicherkondensatoren darstellen lassen, deren jeweiliger Kapazitätswert im Verhältnis zur zugehörigen Bitleitungskapazität klein ist, und bei dem die einer Bitleitung zugeordneten Speicherelemente auf zwei gleiche Bitleitungsabschnitte aufgeteilt sind, in deren Verbindung ein Differenzverstärker als Leseverstärker eingeschaltet ist, dadurch gekennzeichnet, daß auf jedem ßitleitungsabschnitt (6Λ, 6B) ein weiteres Speicherelement bzw. ein diesem entsprechendes kapazitives Bauelement als Bezugsspeicherelement (11/1, Hi^ bzw. Bezugskapazität vorgesehen ist das beim Lesen gleichzeitig mit der Adressierung eines Speicherelementes auf dem jeweils anderen Bitleitungsabschnitt selektiert wird, daß zwischen je einem Eingang des Differenzverstärkers bzw. Verriegelungsschaltkreises (2) und dem jeweils auszulesenden Speicherelement (10) einerseits bzw. dem Bezugsspeicherelemcn» (ΠΛ bzw. 11 B)andererseits eine Schaltungsanordnung (5) zur schrittweisen Ladungsübertragung vorgesehen ist, mittels der in einem ersten Schritt die Bitleitungskapazität (CB/S) sowie ein davon durch eine steuerbare Schalteinrichtung (Q 1) getrennter Ausgangskondensator (CO) mit etwa demselben Kapazitätswert wie das Speicherelement auf eine dem geladenen Zustand des Speicherelementes entsprechende Spannung aufladbar ist, mittels der ferner in einem daran anschließenden zweiten Schritt die Bitleitungskapazität (CB/S) und das jeweils selektierte Speicher- bzw. Bezugsspeicherelement verbindbar ist, und mittels der schließlich in einem dritten Schritt die Bitltitungskapazität (CB/S) mit dem Ausgangskondensator (CO) verbindbar ist, und daß der Ausgangskondensator (CO) dieser Schaltungsanordnung (5) zur schrittweisen Ladungsübertragung jeweils mit einem Eingang (3, 4) eines Differenzverstärkers bzw. Verriegelungsschaltkreises (2) verbunden ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die steuerbare Schalteinrichtung (Q 3 bzw. R 1) zwischen dem Speicherelement (10; CS) bzw. Bezugsspeicherelement (XXA, WB; CRef) und der Bitleitungskapazität (CB/S) ein Feldeffekttransistor ist. dessen Gate-Elektrode an die jeweilige Wortleitung angeschlossen ist, und daß zwischen die Bitleitungskapazität (CB/S) und den Ausgangskondensator (CO) ein weiterer Feldeffekttransistor (Qi) eingeschaltet ist, dessen Gate-Elektrode mit einer ersten Taktimpulsquelle (νΦ 1) verbunden ist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Ausgangskondensator (CO) mit seinem anderen Anschluß an einer zweiten Taktimpulsquelle (νΦ 2) liegt.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Aufladung der Bitleitungskapazität (CB/S) sowie des Ausgangskondensators (CO) während der Impulszeit der ersten Taktimpulsquelle (\/Φ X) aus einer dritten Spannungsquelle (V) erfolgt, wobei die

zweite Taktimpulsquelle (V&2) ausgeschaltet ist, da3 der Ladungsausgieich während der Adressierung des Speicherelementes bzw. Bezugsspeicherelementes bei ausgeschalteter erster und zweiter Taktimpulsquelle stattfindet, and daß die Wiederaufladung der Bitleitungskapazität über den Ausgangskondensator durch erneute Einschaltung der ersten Taktimpulsquelle (λ/Φ X) erfolgt.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß zur schnelleren Wiederaufladung der Bitleitungskapazität (CB/S) die zweite Taktimpulsquelle (νΦ 2) eingeschaltet ist

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Bitleitungskapazität etwa lOOfach größer ist als die jeweilige Speicherkapazität.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Kapazität (CRef) des Bezugsspeicherelements (XtA, ti B) etwa gleich groß wie die Speicherkapazität (CS) gewählt ist und auf eine geringere Spannung, vorzugsweise etwa die halbe Spannung der geladenen Speicherkapazität aufgeladen ist.

8. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Kapazität (CRef) des Bezugsspeicherelementes (11/4, 11 B) geringer und vorzugsweise etwa halb so groß wie die Speicherkapazität (CS) gewählt ist und auf etwa die volle Spannung der geladenen Speicherkapazität aufgeladen ist.