DE2845100C3 - Speicherschaltung - Google Patents

Description

5. Speicherschaltung nach Anspruch 4, dadurch gekennzeichnet, daß das Impulssignal, das einem Anschluß eines Kondensators (C₀) zugeführt wird, der mit dem Gate eines in der Steuerschaltung (Xi) enthaltenen Transistors (Q₁) verbunden ist, dsm gemeinsamen Anschluß (P9) zwischen den Kondensatoren (C Cb) zugeführt ist.

6. Speicherschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Leseverstärkerschaltung (SA-I) eine Gruppe parallel geschalteter Transistoren (Qs, Q'%) aufweist, daß das Gate eines dieser Transistorenf<?'₅)mitderQuelledesImpulssignals^i),das einem Anschluß eines Kondensators (C₀) zugeführt wird, der an das Gate eines in der Steuerschaltung (X-i) enthaltenen Transistors (Q,)angeschlossen ist, verbunden ist und daß das Gate des anderen (Qs) der Transistoren mit der Quelle desjenigen Treibimpulses (Φ₂) verbunden ist, welcher dem gemeinsamen Anschluß (P9) zwischen den Kondensatoren (C,, G) zugeführt ist.

Die Erfindung betrifft eine Speicherschaltung nach dem Oberbegriff des Patentanspruchs 1.

Bekanntlich wird eine integrierte Speicherschaltung zusammen mit einer Leseverstärkerschaltung verwendet. Ein Beispiel bekannter integrierter Speicherschaltungen mit einer Leseverstärkerschaltung wird nachfolgend anhand der Fi g. 1 erläutert Die bekannte integrierte Speicherschaltung gemäß F i g, 1 ist in der DE-OS 26 59 248 beschrieben.
Speicherzellen mi, m 2,... mn und eine Hilfszelle d' sind mit einer Bitleitung BL 1 verbunden. Speicherzellen m'l, in'2,... m'n und eine Hilfszelle t/sind mit einer anderen Bitleitung BL 2 verbunden. Die Speicherzelle m 1 umfaßt einen Speicherkondensator C ( und einen Feldeffekttransistor Qm 1 (FET Q-m \). Der FET Q-m 1 wird über eine Wortleitung IVl gesteuert.

Die Hilfszelle d umfaßt einen Hilfskondensator C₅₃, einen dazu parallel geschalteten FET Q-d i und einen in Reihe geschalteten FET Q-d 2. Der in Reihe geschaltete FET Q-d2 wird über eine Hilfswortleitung DlW

;5 gesteuert. Die Kapazität des Hilfskondensators C₁₃ ist etwa halb so groß wie die Kapazität des Speicherkondensators Ci.

Jede der Bitleitungen BL1 und BL 2 ist an eine Leseverstärkerschaltung SA-I angeschlossen. Die Leseverstärkerschaltung SA-I umfaßt ein Paar Verbindungs-FET's Q\ und Q2, über welche die Leseverstärkerschaltung SA-I mit den Bitleitungen BL 1 und BL 2 verbunden ist Der Hauptteil der Leseverstärkerschaltung SA-I besteht aus einem Paar über Kreuz verbundener FETs Q3 und C»·

Eine Speichergruppe Nr. 1 ist über FETs Q_x und Q_y mit einem Paar Busleitungen RL 1 und RL 2 verbunden. Die Busleitungen RL i und RL 2 sind an einen Differenzverstärker D.A. angeschlossen, der ein Ausgangssignal erzeugt, das als Ausgabe der gesamten Speicherschaltung der F ig. 1 verwendet wird.

Eine Steuerschaltung Xi zur Steuerung des Gatepotentials der VerbindungsFETs Ci und Q₂ ist an die Leseverstärkerschaltung SA-I angeschlossen.
Die Schaltung nach F i g. 1 arbeitet folgendermaßen.

Im Anfangszustand sind die Potentiale der Bitleitung BL 1, der Bitleitung 5L2,des Punktes Pi und P2 gleich der Drainspeisespannung + £ Das Potential des Punktes PZ ist höher als die Spannung -1- E, so daß die FETs Ci und Q₂ zum Leiten gebracht werden.

Spannungen E-Ci und E-CY weiden in den Speicherkondensatoren Cl bzw. CY gespeichert.

Im zuvor beschriebenen Anfangszustand wird das Auslesen von in der Speicherschaltung gespeicherter Information folgendermaßen bewirkt. Es sei angenommen, daß die Wortleitung Wi gewählt ist und auf hohen (im folgenden H abgekürzt) Wert gebracht ist. Gleichzeitig wird die Hilfszelle d gewählt und wird die Wortleitung DWA der Hilfszelle d auf H-Wert gebracht. Folglich werden die elektrischen Ladungen von BL 1 und BL 2 nach P5 bzw. PS übertragen, so daß die Potentiale von BL 1 und BL 2 reduziert werden. Da das Potential E-Cl vor dem Auslesen auf Η-Wert lag, ist der Betrag der von BL 1 nach P5 übertragenen elektrischen Ladung klein. Da andererseits das Potential am Punkt PS auf Null lag, bevor die Hilfszelle dgewählt worden ist, ist der Betrag der von BL 2 nach PS übertragenen elektrischen Ladung relativ groß. Demgemäß wird das Potential von BL2 mehr reduziert als das Potential von BL 1. Folglich wird zwischen BL 1 und BL2 eine Potentialdifferenz gebildet Die Potentiale von BL1 und BL 2 werden über die FETs Q\ und Qi an die Punkte Pl und P 2 übertragen. Demgemäß ist das Potential bei P1 höher als das Potential bei P2.

Danach wird das Potential Φι an einer Elektrode des Kondensators G, der in der Steuerschaltung X1 zur Steuerung der Verbindungs-FETs Ci und Q₂ enthalten ist, auf Η-Wert gebracht. Dann wird der FET C« ^m den EIN-Zustand gebracht, da das Gatepotential des FET

Q, ausreichend höher als + £"wird, und das Potential bei P 3 verringert sich auf den Wert von + £ Demgemäß werden die Übertragungsleitwerte (Transkonduktansen) der FETs Qi und Qi verringert. Das Potential (P₁ an einer Elektrode des Kondensators C₀ wird außerdem auf das Gate eines in der Leseverstärkerschaltung enthaltenen FET Q's gegeben. Die Empfindlichkeit der Leseverstärkerschaltung SA-i wird einleitend durch die Funktion des FET Q's mit einem kleinen Strom erhöht, bevor von der Leseverstärkerschaltung eine hochgradi- to ge Verstärkung eines Eingangssignals durchgeführt wird. Wenn der FET Q's aufgrund des Anlegens des Potentials Φι an sein Gate in den EIN-Zustand übergeht, wird das Arbeiten der Leseverstärkerschaltung £4-1 langsam begonnen, die Potentiale an den Punkten PX und P2 gehen zusammen herab, und die Potentialdifferenz zwischen P1 und P2 nimmt zu.

In diestm Moment wird das Potential Φ₂ des Gates von FET Qs auf Η-Wert gebracht Dann wird das Potential bei P 4 rasch Null, und die aus FETs Q₃ und Q₄ bestehende Flipflop-Schaltung arbeitet dermaßen, daß die Potentialdiffcrenz zwischen Px und P 2 vergrößert wird.

In der Leseverstärkerschaltung SAi sind FETs Q\ und Q₁ vorgesehen. Die Notwendigkeit für die FETs Qi und Q2 kann man folgendermaßen erklären. In der Anfangsperiode des Arbeitens der Leseverstärkerschaltung sind die Übergangsleitwerte der FET's Q\ und Q₂ klein, und die FETs Qi und Qi verhindern einen Ladungsfluß von BL 1 und BL 2 zu den Punkten P1 und P2, so daß die Potentialdifferenz zwischen P1 und P2 rasch verstärkt wird, und demgemäß wird ein Abfall des Potentials von BL 1, das auf Η-Wert gehalten werd.n soll, verhindert Würden die FETs Qi und Q₂ entfernt und würden die Bitleitungen BL 1 und BL 2 direkt mit den Punkten P\ und P 2 verbunden, müßte die Lastkapazität der Bitleitungen BL 1 und BL 2 direkt durch die FETs Q₃ und Q₄ entladen werden, wenn die Leseverstärkerschaltung in Betrieb gesetzt wird. Folglich wäre die Geschwindigkeit der Verstärkung der PotentialJifferenz zwischen Pl und P2 niedrig, so daß es eine lange Zeit dauern würde, bis das Potential bei P 2, das auf niedrigen (im folgenden L abgekürzt) Wert gebracht werden soll, Erdpegel erreicht, und die Ladungen von BL 1, die auf Η-Wert gebracht werden sollen, würden entladen. Somit würde das Potential von BL 1 verringert und demgemäß vvürde keine vollständige Auffrischung der Η-Werte der Speicherzellen bewirkt.

Es wird nun wieder zur Beschreibung der Vergrößerung der PotentialolJferenz zwischen Pl und P2 zurückgekehrt. In dem Fall, in welchem die Potentialdifferenz !wischen Pi unii P2 klein ist, werden die beiden Potentiale bei Pl und P2 in großem Ausmaß reduziert, da beide FETs Q₃ und Qa in den EIN-Zustand kommen und die Übergangsleitwertdifferenz nicht sehr groß ist. Wenn die Potentiale bei Pl und Pl reduziert werden, wie es zuvor beschrieben worden ist, werden die Übergangsleitwerte der FETs Qi und Qi vergrößert, und die Abschaltfähigkeiten der FETs Qi und Qi werden μ verringert Folglich wird erreicht, daß die FETs Qi und Qi EIN sind, so daß der Fluß der Ladungen von den Bitleitungen BL1 und ÖL 2 durch die FETs Qi und Q? eine weitere Vergrößerung der Potentialdifferenz zwischen Pi und Pl verhindert. Daraus folgt: selbst wenn die Leseverstärkerschaltung das ihr zugeführte Signal exakt feststellt und das Potential bei P2 NrII gemacht wird, entspuchend der anfänglichen Potentialdifferenz, fällt das Potential bei Pl unvermeidlich unter einen erforderlichen Wert ab. \in solcher Abfall des Potentials bei Pl macht es unmöglich, die Speicherzellen, aus denen die gespeicherte Information ausgelesen worden ist, aufzufrischen. Hinzu kommt, daß eine solche Schwierigkeit beim Auffrischen von Speicherzellen vorwiegend in demjenigen Fall auftritt, in welchem die Anfangspotentiale bei Pl und P2 aufgrund einer Verringerung der Spannung der Energiequelle abgesenkt sind. Demgemäß weist die bekannte Speicherschaltung gemäß F i g. 1 die erläuterten Nachteile auf.

Es ist Aufgabe der vorliegenden Erfindung, eine Speicherschaltung mit Speicherzellen, FET's und einer Leseverstärkerschaltung verfügbar zu machen, bei der die Auffrischungen der Speicherzellen vollkommen erreicht werden.

Darüberhinaus soll eine Speicherschaltung mit Speicherzellen, FET's und einer Leseverstärkerschaltung verfügbar gemacht werden, bei der die Spannungszustände an vorbestimmten Punkten dieser Speicherschaltung so gewählt sind, daß eine vollständige Auffrischung der Speicherzellen tirnöglicht ist

Die Lösung dieser Aufgabe isi im Anspruch 1 gekennzeichnet und in den Unteransprüchen vorteilhaft weitergebildet

Im folgenden wird die Erfindung anhand von Ausi'uhrungsformen näher erläutert In der Zeichnung zeigt

Fig. 1 ein schematisches Schaltbild einer bekannten Speicherschaltung mit einer Leseverstärkerschaltung;

F i g. 2 ein schematisches Schaltbild einer erfindungsgemäßen Ausführungsform einer Speicherschaltung;

F i g. 3 Signalfonnen zum Aufzeigen der Arbeitscharakteristiken der in F i g. 2 gezeigten Schaltung, und

F i g. 4 die Beziehung zwischen V_c und V, in Verbindung mit von den Erfindern durchgeführten Experimenten.

Anhand der F i g. 2,3 und 4 wird nun eine bevorzugte Ausführungsform der vorliegenden Erfindung beschrieben.

Speicherschaltung der erfindungsgemäßen Ausführungsform sind in F i g. 2 dargestellt Die Einheit Nr. 1 der Speicherschaltungen umfaßt ein Paar Bitleitungen BL 1 und BL 2, mehrere Speicherzellen m 1, m 2,... mn, ein Paar Hilfszellen d', d, und eine Leseverstärkerschaltung SA-I, welche die Verbindung.·? FETs Q_x und Qi enthält, die zwischen den Bitleitungen BL 1, BL 2 und den FETs Q₃, Q₄ angeordnet sind. Anders als in der Schaltung nach F i g. 1 ist in der Schaltung nach F i g. 2 ein Paar Kondensatoren C₁ und Cb vorgesehen. Eine Elektrode des Kondensators C_a ist mit dem Punkt Pl verbunden und eine Elektrode des Kondensators Cb ist mit dem Punkt P2 verbunden. Die anderen Elektroden der Kondensatoren C₁ und Cb sind im Punkt P9 miteinander verbunden. Die Punkte P1 und P2 sind die Verbindungspunkte zwischen FET Qi und FET Q₃ bzw. zwischen FET Q₂ und FET Q₃. Dem Verbindungspunkt P9 der Kondensatoren C₁ und Cb kann ein Treibimpuls Φι zugeführt werden, während ein Paar FETs Q₃ und Q₄ in Betrieb ist.

Die Arbeitsweise der Schaltung nach Fig.2 wird nachfolgend anhand der in F i g. 3 gezeigten Signalformen erläutert.

Zur Zeit I₀ (F i g. 3 (e)) ändert sich das Potential Φο vom Η-Wert zum L-Wert, um einen Anfangszustand zu realisieren. Zu dieser Zeit sind alle Schaltungen betriebsbereit gemacht, die Bitleitungen BL 1 und BLl sind mit einer Spannung vorgeladen, die in der Nähe der

Drainspeisespannung + E liegt, und die Spannung am Punkt P 3 ist höher als + f. was die FETs Q₁ und Q₂ zum Leiten bereit macht.

Das Auslesen und das Auffrischen der Speicherzelle in I kann folgendermaßen erklärt werden.

Es wird wieder ;i.genommen, daß das gespeicherte Potential E- CI auf H-Wert liegt. Zur Zeit t\ (Fig. 3(a)) sind die Wortleitung VVI und die Hilfsleitung DWA durch eine (in F i g. 2 nicht gezeigte) Dekodierschaltung gewählt, um auf Η-Wert gebracht zu werden. Infolgedessen wird das Potential von BL1 etwas abgesenkt, das Potential von Bl. 2 wird weiter erniedrigt (Fig. 3 (Q). und das Potential von PI ist etwas höher als das von P2(V i g. 3(g)).

Zur Zeil I₂ (Fig. 3(b)) wird das Potential Φ vom I-Wert /um H-Wert geändert. Als Folge davon wird FiT Q'i in den EIN-Zustand gebracht, die Leseverstärkersehaltung SA\ beginnt langsam /u arbeiten, die ruiemiiiie ijcr Pi -ii'ru P2 folien /üS.iiniViCn ίίίϊύ oiC Poientialdifferen/ /wischen P I und P2 wird vergrößert (Fig. 3(g)).

Zur Zeit f). unmittelbar nach dem Zeitpunkt I₂ (Fie. 3 (c)). ändert sich das Potential Φ₂ vom l.-Wert /um Η-Wert. Daher werden gemäß den Aufladewirkungen der Kondensatoren (', und C), die Potentia' an den Punkten P\ und P2 nicht nur an einem Abfallen gehindert, sondern in die Höhe getrieben (Fig. 3 (g)). Folglich bleiben die Verbindung*-FKTs Q\ und Q₂ AUS. Daher wird die Leseverstärkerschaltung an einer unrichtigen Arbeitsweise gehindert. Selbst wenn das Potential des Punktes P2 auf Null abfällt, wird das Potential des Punktes PI daher näherungswcise auf + E gehalten, und es wird verhindert, daß das Potential der Bitleitung BL I abfällt (Fig. 3(f)). Demgemäß ist ein ausreichendes Auffrischen der Speicherzelle m 1 erhältlich.

Wenn das Potential des Punktes P2 Null wird, wird der FET Q₂ EIN geschaltet, so daß die Bitleitung B2 über FET Q₂ entladen und das Potential der Bitleitung Bl. 2 auf Null gebracht wird.

Zur Zeit u (Fig 3 (d)) wird das Auswahlsignal Φ3-Ι som L-Wert zum Η-Wert geändert. Daher wird das auf den Bitleitungen BL 1 und BL 2 existierende Signal zu den Busleitungen RL I und RL 2 übertragen, die zu einem Differenzverstärker DA. führen, der eine Ausleseausgabe erzeugt.

Zum Vergleich mit dem Stand der Technik sind die Änderungen der Potentiale von BL I und BL 2 und die Änderungen der Potentiale von P1 und P2 in F i g. 3 (i) bzw. Fig. 3(j) gezeigt. Man erkennt, daß mit den Signalforrnen d;:· Fig. 3(i) und (j) ein ausreichendes Auffrischen der Speicherzelle m 1 unmöglich ist. da das Potentia! von BL 1 stark verringert ist.

Als Modifikation der zuvor beschriebenen Ausführungsform können die FETs Q·, und Q₂ entweder durch Auswahl des Wertes des Potentials 2m Punkt P3 oder durch Absenken des Potentials am Punkt P3 in den AL'S-Zustand gebracht werden, wie es in Fig. 3 (b) durch eine unterbrochene Linie gezeigt ist und zwar durch die Hilfe der Schaltung X-I. Bei dieser modifizierten Ausführungsform sind die Wirkungen der Kondensatoren C₃ und O- hervorgehoben, so daß selbst in dem Fall, in welchem die Potentialdifferenz zwischen den Punkten PI und P2 unmittelbar vordem Arbeiten der Leseverstärkerschaltung klein ist. das Potential der Bitleitung BL 1 an einem Abfallen gehindert und eine perfekte Auffrischung der Speicherzelle m 1 erreicht wird.

Die Arbeitsweise der genannten Schaltung X-\ ist folgendermaßen. Zu dem Zeitpunkt, zu welchem eine Operation der Leseverslärkerschaltung beendet ist. liegt eine der Bitleitungen BL 1 und BL 2 auf H-Wert und die andere auf L-Wert, die Spannung am Punkt P3 ist + E und der FET Q₁ ist EIN. Danach nimmt das Potential Φα den H-Wert ein, um alle Schaltungen in den Anfangszustand zu bringen. Dann gelangt das Potential Φι in den L-Zustand, was den FET Q₁ AUS schaltet und das Potential von P3 in einen schwebenden (floating) Zustand bringt, und die zuvor erwähnte L-Wertseite von BL I und Bl. 2 wird auf H-Wert geschaltet. Diese Änderung vom L-Wert zum H-Wert beeinflußt das Potential von P3, das sich in einem schwebenden Zustand befindet, in der Weise, daß es über + /.' angehoben wird. Folglich werden die FETs Q\ und Q₂ in den EIN-Zustand gebracht, vorausgesetzt, daß die Streukapazität am Punkt P3 einen geeigneten Wert 2Mfii'öiri Vtj Aar 7£Jt_t in wplrhpr Hip I pspvrrstjirkfrschaltung arbeitet, wird das Potential Φι auf H-Wert gehalten. Somit wird die Gatespannung des FET Q., höher als + E. so daß der FET Q₄ in den EIN-Zustand gebracht und das Potential bei P3 auf + E abgesenkt wird.

:■-, Wenn auch in den zuvor beschriebenen Ausführungsformen das dem Verbindungspunkt P6 der Kondensatoren Cj und Ch zugeführte Signal Φ₂ ist. ist es auch mögli·.^:.:. dem Punkt Pl anstelle des Signals Φ₂ das Signal Φ\ zuzuführen. In dem Fall, in welchem das Signal

jo Φι an den Punkt P9 angelegt wird, sind die oben erläuterten Wirkungen aufgrund des Vorhandenseins der Kondensatoren C₁ etwas verringert. Dies deshalb, weil die Potentiale bei Pl und P2 gemäß den Aufladungs- oder Bootstrap-Wirkungen von C₃ und Cf,

!5 eher ansteigen als das Potential bei P3 auf (- E abfällt, und zwar aufgrund der durch die Schaltung A^--I verursachten Verzögerung, und daher sickern die Ladungen an den Punkten P1 und P2 über die FETs ζ), und Q₂ zu den Bitleitungen BL 1 und BL 2 ab. Dieses Absickern von Ladungen ist jedoch nicht schwerwiegend. Dies deswegen, weil die Menge der von den Punkten Pl und P2 zu den Bitleitungen BL I und BL 2 abfließenden Ladungen relativ klein ist. und zwar aufgrund der niedrigen Übergangsleitwerte der FETs

α Q\ und Q₂. unter der Bedingung, daß die Bitleitungen BL 1 und BL 2 beide auf H-Wert liegen, selbst wenn das Potential des Punktes P3 auf H-Wert liegt.

Eines der Ergebnisse von Experimenten bezüglich der Speicherschaltung nach F i g. 2. die durchgeführt worden sind, wird nun anhand der F i g. 4 erläutert. In F i g. 4 stellt die Abszisse die Spannung V_c einer Speie',erzelle dar. bevor ein Auslesen dieser Speicherzelle bewirkt wird, während die Ordinate die aufgefrischte Spannung V_r der Speicherzelle darstellt, nachdem das Auslesen und das Auffrischen dieser Speicherzelle durchgeführt sind. Die Kurve K\ erhält man durch die Schaltung nach F i g. 1. während man die Kurve K₂ durch die Schaltung nach F i g. 2 erhält Auf der Abszisse ist die Bezugsspannung, welche eine Grenze zwischen dem L-Wert und dem H-Wert festlegt, als V_ref angegeben. In dem Fall, in welchem V_c dicht bei V_ref gewählt ist. wie V_c,. ist das entsprechende V_r in K\. das als Jt; angegeben ist beträchtlich niedriger als der maximale V,-Wert von Ku während das entsprechende V_r in K₂, das als k₂ angegeben ist. gegenüber dein maximalen V^Wert von K₂ geringfügig reduziert ist Die Ergebnisse dieses Experiments ergaben, daß die aufgefrischte Spannung Jti auf der Kurve K-, nicht ausreicht, um das nächste

Auslesen derselben Speicherzelle sicherzustellen; während im Gegensatz dazu die aufgefrischte Spannung k% auf der Kurve K2 ausreicht, um ein zufriedenstellendes nächstes Auslesen derselben Speicherzelle sicherzustellen.

Hierzu 4 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Speicherschaltung mit einem Paar Bitleitungen, mit mehreren mit den Bitleitungen verbundenen Speicherzellen, mit einer Leseverstärkerschaltung, die ein Paar über Kreuz gekoppelte Transistoren aufweist, und mit zwischen die Bitleitungen und die Leseverstärkerschaltung geschalteten Verbindungstransistoren, die im Betrieb sind, wenn die Leseverstärkerschaltung arbeitet, dadurch gekennzeichnet, daß ein Paar Kondensatoren (C Cb) vorgesehen ist, die mit einem Anschluß an einem der Verbindungspunkte (Pi, P2) zwischen den Verbindungstransistoren (Qi, Q₂) und den über Kreuz gekoppelten Transistoren (Q₃, Q*) angeschlossen sind und deren andere Anschlüsse zur Bildung eines gemeinsamen Anschlusses (P 9) miteinander verbunden sind, und daß am gemeinsamen Anschluß (P9) ein Treibimpuls anliegt, während die Leseverstärkerschaltung (SA-I) arbeitet.

2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungen (BLi, BLT) einer Voraufladung aussetzbar sind, um deren Spannungen näherangsweise auf eine Drainspeisespannung zu bringen.

3. Speicherschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dtß die Spannungen der Gateelektroden der Verbindungstransistoren (Q\, Qi) höher als die Voraufladungsspannung der Bitleitungen (BL 1, BL 2) gehalten sind.

4. Speicherschaltung nach Anspruch 2, dadurch gekennzeichnet, daß eine Steuerschaltung (X-i) vorgesehen ist zur .\bsen!^;ng der Spannung der Gateelektroden der Verbindungstransistoren (Q\, Q₂) auf eine Spannung, die dic-;t bei der Voraufladespannung der Bitleitungen (BL 1, BL 2) liegt, während die Leseverstärkerschaltung (SAi) arbeitet.