KR0172244B1 - 부 로오 디코더 회로 - Google Patents

부 로오 디코더 회로 Download PDF

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Abstract

본 발명은 로오 어드레스에 의해 한쌍의 진위 상위 워드 라인 및 보수 상위 워드 라인을 선택하기 위한 디코딩된 신호를 출력하는 주 로오 디코더 수단과, 상기 선택된 한쌍의 진위 상위 워드 라인 및 보수 상위 워드 라인에 의해 로오 어드레스에 의해 선택된 하위 워드 라인으로 고전위 및 저전위를 공급하는 풀-업 및 풀-다운 드라이버단으로 구성된 부 로오 디코더 수단을 포함하는 반도체 메모리 장치에 있어서, 상기 진위 상위 워드 라인 및 보수 상위 워드 라인에 의해 턴-온된 상기 풀-업 및 풀-다운 드라이버단 사이에 커런트 패스가 발생하여 결함이 생기는 경우 퓨즈 옵션을 이용하여 상기 진위 상위 워드 라인 및 보수 상위 워드 라인의 전위가 같도록 함으로써 전류 소모를 방지시킨 전류소모방지 수단을 구비한 부 로오 디코더 회로에 관한 것이다.

Description

부 로오 디코더 회로
제1도는 종래의 부 로오 디코더 회로의 상세회로도.
제2도는 제1도에 도시된 부 로오 디코더 회로를 전체 셀 어레이에 적용한 구성도.
제3도는 본 발명의 제1 실시예에 의한 부 로오 디코더 회로의 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
100 : 주 로오 디코더 회로부 200 : 부 로오 디코더 회로부
300 : 전류소모방지 회로부 MN1∼MN5 : NMOS형 트랜지스터
F1 : 퓨즈 I1 : 인버터
NO1 : NOR 게이트 MWL(Main Word Line) : 상위 워드 라인
SWL(Sub Word Line) : 하위 워드 라인
* px : 하위 워드 라인 구동 회로를 선택적으로 동작시키기 위한 워드라인 부스팅 신호로서, 일부의 로오 어드레스를 입력으로 받는 px 발생기에 의하여 생성됨.
* Vpp : 승압된 전압 레벨로 메모리 칩 내부에서, 차아지 펌핑(Charge pumping) 회로를 포함한 Vpp 발생기에 의하여 발생된다. 메모리 칩 내부의 전원전압에 비하여 전압 레벨이 높다. (Vpp Vcc)
* Vx : 종래의 하위 워드 라인 구동 회로에서, 스위치용 트랜지스터(MN3)의 게이트에 인가되는 DC 전압. 대개의 경우 Vx = Vcc이다.
본 발명은 계층적 워드 라인 구조를 갖는 반도체 메모리 장치의 부 로오 디코더 회로에 관한 것으로, 특히 메탈 브리지(Metal Bridge)로 인하여 진위 상위 워드 라인(Main Word Line:이하 MWL이라 함)과 보수 상위 워드 라인(/MWL) 사이에 발생되는 전류 패스를 제거함으로써, 전류 소모를 줄인 부 로오 디코더 회로에 관한 것이다.
일반적으로, 계층적 워드 라인 구조는 워드 라인의 메탈 스트랩핑(Metal Strapping)에서 발생하는 엄격한 메탈 디자인 루울(Metal Design Rule)을 완화하기 위하여 사용된다. 메탈 스트랩핑은 폴리-실리콘(Poly-Silicon)으로 만들어지는 워드 라인의 저항을 감소시키기 위하여 메탈 라인을 워드 라인 피치(Pitch)로 셀 어레이의 상부에 배열하고 폴리-실리콘의 워드 라인에 연결하는 것으로, 워드 라인의 저항을 줄여 구동 시간을 빠르게 한다.(여기에서 피치란 규칙적으로 배열된 라인들에서 라인 폭(Line Width) + 스페이스(Space)를 합한 것을 지칭한다.) 이러한 메탈 스트랩핑 방법은, 메모리 소자의 집적도가 증가함에 따라 워드 라인 피치가 감소하므로 메탈 공정의 결함(Failure) 비율이 증가하여 수율(Yield)이 감소된다. 따라서, 64M급 디램(DRAM) 제품부터는 계층적 워드 라인 구조가 필수적으로 적용되고 있다.
본 발명은 메모리 제품에 적용되는 계층적 워드 라인 구조에서 하위 워드 라인을 구동하는 부 로오 디코더 회로를 사용하는 모든 메모리 제품에 활용이 가능하다.
계층적 워드라인 구조에 사용되는 종래의 하위 워드라인 구동회로는 일반적으로 3개의 엔모스(NMOS)형 트랜지스터로 구성되어 있으며, 더블 부트스트래핑(Double Bootstrapping) 과정을 통하여 하위 워드라인을 승압된 전압 레벨인 고전위(Vpp)로 구동한다.
제1도는 하위 워드 라인(SWL)을 구동하기 위한 종래의 부 로오 디코더 회로의 상세회로도로서, 진위 상위 워드 라인(MWL) 및 제1 노드(N1) 사이에 접속되며 게이트로 전위 신호(Vx)가 인가되는 제3 NMOS형 트랜지스터(MN3)와, 워드 라인 부스팅 신호(px)를 입력하는 제2 노드(N2) 및 하위 워드 라인(SWL) 사이에 접속되며 게이트가 상기 제1 노드(N1)에 연결된 제1 NMOS형 트랜지스터(MN1)와, 상기 하위 워드 라인(SWL) 및 접지전압(Vss) 사이에 접속되며 게이트가 보수 상위 워드 라인(/MWL)에 연결된 제2 NMOS형 트랜지스터(MN2)로 구성되어 있다.
상위 제1 NMOS형 트랜지스터인 풀-업 트랜지스터(MN1)는 하위 워드 라인(SWL)을 Vpp 레벨로 풀-업시키고, 상긴 제2 NMOS형 트랜지스터인 풀-다운 트랜지스터(MN2)는 '0V'(그라운드)로 풀-다운시키는 역할을 수행한다. 그리고, 상기 제3 NMOS형 트랜지스터인 부트스트랩 트랜지스터(MN3)늘 상기 제1 노드(N1)를 프리차지하고 부트스트랩핑된 후에 전위가 그대로 유지되도록 하는 스위치 역할을 한다. 즉, 대개의 경우 Vx=Vcc가 되며 제1 노드(N1)를 Vx-Vt(Vt는 문턱전압)으로 프리차지하고 난후, 소정시간(Td)이 지연된 후에 상기 워드 라인 부스팅 신호(px)가 '고전위(Vpp)'로 활성화됨에 따라 상기 제1 노드(N1)는 Vpp+Vt 이상의 전압으로 부트스트랩핑되므로 상기 워드라인 부스팅 신호(px)의 전압 'Vpp'가 풀-업 트랜지스터(MN1)를 통하여 하위 워드 라인에 그대로 전달된다.
제2도는 제1도에 도시된 부 로오 디코더 회로를 전체 셀 어레이에 적용한 구성도를 나타낸 것이다.
주 로오 디코더 회로부(100)는 일부분의 로오 어드레스를 입력으로 받아 어드레스 신호에 해당하는 진위 상위 워드 라인(MWL)을 활성화시킨다. 그리고 로오 어드레스에 따라 선택된 진위 상위 워드 라인(MWL)이 활성화됨에 따라 보수 상위 워드 라인(/MWL)도 구동되어 하나의 셀 어레이 전체를 구동시키게 된다. 이때 로오 어드레스에 의해 전체 2n-m개의 진위 상위 워드라인(MWL)중에 하나가 선택되면, 진위 상위 워드 라인(MWL)은 '하이', 보수 상위 워드 라인(/MWL)은 '로우'로 활성화되어 워드 라인 부스팅 신호(px) 발생기(도시안됨)에서 발생된 워드 라인 부스팅 신호(pxi)에 의해 부 로오 디코더 회로부(200)가 동작하여 어드레스에 의해 선택된 하위 워드 라인(SWL)을 구동시키게 된다.
대기(stand-by) 상태에서는 상기 진위 상위 워드 라인(MWL)은 '로우'이고, 상기 보수 상위 워드 라인(/MWL)은 '하이'가 된다. 그리고, 결함된 진위 상위 워드 라인(MWL)은 리던던트 워드 라인(Redundant Word Line:RWL)으로 대체되어 어드레스에 의해 선택되어도 상기 리던던트 워드 라인(RWL)이 '하이'가 되고, 진위 상위 워드 라인(MWL)은 '로우'가 된다.
그런데, 메탈 브리지(Metal Bridge)에 의해 결함이 발생하는 경우는 리페어(Repair)되어도 상기 진위 상위 워드 라인(MWL)과 보수 상위 워드 라인(/MWL) 사이에 전류 패스(current path)가 발생하여 원치 않는 전류가 흐르게 된다.
이와 같이, 진위 상위 워드 라인(MWL)과 보수 상위 워드 라인(/MWL) 사이에 브리지가 발생하여 원치 않는 커런트 패스가 발생할 경우, 이를 해결하기 위해서 인버터를 거쳐 발생하는 보수 상위 워드 라인(/MWL)의 메탈을 직접 커팅(cutting)하여 보수 상위 워드 라인(/MWL)을 플로팅(floating) 시켜줌으로써 전류 패스를 제거할 수 있으나, 이러한 방법은 셀(cell)에 근접한 부분의 메탈을 직접 커팅해야 하는 어려움이 따른다.
따라서 본 발명에서는 퓨즈를 이용하여 보수 상위 워드 라인(/MWL)의 전위를 하이에서 로우로 세팅(setting) 시켜줌으로써 진위 상위 워드 라인(/MWL)과 보수 상위 워드 라인(/MWL)을 같은 전위로 만들어 전류 패스를 제거시킴으로써, 전류 소모를 줄인 부 로오 디코더 회로를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 부 로오 디코더 회로는 진위 상위 워드 라인 및 보수 상위 워드 라인에 의해 턴-온된 풀-업 및 풀-다운 드라이버단 사이에 전류 패스가 발생하여 결함이 생기는 경우 퓨즈 옵션을 이용하여 상기 진위 상위 워드 라인 및 보수 상위 워드 라인의 전위가 같도록 함으로써 전류 소모를 방지시킨 전류소모방지수단을 구비하였다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.
제3도는 본 발명의 제1 실시예에 의한 부 로오 디코더 회로의 상세회로도로써, 전원전압(Vcc) 및 제3 노드(N3) 사이에 접속된 퓨즈(F1)와, 상기 제3 노드(N3) 및 접지전압(Vss) 사이에 다이오드 구조로 접속된 제4 NMOS형 트랜지스터(MN4)와, 상기 제3 노드(N3) 및 제4 노드(N4) 사이에 접속된 인버터(I1)와, 상기 제3 노드(N3) 및 접지전압 사이에 접속되며 게이트가 상기 제4 노드(N4)에 연결된 제5 NMOS형 트랜지스터(MN5)와, 상기 진위 상위 워드 라인(MWL) 및 상기 제4 노드(N4)를 입력으로 하여 NOR연산한 값을 보수 상위 워드 라인(/MWL)으로 출력하는 NOR 게이트(NO1)로 구성된다.
상기 본 발명의 회로는 메탈 브리지에 의해 결함이 발생하는 경우, 상기 진위 상위 워드 라인(MWL)과 보수 상위 워드 라인(/MWL) 사이에 커런트 패스가 발생함으로써 생기는 전류 소모를 줄이기 위해, 상기 구성에서와 같이 퓨즈(F1)를 이용하여 상기 진위 상위 워드 라인(MWL)과 보수 상위 워드 라인(/MWL)을 같은 전위로 만들어 줌으로써 전류 패스를 제거시켰다 이를 실현하기 위해, 상기 퓨즈(F1)는 메탈 브리지가 발생한 경우는 퓨즈(F1)를 끊어주고, 그렇지 않을 경우에는 퓨즈(F1)를 그대로 연결시켜 동작하도록 하였다.
그러면 상기 회로의 동작을 살펴보면, 먼저 메탈 브리지가 발생하지 않은 경우는 상기 퓨즈(F1)를 통해 제3 노드(N3)로 전원전위를 공급하게 되어 상기 제4 노드(N4)의 전위는 항상 '로우'가 된다. 따라서 NOR 게이트(NO1)의 출력은 상기 진위 상위 워드 라인(MWL)의 논리 상태와 반대되는 논리값을 가짐으로써, 종래 드라이버단의 인버터처럼 동작된다.
메탈 브리지로 인해 결함이 발생하면, 상기 진위 상위 워드 라인(MWL)은 '하이'로 활성화되지 못하고 리던던트 워드 라인(RWL)이 '하이'로 선택되게 된다. 이때, 본 발명에서는 상기 퓨즈(F1)를 끊어주게 되어 상기 제3 노드(N3)는 '로우', 제4 노드(N4)는 '하이'로 세팅되어 상기 NOR 게이트(NO1)의 출력은 '로우'가 된다. 따라서 보수 상위 워드 라인(/MWL)의 전위는 상기 진위 상위 워드 라인(MWL)과 같은 '로우' 전위가 된다. 이로 인하여, 상기 진위 상위 워드 라인(MWL)과 보수 상위 워드 라인(/MWL) 사이에 메탈 브리지로 인해 발생되는 전류 패스를 제거시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명의 부 로오 디코더 회로를 반도체 기억 장치의 내부에 구현하게 되면, 칩이 메탈 브리지로 인하여 페일이 발생하였을 경우 리던던트 워드 라인(RWL)을 이용하여 결함된 진위 상위 워드 라인(MWL)을 리페어하더라도 상기 진위 상위 워드 라인(MWL)과 보수 상위 워드 라인(/MWL) 사이에 발생하는 전류 패스에 의하여 전류 소모가 생기는 것을 본 발명에 의하여 전류 패스를 제거시키므로써 불필요한 파워 소모를 줄일 수 있는 효과가 있다.

Claims (4)

  1. 로오 어드레스에 의해 한쌍의 진위 상위 워드 라인 및 보수 상위 워드 라인을 선택하기 위한 디코딩된 신호를 출력하는 주 로오 디코더 수단과, 상기 선택된 한쌍의 진위 상위 워드 라인 및 보수 상위 워드 라인에 의해 로오 어드레스에 의해 선택된 하위 워드 라인으로 고전위 및 저전위를 공급하는 풀-업 및 풀-다운 드라이버단으로 구성된 부 로오 디코더 수단을 포함하는 반도체 메모리 장치에 있어서, 상기 진위 상위 워드 라인 및 보수 상위 워드 라인에 의해 턴-온된 상기 풀-업 및 풀-다운 드라이버단 사이에 전류 패스가 발생하여 결함이 생기는 경우 퓨즈 옵션을 이용하여 상기 진위 상위 워드 라인 및 보수 상위 워드 라인의 전위가 같도록 함으로써 전류 소모를 방지시킨 전류소모방지수단을 구비하는 것을 특징으로 하는 부 로오 디코더 회로.
  2. 제1항에 있어서, 상기 풀-업 및 풀-다운 드라이버단은 모두 NMOS형 트랜지스터로 구성된 것을 특징으로 하는 부 로오 디코더 회로.
  3. 제1항에 있어서, 상기 퓨즈는 메탈 브리지가 발생한 경우에는 끊어주고, 그렇지 않을 경우에는 연결시키는 것을 특징으로 하는 부 로오 디코더 회로.
  4. 제1항에 있어서, 상기 전류소모방지 수단은, 전원전압(Vcc) 및 제3 노드(N3) 사이에 접속된 퓨즈(F1)와, 상기 제3 노드(N3) 및 접지전압(Vss) 사이에 다이오드 구조로 접속된 제4 NMOS형 트랜지스터(MN4)와, 상기 제3 노드(N3) 및 제4 노드(N4) 사이에 접속된 인버터(I1)와, 상기 제3 노드(N3) 및 접지전압 사이에 접속되며 게이트가 상기 제4 노드(N4)에 연결된 제5 NMOS형 트랜지스터(MN5)와, 상기 진위 상위 워드 라인(MWL)및 상기 제4 노드(N4)를 입력으로 하여 NOR연산한 값을 보수 상위 워드 라인(/MWL)으로 출력하는 NOR게이트(NO1)로 구성된 것을 특징으로 하는 부 로오 디코더 회로.
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