KR0179553B1

KR0179553B1 - 로오 디코더 및 컬럼 디코더 회로

Info

Publication number: KR0179553B1
Application number: KR1019950066050A
Authority: KR
Inventors: 정인술; 이재진
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1995-12-29
Filing date: 1995-12-29
Publication date: 1999-04-15
Also published as: KR970051272A; GB2308705A; GB2308705B; GB9627061D0; US5717650A

Abstract

본 발명은 반도체 메모리 장치의 로오 디코더 회로 및 컬럼 디코더 회로에 관한 것으로, 먼저 로오 디코더 회로에 있어서는 디램의 워드라인 구동을 주파워선과 분리시켜 워드라인 구동시에만 여기에 전원을 공급할 수 있도록 하고, 구동하지 않을 경우는 전원을 차단함으로써 대기전류를 줄이는 효과가 있고, 그리고 컬럼 디코더 회로에 있어서는 디램의 비트라인 선택시 컬럼 선택 신호를 인에이블시키기 위한 주파워선을 분리시켜 비트라인 선택시에만 컬럼 디코더 회로로 전원을 공급할 수 있도록 하고, 비트라인이 선택되지 않을 경우는 컬럼 디코더 회로로 전원을 차단시킴으로써 대기전류를 줄이는 효과가 있다.

Description

로오 디코더 및 컬럼 디코더 회로

제1도는 워드라인을 구동시키기 위한 종래의 로오 디코더의 회로구성도.

제2도는 본 발명의 제1실시예에 의한 로오 디코더의 회로구성도.

제3도는 본 발명의 제2실시예에 의한 로오 디코더의 회로구성도.

제4도는 본 발명의 제3실시예에 의한 컬럼 디코더의 회로구성도.

* 도면의 주요부분에 대한 부호의 설명

10 : 주 디코더부 11∼15 : 인버터 회로부

20 : 부 디코더부 30 : 셀 어레이 블럭

40 : NAND 게이트 회로부 50 : 메모리 셀

60 : 감지 증폭기 70 : 컬럼 디코더 회로부

본 발명은 반도체 메모리 장치의 로오 디코더(ROW-decoder) 회로에 관한 것으로, 특히 디램(DRAM)의 워드라인 구동을 주파워선과 분리시켜 워드라인 구동시에만 여기에 전원을 공급할 수 있도록 하고, 구동하지 않을 경우는 전원을 차단하여 대기전류를 줄인 로오 디코더 회로에 관한 것이다.

또한 본 발명은 반도체 메모리 장치의 컬럼 디코더(column-decoder) 회로에 관한 것으로, 특히 디램의 비트라인 선택시 컬럼 선택 신호를 인에이블시키기 위한 주파워선을 분리시켜 비트라인 선택시에만 컬럼 디코더 회로로 전원을 공급할 수 있도록 하고, 비트라인이 선택되지 않을 경우는 컬럼 디코더 회로로 전원을 차단시켜 대기전류를 줄인 컬럼 디코더 회로에 관한 것이다.

본 발명은 로오 디코더 및 컬럼 디코더 회로를 사용하는 디램(DRAM), 에스램(SRAM), 롬(ROM) 등과 같은 모든 반도체 메모리 소자에 응용될 수 있다.

일반적으로, 디램(DRAM) 소자의 데이타를 저장하는 셀 어레이 블럭(cell array block)은 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 캐패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.

상기 일반적인 셀 어레이 블럭의 워드라인 중 하나를 선택하는 로오 디코더의 동작은 여러개의 워드라인 중에서 입력되는 로오 어드레스(row address)에 해당되는 워드라인을 선택하는 것으로서, 제1도는 워드라인을 구동시키기 위한 종래의 로오 디코더를 도시한 것으로, 주 디코더(main decoder)(10)와 4개의 부 디코더(sub decoder)(20_1∼20_4)로 구성되어 있다.

상기 주 디코더(10)는 전원전압(Vcc) 및 노드(N1) 사이에 병렬접속되며 게이트가 제어 신호(xdp)를 입력하는 노드와 노드(N2)에 각각 연결된 PMOS 트랜지스터(MP1,MP2)와, 상기 노드(N1) 및 접지전압(Vss) 사이에 직렬 접속되며 게이트로 어드레스 신호(ax23,ax45,ax67)가 각각 입력되는 NMOS 트랜지스터(MN1∼MN3)와, 상기 노드(N1) 및 노드(N2) 사이에 접속된 인버터 회로부(11)와, 상기 노드(N2) 및 노드(N4)사이에 접속된 인버터 회로부(12)로 구성되어 있다. 그리고, 상기 부 디코더(20_1∼20_4)는 상기 노드(N2) 및 부트스트랩 노드(N3) 사이에 접속되며 게이트가 제1전원에 연결된 부트스트랩 트랜지스터(MN6)와, 워드라인 부스팅 신호(pxi) 및 워드라인(WL0) 사이에 접속되며 게이트가 상기 부트스트랩 노드(N3)에 연결된 고전위 전달 트랜지스터(MN7)와, 상기 워드라인(WL0) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N4)에 연결된 저전위 전달 트랜지스터(MN8)로 구성되어 있다.

만약에 하나의 셀 어레이 블럭에 n개의 워드라인이 있다고 가정하면, 주 디코더(10)만을 이용하여 n개의 워드라인 중에서 하나를 선택하려고 할 때에는 n개의 주 디코더가 필요하게 되는데 이런 경우에는 너무 많은 면적을 차지하기 때문에 고집적의 반도체 소자에서 사용하는데에는 문제가 있다.

그래서, 흔히 사용하는 방법은 제1도에 도시된 바와 같이 한 개의 주 디코더(10)에 2개 이상의 부 디코더(20_1∼20_4)를 연결해서 고전위 전달 트랜지스터(MN7)의 드레인으로 입력되는 워드라인 부스팅 신호(pxi)를 디코딩해서 사용하는 것이다.

제1도에 도시된 것은 한 개의 주 디코더(10)에 4개의 부 디코더(20_1∼20_4)를 연결하고, 이 부 디코더에 입력되는 워드라인 부스팅 신호(pxi) 중의 하나로만 부스팅(boosting)된 고전위(Vpp)가 전달되도록 하는 것으로, 이 경우는 선택할 워드라인이 n개인 경우에 한 개의 주 디코더(10)당 4개의 부 디코더(20_1∼20_4)를 연결하므로, 셀 어레이 블럭당 n/4개의 주 디코더(10)만 필요하게 되어 면적의 감소에 기여한다.

그리고, 디램 셀(cell) 트랜지스터로 NMOS 트랜지스터를 사용하는 경우는 높은 전위의 데이타가 잘 전달되도록 하기 위하여 워드라인을 인에이블시키는데에 전원전위 보다 더 높은 전위가 사용되는데, 그 이유는 NMOS 트랜지스터인 셀 트랜지스터에는 문턱전위(threshold voltage)에 의한 전위 전달의 한계가 있기 때문이다.

즉, NMOS 트랜지스터에서 게이트의 전위가 전원전위일 때에 전달가능한 고전위는 Vcc-Vtn(NMOS 트랜지스터의 문턱전위)가 되므로, 문턱전위에 의한 전압 강하를 보상하기 위하여 NMOS 트랜지스터인 셀 트랜지스터의 게이트 전위로 전원전위 보다 높은 전위를 인가한다.

그런데, 이런 경우에는 NMOS 트랜지스터가 고전위로 게이트 전위-문턱전위 밖에 전달하지 못하는 특성을 보완할 수 있도록 워드라인에 고전위(Vpp)를 전달할 대에 상기 고전위 전달 트랜지스터(MN5)의 게이트 전위를 전달할 전위(Vpp) 보다 높은 전위로 만드는 장치가 필요하며, 이러한 역할을 하는 것이 부 디코더(20_1)의 부트스트랩 트랜지스터(MN6)이다.

워드라인이 선택되어 고전위(Vpp)가 전달되는 과정을 살펴보면, 우선 입력 어드레스 신호 ax23, ax45, ax67…에 의하여 선택된 주 디코더(10)의 출력 노드(N2)은 전원전위가 되고, 부트스트랩 트랜지스터(MN6)의 게이트 전위가 전원전위(Vcc)인 경우는 부트스트랩 노드(N3)로는 Vcc-Vtn(NMOS 트랜지스터(MN6)의 문턱전위)라는 전위가 전달된다.

그 이후에 부 디코더(20_1)의 고전위 전달신호(PXi)중의 하나로 워드라인을 인에이블시킬 전위(Vpp)가 전달되게 되는 경우에서 고전위 전달 디코더(도시안됨)에 의해 워드라인 부스팅 신호 px0가 선택된다면, px0의 전위가 접지전위(Vss)에서 워드라인 인에이블 전위(Vpp)로 전이함에 따라 고전위 전달 트랜지스터(MN7)의 워드라인 부스팅 신호(pxi)와 게이트 노드(N3) 사이에 존재하는 캐패시턴스(capacitance)로 인하여 Vcc-Vtn(NMOS 트랜지스터(MN6)의 문턱전위) 전위로 있던 노드(N3)의 전위는 고전위(Vpp) 이상의 전위로 올라가게 되고, 이에 따라 고전위 전달노드(pxi)의 고전위(Vpp)를 워드라인(WL0)로 전달하게 된다.

상기의 경우에서 주 디코더(10)가 선택되지 않은 경우는 부트스트랩 노드(N3)가 접지전위(Vss)이기 때문에 부 디코더(20_1)의 고전위 전달 트랜지스터(MN7)에서 만들어지는 캐패시턴스가 적어서 부트스트랩 현상이 일어나지 않고, 주 디코더(10)가 선택된 경우라도 고전위 노드(pxi)가 접지전위를 유지하는 경우는 워드라인이 인에이블되지 않는다.

그런데, 종래의 로오 디코더 회로는 전원을 공급하는 파워라인으로 전원이 공급되지 않는 경우에는 상기 부 디코더부(20_1)의 저전위 전달 트랜지스터(MN8)의 게이트로 인가되는 제어 신호를 전달하는 노드(N4)의 전위가 전원전위(Vcc)에서 시간이 지남에 따라 점차로 전위가 낮아지게 된다. 따라서 워드라인(WL0)이 안정적인 접지전위(Vss)를 유지하지 못하고 플로팅(floating)되는 현상이 발생하게 되어 디램 셀에서 누설전류가 발생하게 된다.

따라서 본 발명에서는 디램의 워드라인 구동을 주파워선과 분리하여 워드라인 구동시에만 여기에 전원을 공급할 수 있도록 하고, 구동하지 않을 경우는 전원을 차단하여 대기전류를 줄인 로오 디코더 회로를 제공하는데에 그 목적이 있다.

본 발명의 다른 목적은 디램의 비트라인 선택시 컬럼 선택 신호를 인에이블시키기 위한 주파워선을 분리하여 비트라인 선택시에만 컬럼 디코더 회로로 전원을 공급할 수 있도록 하고, 비트라인이 선택되지 않을 경우는 컬럼 디코더 회로로 전원을 차단시켜 대기전류를 줄인 컬럼 디코더 회로를 제공하는데에 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명의 로오 디코더 회로에서는 로오 어드레스 신호에 의해 워드라인을 선택하기 위한 디코딩된 신호를 출력하는 한 개의 주 디코딩 수단과, 상기 주 디코딩 수단으로부터 출력된 신호에 의해 선택된 워드라인으로 고전위 및 저전위를 공급하는 적어도 두개 이상의 부 디코딩 수단과, 전원전위 인가시 항상 전원전위를 유지하는 제1파워라인과, 상기 주 디코딩 수단으로 전원전위를 인가하기 위한 제2파워라인과, 상기 제1파워라인과 제2파워라인 사이에 구성된 제1스위치 수단과, 상기 제1스위치 수단이 턴-오프되었을 때 상기 워드라인의 전위를 접지전위로 스위칭시켜 주는 제2스위치 수단과, 상기 제1 및 제2스위치 수단의 동작을 제어하는 신호를 출력하는 스위칭 제어 수단을 구비하였다.

상기 목적을 달성하기 위하여, 본 발명의 다른 로오 디코더 회로에서는 로오 어드레스 신호에 의해 워드라인을 선택하기 위한 디코딩된 신호를 제1 및 제2노드로 출력하는 한 개의 주 디코딩 수단과, 상기 제1노드의 신호에 의해 선택된 워드라인으로 고전위를 전달하는 고전위 전달 드라이버와 상기 제2노드의 신호에 의해 선택된 워드라인으로 저전위를 전달하는 저전위 전달 드라이버로 구성된 적어도 두개 이상의 부디코딩 수단과, 전원전위 인가시 항상 전원전위를 유지하는 제1파워라인과, 상기 주 디코딩 수단으로 전원전위를 인가하기 위한 제2파워라인과, 상기 제1파워라인과 제2파워라인 사이에 구성된 제1스위치 수단과, 상기 제1스위치 수단이 턴-온되었을 때 구동되어 상기 제2노드로 전달된 상기 제2파워라인의 전원전위를 상기 저전위 전달 드라이버로 전달하는 제2스위치 수단과, 상기 제2스위치 수단의 동작을 제어하는 신호를 출력하는 제1스위칭 제어 수단과, 상기 제1스위치 수단 및 상기 제1스위칭 제어 수단의 동작을 제어하는 신호를 출력하는 제2스위칭 제어 수단을 구비하였다.

상기 목적을 달성하기 위하여, 본 발명의 컬럼 디코더 회로에서는 비트라인의 데이타를 각각 데이타 버스라인으로, 또는 그 역방향으로 전달시키기 위한 데이타 전달 트랜지스터와, 컬럼 어드레스 신호를 입력으로 하여 그 디코딩된 신호를 상기 데이타 전달 트랜지스터로 출력하여 그 동작을 제어하는 컬럼 디코더 수단과, 소자의 전원전위 인가시 항상 전원전위를 유지하는 제1파워라인과, 상기 컬럼 디코더 수단으로 전원전위를 인가하기 위한 제2파워라인과, 상기 제1파워라인과 제2파워라인 사이에 구성된 제1스위치 수단과, 상기 제1스위치 수단이 턴-오프되었을 때 상기 컬럼 디코더 수단의 출력 노드의 전위를 접지전위로 만드는 제2스위치 수단과, 상기 제1, 제2스위치 수단의 동작을 제어하는 신호를 출력하는 스위칭 제어 수단을 구비하였다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.

제2도는 본 발명의 제1실시예에 의한 로오 디코더의 회로구성도를 도시한 것이다.

먼저 그 구성을 살펴보면, 상기 로오 디코더 회로는 로오 어드레스 신호에 의해 워드라인을 선택하기 위한 디코딩된 신호를 출력하는 한 개의 주 디코딩부(10)와, 상기 주 디코딩부(10)로부터 출력된 신호에 의해 선택된 워드라인으로 고전위 및 저전위를 공급하는 다수개의 부 디코딩부(20)를 구비한다. 그리고, 상기 주 디코더부(10)는 전원전위(Vcc) 및 접지전위(Vss) 사이에 직렬 구성된 모스(MOS) 트랜지스터에 의해 분압된 전압을 제1노드(N1)로 출력하는 분압기와, 상기 분압기로 부터의 출력 신호를 입력으로 하여 이 신호와 반전된 신호를 제2노드(N2)로 출력하는 제1인버터 회로(11)와, 상기 제1인버터 회로(11)로부터의 출력신호를 입력으로 하여 이 신호와 반전된 신호를 제4노드(N4)로 출력하는 제2인버터 회로(12)로 구성된다. 그리고, 상기 부 디코더부(20)는 상기 제2노드(N2) 및 제3노드(N3) 사이에 접속되며 게이트가 전압원에 연결된 부트스트랩 트랜지스터(MN6)와, 워드라인 부스팅 신호(pxi) 및 워드라인(WL) 사이에 접속되며 게이트가 상기 제3노드(N3)에 연결된 고전위 전달 트랜지스터(MN7)와, 상기 워드라인(WL) 및 접지전위(Vss) 사이에 접속되며 게이트가 상기 제4노드(N4)에 연결된 저전위 전달 트랜지스터(MN8)로 구성된다.

여기서, 본 발명의 제1실시예에서는 상기 주 디코더부(10)로 인가되는 전원전압(Vcc)을 공급하기 위한 제6노드(N6)의 파워라인과 제7노드(N7)의 파워라인 사이에 접속되며 게이트가 제8노드(N8)에 연결된 스위치 트랜지스터(MP7)와, 상기 워드라인(WL) 및 접지전위(Vss) 사이에 접속되며 게이트가 상기 제8노드(N8)에 연결된 저전위 전달 트랜지스터(MN9)와, 두개의 어드레스 신호를 입력으로 하여 상기 제8노드(N8)로 전원전위 또는 접지전위를 공급하는 NAND 게이트 회로부(40)를 구비하였다. 상기 NAND 게이트 회로부(40)는 상기 제6노드(N6) 및 상기 제8노드(N8)에 병렬접속되며 게이트가 각각 어드레스 신호를 입력하는 제10노드(N10) 및 제11노드(N11)에 연결된 PMOS 트랜지스터(MP5 및 MP6)와, 상기 제8노드(N8) 및 제9노드(N9) 사이에 접속되며 게이트가 상기 제10노드에 연결된 NMOS 트랜지스터(MN10)와, 상기 제9노드(N9) 및 접지전위 사이에 접속되며 게이트가 상기 제11노드(N11)에 연결된 NMOS 트랜지스터(MN11)로 구성된다.

먼저, 워드라인(WL)이 구동되지 않을 경우에 상기 NAND 게이트 회로부(40)는 입력된 어드레스 신호(제10노드(N10) 및 제11노드(N11)의 전위가 로우)에 의해 상기 제8노드(N8)로 전원전위를 출력하여 상기 로오 디코더 회로의 주 디코더부(10)로 전원전위(Vcc)를 공급하는 상기 제6노드(N6) 및 제7노드(N7) 사이에 접속된 스위치 트랜지스터(MP7)를 턴-오프시키고, 워드라인(WL) 및 접지전위 사이에 접속된 상기 저전위 전달 트랜지스터(MN9)를 턴-온시킴으로써 워드라인(WL)이 안정적인 접지전위(Vss)를 유지하도록 만든다.

제3도는 본 발명의 제2실시예에 의한 로오 디코더의 회로구성도를 도시한 것이다.

본 발명의 제2실시예에서는 본 발명의 제1실시예를 도시한 제2도의 회로구성도에서 워드라인(WL) 및 접지전위 사이에 접속된 저전위 전달 트랜지스터(MN9) 대신에 상기 부 디코더부(20)의 저전위 전달 트랜지스터(MN8)의 게이트로 입력되는 제4노드(N4)의 신호를 상기 NAND 게이트 회로부(40)의 출력인 제8노드(N8)의 신호에 의해 제어되도록 구현한 것이다.

그러면 그 구체적인 구성을 살펴보면, 상기 주 디코더부(10)의 제2인버터 회로부(12)의 출력인 제4노드(N4)와 상기 부 디코더부(20)의 저전위 전달 트랜지스터(MN8)의 게이트에 연결된 제13노드(N13) 사이에 접속되며 게이트가 각각 상기 제13노드(N13) 및 제12노드(N12)에 연결된 전달 게이트(MP9 및 MN13)와, 상기 제6노드(N6)의 파워라인 및 상기 제12노드(N12) 사이에 접속되며 게이트가 상기 제8노드(N8)에 연결된 PMOS 트랜지스터(MP8)와, 상기 제12노드(N12) 및 접지전위 사이에 접속되며 게이트가 상기 제8노드(N8)에 연결된 NMOS 트랜지스터(MN12)와, 전원전압 및 상기 제13노드(N13) 사이에 접속되며 게이트가 상기 제12노드(N12)에 연결된 PMOS형 트랜지스터(MP10)를 구비한다. 상기 PMOS 트랜지스터(MP8) 및 NMOS 트랜지스터(MN12)는 상기 제8노드(N8)로부터의 신호를 반전시켜 상기 제12노드(N12)로 출력하는 제3인버터 회로부(13)로 구성되어 있다.

그 동작을 살펴보면, 먼저 워드라인(WL)이 구동되지 않을 경우에 상기 NAND 게이트 회로부(40)는 입력된 어드레스 신호(제10노드(N10) 및 제11노드(N11)의 전위가 로우)에 의해 상기 제8노드(N8)로 전원전위를 출력하여 상기 로오 디코더 회로의 주 디코더부(10)로 전원전위(Vcc)를 공급하는 상기 제6노드(N6)의 파워라인 및 제7노드(N7)의 파워라인 사이에 접속된 스위치 트랜지스터(MP7)를 턴-오프시키고, 상기 제3인버터 회로부(13)의 NMOS 트랜지스터(MN12)를 턴-온시켜 상기 제4노드(N4) 및 제13노드(N13) 사이에 접속된 전달 게이트(MP9,MN13)를 턴-오프시키게 된다. 이때, 제12노드(N12)는 상기 PMOS형 트랜지스터(MP10)를 턴-온시켜 제13노드(N13)를 하이로 만들고, 이 제13노드(N13)의 '하이'전위 신호는 상기 저전위 전달 트랜지스터(MN8)를 턴-온시킴으로써, 상기 워드라인(WL)을 접지전위(Vss)로 유지시키게 된다.

그런데, 상기 제6노드(N6)의 파워라인과 제7노드(N7)의 파워라인이 상기 스위치 트랜지스터(MN7)에 의해 연결되었을 경우는 상기 제8노드(N8)의 전위 신호가 '로우'이므로, 상기 제3인버터 회로부(13)의 PMOS 트랜지스터(MP8)를 턴-온시켜 상기 제4노드(N4) 및 제13노드(N13) 사이에 접속된 전달 게이트(MP9,MN13)를 턴-온시켜 상기 제4노드(N4)의 전위가 제13노드(N13)로 전달되도록 한다. 이때 PMOS 트랜지스터(MP10)는 턴-오프된 상태이다.

제4도는 본 발명의 제3실시예에 의한 컬럼 디코더의 회로구성도로서, 비트라인(BL,/BL)의 데이타를 각각 데이타 버스라인(DB,/DB)으로 또는 그 역방향으로 전달시키기 위한 전달 트랜지스터(MN16,MN17)와, 컬럼 어드레스 신호를 입력으로 하여 디코딩된 신호를 상기 전달 트랜지스터로 출력하여 그 동작을 제어하는 컬럼 디코더 회로부(70)와, 상기 컬럼 디코더 회로부(70)의 출력노드(N18)의 전위를 접지전위로 만드는 제1스위치 트랜지스터(MN18)와, 소자의 전원전위 인가시 항상 전원전위를 유지하는 제1파워라인(N14)과, 상기 컬럼 디코더 회로부(70)로 전원전위를 인가하기 위한 제2파워라인(N15)과, 상기 제1파워라인(N14) 및 제2파워라인(N15) 사이에 구성된 제2스위치 트랜지스터(MP13)와, 상기 제1, 제2스위치 트랜지스터(MN18,MP13)의 동작을 제어하는 신호를 출력하는 인버터 회로부(14)를 구비한다.

상기 컬럼 디코더 회로부(70)는 컬럼 어드레스 신호를 NAND 연산하여 제18노드(N18)로 출력하는 NAND 게이트(G1)와, 상기 제2파워라인(N15) 및 상기 컬럼 디코더 출력노드인 제19노드(N19) 사이에 접속되며 게이트가 상기 제18노드(N18)에 연결된 PMOS 트랜지스터(MP12)와, 상기 제19노드(N19) 및 접지전위 사이에 접속되며 게이트가 상기 제18노드(N17)에 연결된 NMOS 트랜지스터(MN15)로 구성된다. 상기 PMOS 트랜지스터(MP18) 및 NMOS 트랜지스터(MN15)는 상기 제18노드(N18)로부터의 입력신호를 반전시켜 상기 제19노드(N19)로 출력하는 인버터 회로(15)로 구성된다. 그리고, 상기 제1 및 제2스위치 트랜지스터(MN18,MP13)의 동작을 제어하는 신호를 출력하는 인버터 회로부(14)는 상기 제1파워라인(N14) 및 제17노드(N17)사이에 접속되며 게이트가 제16노드(N16)에 연결된 PMOS 트랜지스터(MP11)와, 상기 제17노드(N17) 및 접지전위 사이에 접속되며 게이트가 상기 제16노드(N16)에 연결된 NMOS 트랜지스터(MN14)로 구성된다.

그 동작은 상기 제16노드(N16)로 입력되는 입력 신호에 의해 상기 인버터 회로부(14)의 출력 신호가 '하이'이면, 상기 제1파워라인(N14) 및 제2파워라인(N15) 사이에 접속된 제2스위치 트랜지스터(MP13)가 턴-오프되어 상기 제2파워라인(N15)으로 전원전위가 공급되지 않아 상기 컬럼 디코더 회로부(70)는 동작하지 않는다. 그리고, 상기 인버터 회로부(14)로부터의 출력 노드(N17)의 신호에 의해 상기 제1스위치 트랜지스터(MN18)이 턴-온되어 상기 전달 트랜지스터(MN16,MN17)의 게이트로 인가되는 컬럼 디코더의 출력 신호(N19)는 접지전위(Vss)로 된다. 따라서, 상기 파워라인이 끊어졌을 때 상기 전달 트랜지스터(MN16,MN17)가 동작하지 못하도록 컬럼 디코더 출력 신호는 안정적인 접지전위를 유지하게 된다.

그와 반대로, 상기 제1파워라인(N14)과 제2파워라인(N15)이 상기 제2스위치 트랜지스터(MP13)에 의해 연결이 되어 상기 컬럼 디코더 회로부(70)가 동작을 하게 될 경우는 상기 제19노드(N19)로 출력되는 컬럼 디코더 출력 신호는 '하이'전위가 되어 상기 전달 트랜지스터(MN16,MN17)을 턴-온시킴으로써, 비트라인(BL,/BL)으로부터의 데이타를 데이타 버스라인(DB,/DB)으로 전달하거나, 또는 그 역동작을 하게 된다.

이상에서 설명한 바와 같이, 본 발명에 따른 로오 디코더 회로 및 컬럼 디코더 회로를 반도체 메모리 장치 내부에 구현하게 될 경우, 먼저 로오 디코더 회로에 있어서는 디램의 워드라인 구동을 주파워선과 분리시켜 워드라인 구동시에만 여기에 전원을 공급할 수 있도록 하고, 구동하지 않을 경우는 전원을 차단함으로써 대기전류를 줄이는 효과가 있다. 그리고, 컬럼 디코더 회로에 있어서는 디램의 비트라인 선택시 컬럼 선택 신호를 인에이블시키기 위한 주파워선을 분리시켜 비트라인 선택시에만 컬럼 디코더 회로로 전원을 공급할 수 있도록 하고, 비트라인이 선택되지 않을 경우는 컬럼 디코더 회로로 전원을 차단시킴으로써 대기전류를 줄이는 효과가 있다.

Claims

한 개의 모스 트랜지스터와 한 개의 캐패시터로 구성된 반도체 메모리 장치에 있어서, 로오 어드레스 신호에 의해 워드라인을 선택하기 위한 디코딩된 신호를 출력하는 한 개의 주 디코딩 수단과, 상기 주 디코딩 수단으로부터 출력된 신호에 의해 선택된 워드라인으로 고전위 및 저전위를 공급하는 적어도 두개 이상의 부 디코딩 수단과, 전원전위 인가시 항상 전원전위를 유지하는 제1파워라인과, 상기 주 디코딩 수단으로 전원전위를 인가하기 위한 제2파워라인과, 상기 제1파워라인과 제2파워라인 사이에 구성된 제1스위치 수단과, 상기 제1스위치 수단이 턴-오프되었을 때 상기 워드라인의 전위를 접지전위로 스위칭시켜 주는 제2스위치 수단과, 상기 제1 및 제2스위치 수단의 동작을 제어하는 신호를 출력하는 스위칭 제어 수단을 구비하는 것을 특징으로 하는 로오 디코더 회로.
제1항에 있어서, 상기 제1스위치 수단은 MOS 트랜지스터로 구성된 것을 특징으로 하는 로오 디코더 회로.
제2항에 있어서, 상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 로오 디코더 회로.
제1항에 있어서, 상기 제2스위치 수단은 MOS 트랜지스터로 구성된 것을 특징으로 하는 로오 디코더 회로.
제4항에 있어서, 상기 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 로오 디코더 회로.
제1항에 있어서, 상기 스위칭 제어 수단은 NAND 게이트로 구성된 것을 특징으로 하는 로오 디코더 회로.
한 개의 모스 트랜지스터와 한 개의 캐패시터로 구성된 반도체 메모리 장치에 있어서, 로오 어드레스 신호에 의해 워드라인을 선택하기 위한 디코딩된 신호를 제1 및 제2노드로 출력하는 한 개의 주 디코딩 수단과, 상기 제1노드의 신호에 의해 선택된 워드라인으로 고전위를 전달하는 고전위 전달 드라이버와 상기 제2노드의 신호에 의해 선택된 워드라인으로 저전위를 전달하는 저전위 전달 드라이버로 구성된 적어도 두개 이상의 부 디코딩 수단과, 전원전위 인가시 항상 전원전위를 유지하는 제1파워라인과, 상기 주 디코딩 수단으로 전원전위를 인가하기 위한 제2파워라인과, 상기 제1파워라인과 제2파워라인 사이에 구성된 제1스위치 수단과, 상기 제1스위치 수단이 턴-온되었을 때 구동되어 상기 제2노드로 전달된 상기 제2파워라인의 전원전위를 상기 저전위 전달 드라이버로 전달하는 제2스위치 수단과, 상기 제2스위치 수단의 동작을 제어하는 신호를 출력하는 제1스위칭 제어 수단과, 상기 제1스위치 수단 및 상기 제1스위칭 제어 수단의 동작을 제어하는 신호를 출력하는 제2스위칭 제어 수단을 구비하는 것을 특징으로 하는 로오 디코더 회로.
제7항에 있어서, 상기 고전위 전달 드라이버 및 저전위 전달 드라이버는 NMOS 트랜지스터인 것을 특징으로 하는 로오 디코더 회로.
제7항에 있어서, 상기 제1스위치 수단은 MOS 트랜지스터로 구성된 것을 특징으로 하는 로오 디코더 회로.
제9항에 있어서, 상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 로오 디코더 회로.
제7항에 있어서, 상기 제2스위치 수단은 NMOS 트랜지스터 및 PMOS 트랜지스터로 구성된 전달 게이트인 것을 특징으로 하는 로오 디코더 회로.
제7항에 있어서, 상기 제1스위칭 제어 수단은 인버터 회로로 구성된 것을 특징으로 하는 로오 디코더 회로.
제7항에 있어서, 상기 제2스위칭 제어 수단은 NAND 게이트로 구성된 것을 특징으로 하는 로오 디코더 회로.
한 개의 모스 트랜지스터와 한 개의 캐패시터로 구성된 반도체 메모리 장치에 있어서, 비트라인의 데이타를 각각 데이타 버스라인으로, 또는 그 역방향으로 전달시키기 위한 데이타 전달 트랜지스터와, 컬럼 어드레스 신호를 입력으로 하여 그 디코딩된 신호를 상기 데이타 전달 트랜지스터로 출력하여 그 동작을 제어하는 컬럼 디코더 수단과, 소자의 전원전위 인가시 항상 전원전위를 유지하는 제1파워라인과, 상기 컬럼 디코더 수단으로 전원전위를 인가하기 위한 제2파워라인과, 상기 제1파워라인과 제2파워라인 사이에 구성된 제1스위치 수단과, 상기 제1스위치 수단이 턴-오프되었을 때 상기 컬럼 디코더 수단의 출력 노드의 전위를 접지전위로 만드는 제2스위치 수단과, 상기 제1, 제2스위치 수단의 동작을 제어하는 신호를 출력하는 스위칭 제어 수단을 구비하는 것을 특징으로 하는 컬럼 디코더 회로.
제14항에 있어서, 상기 데이타 전달 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 컬럼 디코더 회로.
제14항에 있어서, 상기 제1스위치 수단은 MOS 트랜지스터로 구성된 것을 특징으로 하는 컬럼 디코더 회로.
제16항에 있어서, 상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 컬럼 디코더 회로.
제14항에 있어서, 상기 제2스위치 수단은 NMOS 트랜지스터인 것을 특징으로 하는 컬럼 디코더 회로.
제14항에 있어서, 상기 스위칭 제어 수단은 인버터 회로로 구성된 것을 특징으로 하는 컬럼 디코더 회로.