KR100265590B1 - 반도체 메모리 소자의 로오 디코더 장치 - Google Patents

반도체 메모리 소자의 로오 디코더 장치 Download PDF

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Abstract

본 발명은 글로벌 로오 디코더 및 글로벌 워드라인 드라이버를 구비하여 복수개의 워드라인을 구동하도록 설계하기 때문에 칩면적을 줄일 수 있고, 로오 어드레스신호에 의해 상기 글로벌 워드라인 드라이버와 특정 워드라인을 연결하기 위한 어드레스 선택부를 구비하기 때문에 워드라인의 턴-온 타임을 단축시킬 수 있는 반도체 메모리 소자의 로오 디코더 장치에 관한 것으로 본 발명을 반도체 메모리 소자에 구현함으로서 설계면적이 감속되고 로오 어드레스 신호를 받은 후 곧 바로 워드라인을 턴-온시키므로 워드라인의 턴-온 타임이 발라지는 효과가 있다.

Description

반도체 메모리 소자의 로오 디코더 장치 및 그 방법
본 발명은 반도체 메모리 소자의 로오 디코더 장치에 관한 것으로, 특히 글로벌로오 디코더 및 글로벌 워드라인을 구비하여 복수개의워드라인을 구동하기 때문에 각 서브 디코더에 공통 접속 설계면적을 줄이고 로오 어드레스신호에 의해 상기 글로벌 워드라인 드라이버와 특정 워드라인으 연결하기위한 어드레스 선택부를 구비하여 워드라인 턴-온 시간을 단축시킬 수 있는 반도체 메모리 소자의 로오 디코더 장치에 관한 것이다.
일반적으로 외부의 라스 신호가 인에이블되면 어드레스 신호가 입력되어 로오 디코더 동작이 이루어진다. 워드라인을 구동시키는 로오 디코더는 프리차지 및 어드레스 신호를 받아들이는 로오디코더와, 상기 로오디코더의 출력신호에 의해 동작하여 워드라인을 인에이블시키는 워드라인 디코더로 이루어진다.
도 1은 종래기술에 따른 로오 디코더 장치를 나타낸 회로도로서, 게이트 로오 디코더 프리차지신호(/DX)가 인가되고 전원전압 단자(Vcc)와 제 1 노드(N1) 사이에 접속되는 제 1 피모스형 트랜지스터(MP1)와, 상기 제 1 노드(N1)와 접지 전압 단자(Vss) 사이에 직렬 접속되어 게이트에 각각 로오 어드레스 신호(A×32, A×54, A×76)가 인가되는 제1-제3 엔모스형 트랜지스터(MN1-MN3)로 구성된 어드레스 선택부(10)와, 접속되는 주디코더(10)와, 게이트가 제 2 노드(N2)에 접속되고 전원전압 단자(Vcc)와, 상기 제 1 노드(N1) 사이에 접속되는 제 2 피모스형 트랜지스터(MP2)와, 상기 제 1 노드(N1)와 상기 제 2 노드(N2) 사이에 접속되는 제 1 인버터(IV1)와, 상기 제 1, 제 2 노드(N2)상의 전위를 두 입력으로 받아 선택적으로 제 1, 제 2, 제 3, 제 4 워드라인(WL1 - WL4)인에이블 시키는 워드라인 드라이버(20)로 구성된다.
상기 워드라인 드라이버(20)는 게이트로 기준전압(Vxg)이 인가되고 상기 제 2 노드(N2)와 제 8 엔모스형 트랜지스터(MN8) 게이트 단자 사이에 접속되는 제 4 엔모스형 트랜지스터(MN4)와, 게이트가 상기 제 4 엔모스형 트랜지스터(MN4) 소스 단자에 접속되고 제 1 워드라인 부스팅 신호 입력단자와 제 1 워드라인 접속단자 사이에 접속되는 제 8 엔모스형 트랜지스터(MN8)와, 게이트가 상기 제 1 노드(N1)에 접속되고 상기 제 1 워드라인 접속단자와 접지전압 단자(Vss) 사이에 접속되는 제 9 엔모스형 트랜지스터(MN9)와, 게이트로 상기 기준전압(Vxg)이 인가되고 상기 제 2 노드(N2)와 제 10 엔모스형 트랜지스터(MN10) 게이트 단자 사이에 접속되는 제 5 엔모스형 트랜지스터(MN5)와, 게이트가 상기 제 5 엔모스형 트랜지스터(MN5) 소스 단자에 접속되고 제 2 워드라인 부스팅 신호 입력단자와 제 2 워드라인 접속단자 사이에 접속되는 제 10 엔모스형 트랜지스터(MN10)와, 게이트가 상기 제 1 노드(N1)에 접속되고 상기 제 2 워드라인 접속단자와 접지전압 단자(Vss) 사이에 접속되는 제 11 엔모스형 트랜지스터(MN11)와, 게이트로 상기 기준전압(Vxg)이 인가되고 상기 제 2 노드(N2)와 제 12 엔모스형 트랜지스터(MN12) 게이트 단자 사이에 접속되는 제 6 엔모스형 트랜지스터(MN6)와, 게이트가 상기 제 6 엔모스형 트랜지스터(MN6) 소스 단자에 접속되고 제 3 워드라인 부스팅 신호 입력단자와 제 3 워드라인 접속단자 사이에 접속되는 제 12 엔모스형 트랜지스터(MN12)와, 게이트가 상기 제 1 노드(N1)에 접속되고 상기 제 3 워드라인 접속단자와 접지전압 단자(Vss) 사이에 접속되는 제 13 엔모스형 트랜지스터(MN13)와, 게이트로 상기 기준전압(Vxg)이 인가되고 상기 제 2 노드(N2)와 제 14 엔모스형 트랜지스터(MN14) 게이트 단자 사이에 접속되는 제 7 엔모스형 트랜지스터(MN7)와, 게이트가 상기 제 7 엔모스형 트랜지스터(MN7) 소스 단자에 접속되고 제 4 워드라인 부스팅 신호 입력단자와 제 4 워드라인 접속단자 사이에 접속되는 제 14 엔모스형 트랜지스터(MN14)와, 게이트가 상기 제 1 노드(N1)에 접속되고 상기 제 4 워드라인 접속단자와 접지전압 단자(Vss) 사이에 접속되는 제 15 엔모스형 트랜지스터(MN15)로 구성된다.
이와 같은 구성된 종래 기술의 로오 디코더 장치의 동작을 설명하면 다음과 같다.
먼저, 로오 디코더프리차지 신호(/DX)가 인가되면 제 1 피모스형 트랜지스터(MP1)가 턴-온되어 제 1 노드(N1)가 "하이로" 프리차지 된다. 따라서 이때에는 워드라인이 선택되지 않고 라스 신호의 인에이블에 따른 로오 어드레스 신호가 입력될 수 있는 대기 상태에 있게 된다.
상기 상태에서 라스 신호가 인에이블되어 로오 어드레스 신호가 인가되면 상기 제 1 노드(N1)는 "로오" 레벨로 인에이블 되고 상기 제 1 인버터(IV1)에 의해 반전되어 상기 제 2 노드(N2)는 "하이" 레벨로 전환된다. 상기 제 2 노드(N2)상의 하이 전위는 기준전압(Vxg)에 의해 턴-온된 제 4, 제 5, 제 6, 제 7 엔모스형 트랜지스터에 의해 제 8, 제 10, 제 12, 제 14 엔모스형 트랜지스터(MN14) 게이트 단자로 각각 동시에 전달되고 워드라인 부스팅 신호(PX)와의 관계에 의해 해당 워드라인이 선택되는 것이다.
상기 도 1에 도시된 바와 같이 각 워드라인의 전단에 각각 직렬접속되어 있는 2개의 엔모스형 트랜지스터는 칩의 전체 면적을 증가시키는 원인이 되고 있다.
도 2는 도1에 되시된 종래기술의 로오 디코더를 적용한 256K 메모리에 대한 반도체 메모리 장치의 블럭도로서, 현재 DRAM에서 가장 많이 사용되고 있는 256K 메모리 셀 어레이의 경우 256개의 워드라인과 상기 256개의 워드라인을 구동시키기 위한 64개의 로오 디코더(30) 장치를 블럭도로서 나타낸 것이다.
이 경우 한개의 로오 디코더(30)가 4개의 워드라인은 선택적으로 구동시킬 수 있도록 구성되어 있다.
그런데, 이와 같은 구조로 이루어진 종래의 로오 디코더 장치에 있어서는 256K 메모리 셀 어레이의 경우 256개의 워드라인을 제어하기 위해서는 64개의 로오 디코더가 필요하게 된다. 또한 256개의 워드라인 드라이버가 필요하게 되어 모스 트랜지스터 수가 그만큼 증가하게 되므로 설계면적이 증가하여 칩의 전체적인 면적이 커지며 로오 어드레스 신호가 인가된 후에 특정 워드라인을 선택하기 때문에 워드라인이 인에이블 되는 시간이 커지게 된다. 즉, 로오 어드레스 신호가 인가되고 난 후 워드라인이 턴-온되는 동작이 이루어지는 것이다.
요약하면, 종래와 같은 구성으로 이루어진 로오 디코더 장치는 설계면적이 증가하고 워드라인의 턴-온 시간이 느려지는 문제점이 있었다.
따라서 본 발명은 상기한 문제점을 해결하기 위하여 창안된 것으로 글로벌 로오디코더 장치를 구비하여 복수개의 워드라인을 구동하기 위해 공통 사용하고 로오 어드레스 신호에 의해 특정 워드라인을 선택하여 설계면적을 줄이고 워드라인의 턴-온 타임을 빠르게 하기 위한 디코더 장치를 제공함에 그 목적이 있다.
제1도은 종래 기술에 따른 로오 디코더 회로도.
제2도는 도 1의 로오 리코더를 적용한 256K 메모리에 대한 반도체 메모리 소자의 블럭도.
제3도은 본 발명의 일실시예에 따른 로오 디코더 회로도.
제4도는 도 3의 로오 디코더를 적용한 256K 메모리에 대한 반도체 메모리 소자의 블록도.
* 도면의 주요부분에 대한 부호의 설명
40, 60 : 글로벌 로오 디코더
AX10, AX32, AX54, AX76 : 로오 어드레스
50, 70 : 어드레스 선택부
PX1~PX4 : 워드라인 부스팅신호
Vxg : 기준전압
/DX : 로오 디코더 프리차지신호
상기 목적 달성을 위한 본 발명은 소정의 신호에 의해 구동되며, 복수개의 워드라인을 구동하기 위한 워드라인 드라이버를 포함하여 글로벌 로오디코더와;
소정의 로오 어드레스 신호에 의해 상기 워드라인 드라이버와 특정 워드라인을 선택적으로 연결하는 어드레스 선택수단을 구비함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 로오 디코더 장치 회로도로서는 256K 메모리 셀 어레이의 경우를 예를 들어 설명한다. 이에 도시된 바와 같이, 특정 어드레스를 선택하기 위한 64개의 어드레스 선택부(50)와, 특정 워드라인을 인에이블시키기 위한 글로벌 로오 디코더(40)를 포함하여 성된다.
상기 글로벌 로오 디코더(40)는 게이트로 로오 디코더 프리차지신호(/DX)가 인가되고 전원전압 단자(Vcc)와 제 3 노드(N3) 사이에 접속되는 제 3 피모스형 트랜지스터(MP3)와, 게이트로 상기 로오 디코더 프리차지신호가 인가되고 상기 제 3 노드(N3)와 접지전압 단자(Vss) 사이에 접속되는 제 16 엔모스형 트랜지스터(MN16)와, 게이트가 제 4 노드(N4)에 접속되고 전원전압 단자(Vcc)와 상기 제 3 노드(N3) 사이에 접속되는 제 4 피모스형 트랜지스터(MP4)와, 상기 제 3 노드(N3)와 상기 제 4 노드(N4) 사이에 접속되는 제 2 인버터(IV2)와, 게이트로 상기 기준전압(Vxg)이 인가되고 상기 제 4 노드(N4)와 제 18 엔모스형 트랜지스터(MN18) 게이트 단자 사이에 접속되는 제 17 엔모스형 트랜지스터(MN17)와, 게이트가 상기 제 17 엔모스형 트랜지스터(MN17) 소스 단자에 접속되고 워드라인 부스팅 신호(PX) 입력단자와 글로벌 주디코더(40) 출력단자 사이에 접속되는 제 18 엔모스형 트랜지스터(MN18)와, 게이트가 상기 제 3 노드(N3)에 접속되고 상기 글로벌 주디코더(40) 출력단자와 접지전압 단자(Vss) 사이에 접속되는 제 19 엔모스형 트랜지스터(MN19)로 구성된다.
상기 어드레스 선택부(50)는 상기 글로벌 로오 디코더(40) 출력단자와 제 5 노드(N5) 사이에 직렬접속되고 게이트로 각각 소정의 로오 어드레스 신호(AX76, AX54, AX32)가 인가되는 제 5, 제 6, 제 7 피모스형 트랜지스터(MP5, MP6, MP7)와, 게이트로 소정의 어드레스 신호(AX10)가 공통으로 인가되고 상기 제 5 노드(N5)와 제 1, 제 2, 제 3, 제 4 워드라인 접속단자 사이에 각각 접속되는 제 8, 제 9, 제 10, 제 11 피모스형 트랜지스터(MP8, MP9, MP10, MP11)로 구성된다.
상기한 구성으로 이루어진 로오 디코더 장치의 동작을 살펴보면, "로우" 레벨의 로오 디코더 프리차지신호(/DX)가 입력되면 제 3 피모스형 트랜지스터(MP3)가 턴-온되어 전원전압이 제 3 노드(N3)로 전달된다. 따라서 제 18 엔모스형 트랜지스터(MN18)가 턴-온프되고 제 19 엔모스형 트랜지스터(MN19)가 턴-온되어 글로벌 로오 디코더 출력단에는 "로우" 레벨의 전위가 출력되어 서브 디코더(50) 입력단자에 전달된다. 이때에는 워드라인은 선택되지 않고 대기상태에 있게 된다.
상기 대기상태에서 "하이" 레벨의 로오 디코더 프리차지신호(/DX)가 인가되면 제 16 엔모스형 트랜지스터(MN16)가 턴-온되어 상기 제 3 노드(N3)상에는 "접지 전압"이 출력되고 제 18 엔모스형 트랜지스터(MN18)가 턴-온되어 상기 글로벌 로오 디코더 출력단자에는 워드라인 부스팅 신호(PX)와의 전위차에 의해 하이레벨의 전위가 출력된다. 상기 "하이"의 출력전위는 어드레스 선택부(50)를 입력단자에 전달되어 대기하게 된다.
상기 상태에서 어드레스 선택부(50)를 제어하는 로오 어드레스 신호가 거의 동시에 제 5, 제 6, 제 7, 제 8 제 9, 제 10, 제 11 피모스형 트랜지스터의 게이트 단자에 입력됨으로써 어드레스 선택부(50) 입력단자에 대기하고 있는 "하이" 레벨의 전위는 제 1, 제 2, 제 3, 제 4 워드라인으로 전달되어 워드라인이 인에이블 된다. 여기서 주의할 점은 모든 워드라인 즉, 제 1, 제 2, 제 3, 제 4 워드라인이 모두 인에이블 되는 것이 아니며 상기 워드라인 부스팅 신호(PX)의 전위를 제어함으로서 해당 워드라인이 선택된다.
이하에서는 도 1에 도시된 종래의 로오 디코더 장치와 도 3에 도시된 본 발명의 로오 디코더 장치를 비교설명하기로 한다.
종래와 같은 로오 디코더 장치의 구성은 로오 어드레스 신호가 로오 디코더에 입력되므로 워드라인의 턴-온이 상기 로오 어드레스 신호가 입력된 후에 발생되므로 턴-온 시간이 느려지게 되며, 256K 메모리 셀 어레이의 경우를 예로 들면 64개의 로오 디코더 즉, 64개의 로오 디코더와 64개의 워드라인 드라이버가 필요하게 되어 로오 디코더부의 설계면적이 증가하고 각 워드라인의 전단에 위치한 워드라인 드라이버를 구성하는 모스 트랜지스터가 그만큼 많아지게 되어 전체적인 칩의 크기가 증가하게 된다.
한편, 도 3에 도시된 본 발명에 있어서는 종래의 로오 디코더에 해당하는 글로벌 로오 디코더가 한개로서 족하므로 설계면적이 훨씬 감소하게 되고 또한 종래의 각 워드라인 전단에 위치하던 워드라인 드라이버 역시 한개로서 족하므로 이에 따른 설계마진은 매우 크다 할 수 있다.
또한 어드레스 선택부에 있어서는 워드라인을 인에이블 시키는 신호를 전달하는 몇개의 모스 트랜지스터만으로 이루어져 회로가 간단해지며, 로오 어드레스 신호에 의해 제어받게 함으로써 어드레스의 입력과 함께 워드라인이 턴-온 되므로 턴-온시간이 빨라지는 이점을 얻을 수가 있다.
도 4는 본 발명의 일실시예에 따른 로오 디코더를 사용하는 256K 반도체 메모리 장치의 대한 로오 디코더 블럭도로서, 256K 메모리 셀 블럭에 각각 접속되는 256개의 워드라인과, 상기 256개의 워드라인을 4개씩 제어할 64개의 어드레스 선택부(70)와, 상기 256개의 워드라인 중에서 선택된 워드라인을 인에이블 시키기 위한 한개의 글로벌 로오디코더(60)로 구성된다.
본 발명에 대한 설명에 있어서 글로벌 로오 디코더라 함은 워드라인 드라이버(MN18, MN19)를 포함하는 것까지로 정의한다.
이상에서 설명한 본 발명을 반도체 메모리 소자의 로오 디코더 장치에 구현하게 되면 각각의 워드라인을 위해 따로 존재하던 워드라인 드라이버가 하나로 가능해지므로 설계면적이 감소되고, 종래의 로오 디코더에 어드레스가 인가된 후 동작을 시작하던 것이 어드레스 선택부에서 어드레스를 받은 후 곧 바로 워드라인을 턴-온시키므로 워드라인의 턴-온 타임이 빨라지는 효과가 있다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (4)

  1. 소정의 신호에 의해 구성되며, 복수개의 워드라인을 구동하기 위한 워드라인 드라이버를 포함하여 구성된 글로벌 로오 디코더와, 소정의 로오 어드레스 신호에 의해 상기 워드라인 드라이버와 특정 워드라인을 선택적으로 연결하는 어드레스 선택수단을 구비함을 특징으로 하는 반도체 메모리 소자의 로오 디코더 장치.
  2. 제1항에 있어서,
    상기 워드라인 드라이버는 워드라인 부서팅 신호 입력단자와 접지전압 단자 사이에 직렬 접속된 복수개의 모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 로오 디코더 장치.
  3. 제1항에 있어서,
    상기 글로벌 로오 디코더는 전원전압 단자와 접속된 제1, 제2 모스 트랜지스터와, 게이트로 상기 제1, 제2 모스 트랜지스터 출력신호가 반전되어 인가되고 전원전압 단자와 싱기 제1, 제2 모스 트랜지스터 출력단자 사이에 접속된 제3 모스 트랜지스터와, 상기 제3 모스 트랜지스터 드레인 단자오 게이트 단자 사이에 접속된 인버터와, 게이트로 기준전압이 인가되어 제어되어 상기 인버터의 출력신호를 선택즉어로 전송하는 제4 모스 트랜지스터와, 상기 제1, 제2 모스 트랜지스터의 출력신호 및 상기 제4 모스 트랜지스터에 의해 선택적으로 전송된 출력신호에 의해 제어되어 선택된 워드라인을 구동하는 워드라인 드라이버를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 로오 디코더 장치.
  4. 제1항에 있어서,
    상기 어드레스 선택수단은 로오 어드레스 신호에 의해 제어되어 특정 워드라인을 선택하는 복수개의 패스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 로오 디코더 장치.
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JPH0262780A (ja) * 1988-08-29 1990-03-02 Mitsubishi Electric Corp 半導体記憶装置

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