KR960001298B1 - 행 디코더 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 기술의 구조도.
제2도는 본 발명의 실시예시도.
제3도는 제2도가 적용된 디코더 회로도.
* 도면의 주요부분에 대한 부호의 설명
I : 인버터 N : NMOSFET
P : PMOSFET
본 발명은 고집적 DRAM에 적용되는 행 디코더에 관한 것이다.
제1도는 종래기술의 행 디코더 구조도이며, 통상적인 행 디코더에서 행 어드레스 프리디코더시 행 어드레스 2개를 이용하여 디코더를 구성한 것이다.
소정의 워드라인을 선택 또는 클리어시키고자 할때, 도면 제1도에 도시된 바와같이 직접 워드라인에 접속되어 소정의 전압을 워드라인에 공급하는 워드라인 구동 트랜지스터(N5, N8, N11, N14) 및 워드라인 클리어 트랜지스터(N6, N9, N12, N15)의 구성이 N채널 MOSFET만 구성되어 있음에 의해 이들을 상보적으로 동작시키기 위해서는 2개의 인버터(I1, I2)를 필요로 하게 된다.
즉, 종래의 워드라인 드라이버의 경우에는 단지 행 어드레스의 조합 입력에 의해 구동되기 때문에 인버터 2개가 필요로 되는 구성일 수 밖에 없다.
제1도의 행 디코더에서 인버터(I2)의 역할은 MOSFET(N6, N9, N12, 그리고 N15)을 드라이브하여 워드라인을 클리어시키는 역할을 한다. 도면에서, 0XDP는 행 디코더 프리챠지 신호를 Ax01, 23, 45는 행 프리디코더 출력을 각각 나타낸다.
그러나, 소정의 워드라인을 클리어시키기 위해, 워드라인 클리어 트랜지스터(N 6, N9, N12, N15)의 게이트에 입력되는 신호를 출력하는 인버터(I2)의 인버터(I1)의 로드이므로 디코딩 속도를 늦추는 요인이 되며, 레이 아웃시 셀 2개 피치(Pitch)에 인버터를 1개 더 레이아웃해야 하는 부담이 된다.
즉, 셀2개 피치에 제1도의 행 디코더를 그려 넣어야 하므로 고집적 DRAM에서 레이아웃이 곤란하여 레이아웃 결과 행 디코더가 한 방향으로 길어지게 된다.
또한 DRAM의 집적도가 증가함에 따라 워드라인간의 간격이 줄어들면서 간섭(coupling) 잡음에 해당하는 전압이 유기되어 셀 데이타가 손상된다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 고집적화 및 워드라인 클리어 트랜지스터의 효율을 높일 수 있는 행 디코더를 제공하는데 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위한 본 발명의 행 디코더는 외부로부터 입력되는 행 디코더 프리챠지신호에 의해 프리챠지되어, 외부로부터 행 프리디코더 출력 신호를 받아 디코딩 동작하는 프리챠지/디코딩 수단과, 상기 프리챠지/디코딩 수단의 출력을 입력받아 더블 부트스트랩핑을 위해 자신의 출력단을 프리챠지시키는 프리챠지 수단과, 외부로부터 입력되는 행 프리디코더 출력 플러스 신호의 입력단 및 워드라인간에 채널이 형성되고 게이트가 상기 프리챠지 수단의 출력단에 연결되어 워드라인을 구동하는 워드라인 드라이브 트랜지스터를 구비하는 행 디코더에 있어서 ; 상기 워드라인 및 접지전원 사이에 채널이 형성되고 상기 행 프리디코더 출력 플러스 신호의 반전 신호를 게이트로 입력받아 상기 워드라인을 클리어시키는 워드라인 클리어 트랜지스터를 더 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 설명한다.
제2도는 본 발명의 회로도이고, 제3도는 제2도 회로를 사용한 디코더 회로 예시도이다.
본 발명의 기본적 원리는 제2도에와 같이, 0x+신호(행 프리디코더 출력 플러스 신호; Vpp=Vcc+2VTN)만을 받아 NMOS(N4)에 의해 노드(A)가 더블-부트스트랩핑되어 워드라인에 NMOS(N5)의 VT손실없이 0x+전압을 워드라인에 전달하는 구조의 종래의 행 디코더에서, 0x+의 반전된 신호 역시 행 디코더에서 받아들여 이 신호를 워드라인 클리어 트랜지스터인 N6에 입력시키므로써 종래의 행 디코더의 인버터(I2)를 제거하고 워드라인 클리어 트랜지스터 N6의 효율을 높이도록 되어 있다.
즉, 선택되지 않은 행 디코더에는 0x+의 반전신호인 0x+를 Vcc+2VTN으로 워드라인 클리어 트랜지스터의 게이트에 가하여 워드라인 클리어 트랜지스터의 효율을 높여 워드라인 간섭잡음의 영향을 줄이고 제1도의 인버터(I2)를 제거하여 인버터(I1)의 로드를 줄여 디코딩 속도를 증진시키며, 인버터(I2)를 제거한 것만큼의 레이아웃 면적을 감소시킬 수 있다.
본원 발명에서는 칩의 주변회로로 부터 행 프리디코더 출력 플러스 신호 및 그 반전신호를 전달받아 워드라인 드라이브 트랜지스터 및 워드라인 클리어 트랜지스터를 구동하도록 함에 의해 DRAM의 집적도에 비례하여 다수의 어레이 되어 있는 행 디코더내의 인버터를 각각 하나씩 줄일 수 있다.
제2도 및 제3도를 참조하여 행 디코더의 구성 및 동작에 대해 상세히 설명한다.
먼저, 제3도와 같이 행 디코더가 어레이된 영역이 아닌 칩의 주변회로에서 행 프리디코더 출력 신호중 일부가 0x+및 그 반전신호인 0x+를 만들고 이 신호들이 행 디코더에 입력된다.
본 발명에 따른 행 디코더는 제2도에 도시된 바와같이 0XDP(행 디코더 프리챠지 신호)에 의해 프리챠지된후, Ax01, Ax23, Ax45(행 프리디코더 출력) 신호를 입력받아 디코딩 동작하는 프리챠지/디코딩부(A)와, 상기 프리챠지/디코딩부(A)의 출력을 입력받아 더블 부트스트랩핑을 위해 출력단(노드 A)을 프리챠지시키는 NMOS 트랜지스터(B)와, 행 프리디코더 출력 플러스 신호(0x+)에 의해 상기 NMOS 트랜지스터(B)의 출력단(노드 A)이 셀프-부트스트랩핑 되어 워드라인에 행 프리디코더 출력-플러스 신호를 전달하는 워드라인 드라이브 트랜지스터(N5, N8, N11, N13) 및 상기 행 프리디코더 출력 플러스 신호의 반전 신호를 입력받아 워드라인을 클리어시키는 워드라인 클리어 트랜지스터(N6, N9, N12, N15)로 구성된다.
여기서, 상기 워드라인 클리어 트랜지스터는 게이트에 행 프리디코더 출력-플러스 신호 반전신호를 입력받고, 워드라인과 접지전원 사이에 채널이 형성되는 엔모스트랜지스터이다.
상기와 같은 구성을 갖는 본 발명의 행 디코더 동작은 다음과 같다.
먼저, 선택된 워드라인의 행 디코더 동작을 살펴보면, 프리챠지/디코딩부(A)에서 0XDP(행 디코더 프리챠지) 신호가 하이가 되면 노드 B는 하이로 프리챠지되어 있는 상태가 되어 인버터 I1의 출력이 로우가 되어 P2의 게이트에 로우가 입력되어 노드(B)는 하이로 래치되어 있다가, Ax01, Ax23, Ax45(행 프리디코더 출력)이 선택되어 각각 하이로 입력되면 노드(B)는 로우가 되고 인버터 출력 노드(C)는 하이가 된다.
노드(A)는, N4, N7, N10, N13 트랜지스터에 의해 Vcc-VTN정도의 레벨로 프리챠지되어 있다가, 0x+가 입력되는 순간에 더블 부트스트랩핑 되어 0x+전압을 워드라인 드라이브 트랜지스터 N5의 VT손실없이 워드라인에 전달하게 된다.
다음에 선택하지 않은 워드라인의 행 디코더 동작을 설명하면, 선택되지 않은 워드라인의 경우 0x+는 로우가 되고 0x+는 Vcc+2VTN의 레벨이 된다. 제2도에서 선택되지 않은 행 디코더는 프리챠지/디코딩부(A)의 노드(B)가 하이로 프리챠지된 상태이고, 노드(C)는 로우 상태가 된다.
따라서, 노드(A)는 부트스트랩핑되지 않으며, 0x+는 로우상태이고, 0x+는 Vcc +2VTN이 되어 워드라인 클리어 트랜지스터 N6가 구동되어 워드라인을 클리어시키는 역할을 한다.
제2도 및 제3도에서 N1 내지 N15는 NMOS 트랜지스터를, P1과 P2는 PMOS 트랜지스터를, I1은 인버터를 각각 나타낸다.
본 발명은 상기와 같이 구성되어, 첫째, 종래의 행 디코더에서 인버터 한개를 제거하여 그 만큼의 레이아웃 면적을 줄일 수 있고, 둘째 인버터의 로드가 감소된 만큼 행 디코더 속도를 줄일 수 있으며, 세째, 워드라인 클리어 트랜지스터의 게이트에 Vpp(Vcc+2VTN)전압이 가해지므로 클리어 트랜지스터의 효율이 높아져 동일 조건하에서 워드라인 결합잡음에 대한 영향을 줄일 수 있다.
Claims (1)
- 외부로부터 입력되는 행 디코더 프리챠지 신호(0XDP)에 의해 프리챠지되어, 행 프리디코더 출력(Ax01, Ax23, Ax45) 신호를 받아 디코딩 동작하는 프리챠지/디코딩 수단(A)과 ; 상기 프리챠지/디코딩 수단(A)의 출력(노드 C)을 입력받아 더블 부트스트랩핑을 위해 자신의 출력단(노드 A)을 프리챠지시키는 프리챠지 수단(B)과 ; 외부로 부터 입력되는 행 프리디코더 출력 플러스 신호(0x+)의 입력단 및 워드라인간에 채널이 형성되고 게이트가 상기 프리챠지 수단(B)의 출력단(노드 A)에 연결되어 워드라인을 구동하는 워드라인 드라이브 트랜지스터를 구비하는 행 디코더에 있어서 ; 상기 워드라인 및 접지전원단 사이에 채널이 형성되고 상기 행 프리디코더 출력 플러스 신호의 반전 신호를 게이트로 입력받아 상기 워드라인을 클리어시키는 워드라인 클리어 트랜지스터를 더 구비하는 것을 특징으로 하는 행 디코더.
Priority Applications (1)
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|---|---|---|---|
| KR1019920027384A KR960001298B1 (ko) | 1992-12-31 | 1992-12-31 | 행 디코더 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027384A KR960001298B1 (ko) | 1992-12-31 | 1992-12-31 | 행 디코더 |
Publications (2)
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| KR940016261A KR940016261A (ko) | 1994-07-22 |
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Family Applications (1)
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| KR1019920027384A KR960001298B1 (ko) | 1992-12-31 | 1992-12-31 | 행 디코더 |
Country Status (1)
| Country | Link |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100254473B1 (ko) * | 1996-12-31 | 2000-05-01 | 김영환 | 로오 디코더 회로 |
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1992
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| KR940016261A (ko) | 1994-07-22 |
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