JPH06195997A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH06195997A JPH06195997A JP4345779A JP34577992A JPH06195997A JP H06195997 A JPH06195997 A JP H06195997A JP 4345779 A JP4345779 A JP 4345779A JP 34577992 A JP34577992 A JP 34577992A JP H06195997 A JPH06195997 A JP H06195997A
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- Japan
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- current
- defect
- semiconductor memory
- stand
- bit line
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 スタンバイ電流不良を救済可能とする半導体
メモリを提供する。 【構成】 ビット線ｂ1，ｂ2にｐＭＯＳトランジスタＱ
1，Ｑ2を設け、両トランジスタＱ1，Ｑ2のゲート電流を
プログラム手段Ｐで制御することにより、ビット線がグ
ランドとショートしている場合のスタンバイ電流不良を
解消する。
メモリを提供する。 【構成】 ビット線ｂ1，ｂ2にｐＭＯＳトランジスタＱ
1，Ｑ2を設け、両トランジスタＱ1，Ｑ2のゲート電流を
プログラム手段Ｐで制御することにより、ビット線がグ
ランドとショートしている場合のスタンバイ電流不良を
解消する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリに関
し、特にスタンバイ電流不良を救済可能とする半導体メ
モリに係わる。
し、特にスタンバイ電流不良を救済可能とする半導体メ
モリに係わる。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
ＳＲＡＭ（Static Random Access Memory）のように、
静止時（スタンバイ時）にビット線レベルを電源に固定
する半導体メモリでは、ビット線が例えばダスト等に起
因してグランドとショートした場合、ビット線は動作不
良となる問題があった。このような問題を解決するた
め、従来は冗長メモリセル、冗長ビット線に切換えるこ
とにより、動作不良製品を救済する方法が行われてい
た。図３はビット線ｂ1，ｂ2のうち一方のビット線ｂ2
にグランドショート（破線で示す）が生じた場合を示し
ている。この場合、上記したように、ビット線の動作不
良を起こす以外に、ビット線を介したリークパスが生じ
ているためスタンバイ電流不良を併発している場合があ
る。冗長メモリセルに切換える救済方法では、動作的に
は救済できても、スタンバイ電流不良を持っているため
に、製品としては救済できない問題があった。なお、図
３中ｃはメモリセル、Ｗはワード線、Ｑ1，Ｑ2はｐＭＯ
Ｓトランジスを示している。
ＳＲＡＭ（Static Random Access Memory）のように、
静止時（スタンバイ時）にビット線レベルを電源に固定
する半導体メモリでは、ビット線が例えばダスト等に起
因してグランドとショートした場合、ビット線は動作不
良となる問題があった。このような問題を解決するた
め、従来は冗長メモリセル、冗長ビット線に切換えるこ
とにより、動作不良製品を救済する方法が行われてい
た。図３はビット線ｂ1，ｂ2のうち一方のビット線ｂ2
にグランドショート（破線で示す）が生じた場合を示し
ている。この場合、上記したように、ビット線の動作不
良を起こす以外に、ビット線を介したリークパスが生じ
ているためスタンバイ電流不良を併発している場合があ
る。冗長メモリセルに切換える救済方法では、動作的に
は救済できても、スタンバイ電流不良を持っているため
に、製品としては救済できない問題があった。なお、図
３中ｃはメモリセル、Ｗはワード線、Ｑ1，Ｑ2はｐＭＯ
Ｓトランジスを示している。
【０００３】本発明は、このような従来の問題に着目し
て創案されたものであって、スタンバイ電流不良を救済
可能にして、歩留りを向上させる半導体メモリを提供す
ることを目的としている。
て創案されたものであって、スタンバイ電流不良を救済
可能にして、歩留りを向上させる半導体メモリを提供す
ることを目的としている。
【０００４】
【課題を解決するための手段】本出願の請求項１記載の
発明は、スタンバイ時にビット線に電源を接続するスイ
ッチ手段と、該スイッチ手段のオン・オフを制御するプ
ログラム手段を備えることを構成としている。
発明は、スタンバイ時にビット線に電源を接続するスイ
ッチ手段と、該スイッチ手段のオン・オフを制御するプ
ログラム手段を備えることを構成としている。
【０００５】また、本出願の請求項２記載の発明は、上
記プログラム手段は、ヒューズを備え、該ヒューズの断
線により前記スイッチ手段をオフに制御することを特徴
としている。
記プログラム手段は、ヒューズを備え、該ヒューズの断
線により前記スイッチ手段をオフに制御することを特徴
としている。
【０００６】さらに、本出願の請求項３記載の発明は、
上記プログラム手段はセンスアンプ単位で設けられるこ
とを特徴としている。
上記プログラム手段はセンスアンプ単位で設けられるこ
とを特徴としている。
【０００７】
【作用】本出願の請求項１記載の発明は、プログラム手
段によりスイッチ手段のオン・オフが制御され、ビット
線に電源をオン・オフすることが可能となる。このた
め、例えば、ビット線がグランドとショートしている場
合、スイッチ手段をオフにすることにより、冗長ビット
線へ切換えた後のスタンバイ電流不良を解消することが
可能となる。
段によりスイッチ手段のオン・オフが制御され、ビット
線に電源をオン・オフすることが可能となる。このた
め、例えば、ビット線がグランドとショートしている場
合、スイッチ手段をオフにすることにより、冗長ビット
線へ切換えた後のスタンバイ電流不良を解消することが
可能となる。
【０００８】本出願の請求項２記載の発明は、プログラ
ム手段のヒューズを切ることにより、スイッチ手段をオ
フに制御する作用を有し、ビット線へ電源から電流が流
れるのを防止する。このため、冗長ビットへ切換える場
合に、スイッチ手段をオフにしておくことにより、ビッ
ト線のグランドショート等に起因する、スタンバイ電流
不良を救済することができる。
ム手段のヒューズを切ることにより、スイッチ手段をオ
フに制御する作用を有し、ビット線へ電源から電流が流
れるのを防止する。このため、冗長ビットへ切換える場
合に、スイッチ手段をオフにしておくことにより、ビッ
ト線のグランドショート等に起因する、スタンバイ電流
不良を救済することができる。
【０００９】本出願の請求項３記載の発明は、センスア
ンプ単位、例えば１６カラム分の冗長メモリセルとの入
れ換えを行うものであれば、プログラム手段は１６カラ
ムに１つ設ければよく、このプログラム手段で各ビット
線のスイッチ手段をオフに制御することが可能となる。
ンプ単位、例えば１６カラム分の冗長メモリセルとの入
れ換えを行うものであれば、プログラム手段は１６カラ
ムに１つ設ければよく、このプログラム手段で各ビット
線のスイッチ手段をオフに制御することが可能となる。
【００１０】
【実施例】以下、本発明に係る半導体メモリの詳細を図
面に示す実施例に基づいて説明する。
面に示す実施例に基づいて説明する。
【００１１】本実施例は、図１に示すように、ＳＲＡＭ
の１対のビット線ｂ1，ｂ2にスイッチ手段としてのｐＭ
ＯＳトランジスタＱ1，Ｑ2を設け、この両ｐＭＯＳトラ
ンジスタＱ1，Ｑ2のゲートにプログラム手段Ｐの出力側
を接続している。同図中、ｃはメモリセル、Ｗはワード
線を示している。
の１対のビット線ｂ1，ｂ2にスイッチ手段としてのｐＭ
ＯＳトランジスタＱ1，Ｑ2を設け、この両ｐＭＯＳトラ
ンジスタＱ1，Ｑ2のゲートにプログラム手段Ｐの出力側
を接続している。同図中、ｃはメモリセル、Ｗはワード
線を示している。
【００１２】プログラム手段Ｐは、電源ＶｃｃにｐＭＯ
ＳトランジスタＱ3，Ｑ4のソースを接続し、ｐＭＯＳト
ランジスタＱ，Ｑ4のドレインにインバータｉｎｖ1，ｉ
ｎｖ2を接続し、インバータｉｎｖ2の出力側をｐＭＯＳ
トランジスタＱ1，Ｑ2のゲートに接続している。また、
インバータｉｎｖ1の出力はｐＭＯＳトランジスタＱ4の
ゲートに接続されている。同図中のノードＡはヒューズ
Ｆを介して接地されている。
ＳトランジスタＱ3，Ｑ4のソースを接続し、ｐＭＯＳト
ランジスタＱ，Ｑ4のドレインにインバータｉｎｖ1，ｉ
ｎｖ2を接続し、インバータｉｎｖ2の出力側をｐＭＯＳ
トランジスタＱ1，Ｑ2のゲートに接続している。また、
インバータｉｎｖ1の出力はｐＭＯＳトランジスタＱ4の
ゲートに接続されている。同図中のノードＡはヒューズ
Ｆを介して接地されている。
【００１３】このような構成において、例えば図１に示
すように、ビット線ｂ2がグランドにショートしている
場合、スタンバイ時には、ビット線ｂ1，ｂ2は“Ｈ”レ
ベル、ワード線Ｗは“Ｌ”レベルに固定されているた
め、このようなショートがあるとリーク電流が発生し、
スタンバイ電流不良となる。また、多くの場合にビット
線の動作不良も併発している。このようなショートを持
つチップを良品として救済するために、冗長メモリセル
との入れ換えを行う。この入れ換えだけでは、スタンバ
イ電流不良は解消されない。そこで、プログラム手段Ｐ
のヒューズＦを切断させることによりｐＭＯＳトランジ
スタＱ1，Ｑ2をオフにして、ビット線ｂ1，ｂ2へ電流の
供給を遮断してスタンバイ電流不良を解消することがで
きる。
すように、ビット線ｂ2がグランドにショートしている
場合、スタンバイ時には、ビット線ｂ1，ｂ2は“Ｈ”レ
ベル、ワード線Ｗは“Ｌ”レベルに固定されているた
め、このようなショートがあるとリーク電流が発生し、
スタンバイ電流不良となる。また、多くの場合にビット
線の動作不良も併発している。このようなショートを持
つチップを良品として救済するために、冗長メモリセル
との入れ換えを行う。この入れ換えだけでは、スタンバ
イ電流不良は解消されない。そこで、プログラム手段Ｐ
のヒューズＦを切断させることによりｐＭＯＳトランジ
スタＱ1，Ｑ2をオフにして、ビット線ｂ1，ｂ2へ電流の
供給を遮断してスタンバイ電流不良を解消することがで
きる。
【００１４】図２は、プログラム手段ＰのヒューズＦを
切断した状態を示しており、この状態でノードＡは、図
示しない容量により“Ｈ”レベルとなる。このため、イ
ンバータｉｎｖ1の出力は“Ｌ”レベルとなり、インバ
ータｉｎｖ2の出力は“Ｈ”レベルとなる。そして、ｐ
ＭＯＳトランジスタＱ1，Ｑ2のゲートは“Ｈ”レベルと
なりビット線ｂ1，ｂ2へ電流が流れるのを防止する。ま
た、インバータｉｎｖ2の出力が“Ｌ”レベルであるた
め、ｐＭＯＳトランジスタＱ4のゲートも“Ｌ”レベル
であり、電源ＶｃｃからノードＡに電流が流れ、この状
態が保持される。
切断した状態を示しており、この状態でノードＡは、図
示しない容量により“Ｈ”レベルとなる。このため、イ
ンバータｉｎｖ1の出力は“Ｌ”レベルとなり、インバ
ータｉｎｖ2の出力は“Ｈ”レベルとなる。そして、ｐ
ＭＯＳトランジスタＱ1，Ｑ2のゲートは“Ｈ”レベルと
なりビット線ｂ1，ｂ2へ電流が流れるのを防止する。ま
た、インバータｉｎｖ2の出力が“Ｌ”レベルであるた
め、ｐＭＯＳトランジスタＱ4のゲートも“Ｌ”レベル
であり、電源ＶｃｃからノードＡに電流が流れ、この状
態が保持される。
【００１５】しかし、電源オン時において、電源電圧の
上昇が非常にゆっくしている時には、ヒューズＦが切断
されていても、ノードＡが“Ｈ”レベルにならずに、プ
ログラム手段Ｐが働かず、電源オン時のスタンバイ電流
不良となる場合が懸念される。そこで、電源オン時に電
源オンリセット回路を用いてリセットパルスをノートφ
に入れてやればよい。
上昇が非常にゆっくしている時には、ヒューズＦが切断
されていても、ノードＡが“Ｈ”レベルにならずに、プ
ログラム手段Ｐが働かず、電源オン時のスタンバイ電流
不良となる場合が懸念される。そこで、電源オン時に電
源オンリセット回路を用いてリセットパルスをノートφ
に入れてやればよい。
【００１６】本実施例は、電源をオンしたときに、ノー
ドφにリセットパルスが入り、これによりノードＡのレ
ベルが“Ｌ”から“Ｈ”の間（図中矢印で示す）にあっ
てもノードＡに電流が流れて“Ｈ”レベルとなる。この
ため、プログラム手段Ｐの出力は電源オンと略同時にＨ
となり、ｐＭＯＳトランジスタＱ1，Ｑ2をオフにするこ
とができる。
ドφにリセットパルスが入り、これによりノードＡのレ
ベルが“Ｌ”から“Ｈ”の間（図中矢印で示す）にあっ
てもノードＡに電流が流れて“Ｈ”レベルとなる。この
ため、プログラム手段Ｐの出力は電源オンと略同時にＨ
となり、ｐＭＯＳトランジスタＱ1，Ｑ2をオフにするこ
とができる。
【００１７】以上、本発明をＳＲＡＭに適用した実施例
について説明したが、他の半導体メモリ（例えばＤＲＡ
Ｍ等）にも適用し得ることは言うまでもない。
について説明したが、他の半導体メモリ（例えばＤＲＡ
Ｍ等）にも適用し得ることは言うまでもない。
【００１８】また、上記実施例においいては、プログラ
ム手段Ｐを１対のビット線ｂ1，ｂ2に１つ設けたが、冗
長メモリとの入れ換えを行う場合は、センスアンプ単
位、例えば１対のビット線が１６カラム全部に入れ換え
るため、１６カラムに１つあればよい。
ム手段Ｐを１対のビット線ｂ1，ｂ2に１つ設けたが、冗
長メモリとの入れ換えを行う場合は、センスアンプ単
位、例えば１対のビット線が１６カラム全部に入れ換え
るため、１６カラムに１つあればよい。
【００１９】さらに、上記実施例においては、プログラ
ム手段ＰをヒューズＦを切ることによりｐＭＯＳトラン
ジスタＱ1，Ｑ2のオン・オフを制御したが、例えばＥ2
ＰＲＯＭのセルを用いる等の各種の手段が適用され得
る。
ム手段ＰをヒューズＦを切ることによりｐＭＯＳトラン
ジスタＱ1，Ｑ2のオン・オフを制御したが、例えばＥ2
ＰＲＯＭのセルを用いる等の各種の手段が適用され得
る。
【００２０】
【発明の効果】本出願の請求項１〜３記載の発明によれ
ばスタンバイ電流不良を救済でき、半導体メモリの歩留
りを向上する効果がある。
ばスタンバイ電流不良を救済でき、半導体メモリの歩留
りを向上する効果がある。
【図１】本発明の実施例の要部を示す回路図。
【図２】本発明の実施例の要部を示す回路図。
【図３】従来例の回路図。
ｂ1，ｂ2…ビット線 Ｆ…ヒューズ Ｐ…プログラム手段 Ｑ1，Ｑ2，Ｑ3，Ｑ4…ｐＭＯＳトランジスタ ｉｎｖ1，ｉｎｖ2…インバータ Ｗ…ワード線
Claims (3)
- 【請求項１】 スタンバイ時にビット線に電源を接続す
るスイッチ手段と、該スイッチ手段のオン・オフを制御
するプログラム手段を備えることを特徴とする半導体メ
モリ。 - 【請求項２】 前記プログラム手段はヒューズを備え、
該ヒューズの断線により前記スイッチ手段をオフに制御
する請求項１記載の半導体メモリ。 - 【請求項３】 前記プログラム手段は、センスアンプ単
位で設けられる請求項１記載の半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4345779A JPH06195997A (ja) | 1992-12-25 | 1992-12-25 | 半導体メモリ |
| KR1019930027945A KR940016842A (ko) | 1992-12-25 | 1993-12-16 | 반도체메모리 |
| US08/172,400 US5414668A (en) | 1992-12-25 | 1993-12-23 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4345779A JPH06195997A (ja) | 1992-12-25 | 1992-12-25 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195997A true JPH06195997A (ja) | 1994-07-15 |
Family
ID=18378921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4345779A Pending JPH06195997A (ja) | 1992-12-25 | 1992-12-25 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5414668A (ja) |
| JP (1) | JPH06195997A (ja) |
| KR (1) | KR940016842A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307772B1 (en) | 1999-09-29 | 2001-10-23 | Mitsubishi Denki Kabushiki Kaisha | Static type semiconductor memory device for lower current consumption |
| KR20020060788A (ko) * | 2001-01-12 | 2002-07-19 | (주)이엠엘에스아이 | 대기 전력이 감소되는 반도체 메모리 장치 및 이에적용되는 리던던트 디코더 |
| KR100372250B1 (ko) * | 1999-11-02 | 2003-02-19 | 삼성전자주식회사 | 반도체 메모리 장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768206A (en) * | 1995-06-07 | 1998-06-16 | Sgs-Thomson Microelectronics, Inc. | Circuit and method for biasing bit lines |
| KR0157339B1 (ko) * | 1995-06-28 | 1998-12-01 | 김광호 | 반도체 메모리의 불량셀 구제회로 |
| US5659511A (en) * | 1996-05-06 | 1997-08-19 | United Microelectronics Corporation | Method for measuring the current leakage of a dynamic random access memory capacitive junction |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0186175A3 (en) * | 1984-12-24 | 1989-02-08 | Nec Corporation | Semiconductor memory device having improved redundant structure |
| US4829481A (en) * | 1985-08-20 | 1989-05-09 | Sgs-Thomson Microelectronics, Inc. | Defective element disabling circuit having a laser-blown fuse |
| US4685086A (en) * | 1985-11-14 | 1987-08-04 | Thomson Components-Mostek Corp. | Memory cell leakage detection circuit |
| US5235548A (en) * | 1989-04-13 | 1993-08-10 | Dallas Semiconductor Corp. | Memory with power supply intercept in redundancy logic |
-
1992
- 1992-12-25 JP JP4345779A patent/JPH06195997A/ja active Pending
-
1993
- 1993-12-16 KR KR1019930027945A patent/KR940016842A/ko active Search and Examination
- 1993-12-23 US US08/172,400 patent/US5414668A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307772B1 (en) | 1999-09-29 | 2001-10-23 | Mitsubishi Denki Kabushiki Kaisha | Static type semiconductor memory device for lower current consumption |
| KR100372250B1 (ko) * | 1999-11-02 | 2003-02-19 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20020060788A (ko) * | 2001-01-12 | 2002-07-19 | (주)이엠엘에스아이 | 대기 전력이 감소되는 반도체 메모리 장치 및 이에적용되는 리던던트 디코더 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016842A (ko) | 1994-07-25 |
| US5414668A (en) | 1995-05-09 |
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