KR19980030791A - 디코딩 어드레스 페일을 방지하기 위한 리던던시 디코딩 회로 - Google Patents
디코딩 어드레스 페일을 방지하기 위한 리던던시 디코딩 회로 Download PDFInfo
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Abstract
디코딩 어드레스 페일을 방지하기 위해 개시된 리던던시 디코딩 회로는, 리던던시 어드레스를 출력단에 연결된 내부퓨즈들의 커팅에 의존하여 디코딩 출력하는 비교기와; 스위칭 제어신호에 응답하여 상기 비교기의 상기 출력단에 구동전류를 공급하는 구동부와; 파워업시에 미리 설정된 폭을 가지는 파워업 펄스를 발생하는 펄스발생부와; 전원전압에 일단이 연결되고 커팅가능한 마스터 퓨즈와 상기 마스터 퓨즈의 타단과 접지간에 연결되고 상기 파워업 펄스에 응답하는 스위칭소자를 가지며, 상기 마스터 퓨즈가 불완전하게 커팅된 경우에도 상기 스위칭 제어신호를 미리 설정된 레벨로 제공하여 상기 비교기의 디코딩 출력이 정상적으로 되게 하는 스위칭 제어신호 발생부를 가짐을 특징으로 한다.
Description
본 발명은 반도체 메모리 디바이스에 적용되는 회로에 관한 것으로, 특히 리던던시 메모리 셀을 가지는 반도체 메모리 디바이스에서의 디코딩 어드레스 페일을 방지하기 위한 리던던시 디코딩 회로에 관한 것이다.
일반적으로, 반도체 메모리 디바이스에 있어서 데이타를 기억하는 메모리 셀이 결함으로 인하여 사용이 불가능한 경우에 이를 리던던시 셀로서 대치하게 된다. 이 경우에 새로이 대치된 셀을 정상의 메모리와 동일하게 사용하기 위해서는 불량인 셀 대신에 대치된 리던던시 셀을 지정하는 리던던시 어드레스를 발생하는 회로가 필요한데, 이것이 바로 리던던시 디코딩 회로이다. 전형적으로, 리던던시 디코딩 회로는 도 1에 도시된 바와 같이 다수의 트랜지스터, 커팅가능한 퓨즈들, 고저항 소자로 구성된다. 도 1에서 내부퓨즈들 F1-F4, 엔모오스 트랜지스터 N1-N4, 인버터 I1,I2로 이루어진 비교기 20는 리던던시 어드레스 입력단 RA1B 및 RA0B을 통해 인가되는 리던던시 어드레스를 출력단 L1에 연결된 상기 내부퓨즈들의 커팅에 의존하여 디코딩 출력하는 기능을 수행한다. 피모오스 트랜지스터 MP1,MP2 및 엔모오스 트랜지스터 MN1로 이루어진 구동부는 상기 비교기 20의 상기 출력단 L1에 구동전류를 공급한다. 상기 피모오스 트랜지스터 MP2 및 엔모오스 트랜지스터 MN1의 게이트에 공통으로 인가되는 신호 DESELROW는 리던던시 어드레스를 디코딩해야 할 경우에 논리 로우레벨로서 인가되는 신호이다. 상기 피모오스 트랜지스터 MP1의 게이트에 스위칭 제어신호를 인가하여 상기 구동부가 상기 비교기 20를 구동할 수 있게 하는 제어신호 발생부는 전원전압에 일단이 연결되고 커팅가능한 마스터 퓨즈 MF와 상기 마스터 퓨즈의 타단과 접지간에 연결된 폴리실리콘 재질의 고저항 R1으로 구성된다. 상기 피모오스 트랜지스터 MP2의 게이트와 상기 마스터 퓨즈의 타단간에 위치하고 상기 피모오스 트랜지스터 MP2의 게이트와 접지간에 연결된 래치 10는 상기 MP2의 게이트 단을 일정한 레벨로 유지시키는 역할을 담당한다.
상기 도 1과 같이 구성된 회로가 리던던시 셀을 인에이블시키는 어드레스를 출력할 수 있게 하기 위해서는 대응되는 내부 퓨즈 및 마스터 퓨즈를 웨이퍼 상태에서 레이저 빔 또는 고전압으로써 커팅하여 주어야 한다. 상기 마스터 퓨즈 MF의 커팅에 의해 상기 비교기 20를 구동하는 구동부내의 피모오스 트랜지스터 MP1의 게이트는 로우레벨이 되어 접지와 방전경로를 형성하므로 상기 트랜지스터 MP1은 턴온된다. 이 경우에 상기 신호 DESELROW는 리던던시 어드레스를 디코딩해야 할 경우에 논리 로우레벨로서 인가되므로 출력단 L1에는 전원전압방의 전압레벨이 제공된다. 이에 따라 상기 비교기 20는 리던던시 어드레스 입력단 RA1B 및 RA0B을 통해 인가되는 리던던시 어드레스를 출력단 L1에 연결된 상기 내부퓨즈들의 커팅유무에 의존하여 디코딩 출력한다.
여기서, 상기 마스터 퓨즈 MF는 통상 실리콘과 금속의 화합물로 만들어져 있고, 이를 커팅시에는 레이저 빔 또는 고전압등이 사용되어진다. 그런데, 퓨즈의 커팅시 퓨즈를 이루는 실리사이드 재질이 모두 완전히 없어지지 아니하고 일부가 주위에 남아 있는 경우가 흔히 있다. 왜냐하면, 상기 마스터 퓨즈의 위치는 웨이퍼상의 에지부분에 있기 때문이다. 이 경우에는 상기 피모오스 트랜지스터 MP1의 동작이 턴오프 상태로 되거나 매우 불안정한 상태로 되어져 비교기 20는 어드레스 디코딩 에러를 종종 유발하게 된다. 이와 같이 종래에는 퓨즈의 커팅시 퓨즈의 물질성분을 회로로부터 완전히 분리하지 못하여 어드레스 디코딩 에러를 종종 초래하였으므로 리던던시 디코딩 회로의 신뢰성이 저하되는 문제점이 있었다.
본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 리던던시 디코딩 회로를 제공함에 있다.
본 발명의 다른 목적은 퓨즈의 커팅에 의한 파티클의 잔재에 기인하여 발생되는 어드레스 디코딩 에러를 완전히 해소할 수 있는 리던던시 디코딩 회로를 제공함에 있다.
도 1은 종래기술에 따른 리던던시 디코딩 회로도.
도 2는 본 발명의 일 실시예에 따른 리던던시 디코딩 회로도.
도 3은 도 2중 파워업 펄스발생기의 구체 회로도.
도 4는 도 3에서 발생되는 파워업 펄스의 시뮬레이션 파형도.
상기의 목적들을 달성하기 위하여 본 발명에 따른 리던던시 디코딩 회로는, 리던던시 어드레스를 출력단에 연결된 내부퓨즈들의 커팅에 의존하여 디코딩 출력하는 비교기와; 스위칭 제어신호에 응답하여 상기 비교기의 상기 출력단에 구동전류를 공급하는 구동부와; 파워업시에 미리 설정된 폭을 가지는 파워업 펄스를 발생하는 펄스발생부와; 전원전압에 일단이 연결되고 커팅가능한 마스터 퓨즈와 상기 마스터 퓨즈의 타단과 접지간에 연결되고 상기 파워업 펄스에 응답하는 스위칭소자를 가지며, 상기 마스터 퓨즈가 불완전하게 커팅된 경우에도 상기 스위칭 제어신호를 미리 설정된 레벨로 제공하여 상기 비교기의 디코딩 출력이 정상적으로 되게 하는 스위칭 제어신호 발생부를 가짐을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명되어질 것이다.
도 2에는 본 발명의 실시예에 따른 일 실시예에 따른 리던던시 디코딩 회로가 나타나 있다. 도 2의 구성을 상기한 도 1의 구성과 대비할 경우에, 파워업 펄스 발생기 30 및 상기 파워업 펄스발생기 30의 출력을 게이트로 수신하는 엔모오스 트랜지스터 MN2 를 제외하고는 동일한 구성이 보여진다. 즉, 본 발명에서는 래치 10, 구동부, 비교기 20의 고유한 동작들이 마스터 퓨즈 MF의 불완전한 커팅에도 영향을 받지 않고 수행되도록 하기 위해 고저항 R1을 트랜지스터 MN2로 교체하고 파워업시에 일정한 폭을 가지는 펄스를 발생하는 발생기 30로써 상기 트랜지스터 MN2를 제어한다. 도 2에서 발생기 30는 펄스발생부에 대응되며, 마스터 퓨즈 MF의 타단과 접지간에 연결되고 상기 파워업 펄스에 응답하는 스위칭소자는 상기 트랜지스터 MN2로 구현될 수 있다. 상기 마스터 퓨즈 MF 및 상기 트랜지스터 MN2는 상기 구동부에 스위칭 제어신호를 제공하므로 상기 스위칭 제어신호 발생부에 대응된다. 따라서, 상기 마스터 퓨즈 MF가 불완전하게 커팅된 경우에도 상기 트랜지스터 MN2의 게이트에는 하이레벨이 인가되어 상기 스위칭 제어신호는 로우레벨로 제공된다. 그러므로 상기 비교기 20의 출력단 L1에는 일정레벨의 전류가 공급되어 비교기 20의 디코딩 출력이 정상적으로 되어진다.
도 3에는 도 2중 파워업 펄스발생기 30의 구체 회로도가 도시된다. 도 3을 참조하면, 노드 N2에 제1지연 펄스를 제공하는 제1지연부와, 낸드 게이트 89에 제2지연 펄스를 제공하는 제2지연부와, 노드 N1에 파워업 응답신호를 제공하는 파워업 감지부는 상기 파워업 펄스발생기 30를 구성한다. 상기 파워업 감지부는 다수의 트랜지스터 31-35,38,39, 42와, 고저항 40,44와, 인버터 43,46와, 피모오스 캐패시터 45, 엔모오스 캐패시터 41,47를 포함한다. 퓨즈 36,37은 선택적으로 상기 감지부내에 삽입될 수 있다. 상기 제1지연부는 다수의 인버터 48,50,51,54,56,58,60,62로 이루어진 인버터 체인과, 피모오스 캐패시터 49,53,57,61와, 엔모오스 캐패시터 52,55,59와, 상기 노드 N1에 일측입력이 연결되고 상기 인버터 62의 출력단에 타측입력이 연결되어 낸드 응답을 상기 노드 N2에 제공하는 낸드 게이트 63로 구성된다. 상기 제2지연부는 다수의 인버터 64,66,68,70,72,74,76,78, 80,82,84,86,88로 이루어진 인버터 체인과, 피모오스 캐패시터 67,71,75,79,83,87과, 엔모오스 캐패시터 65,69,73,77,81,85와, 상기 노드 N2에 일측입력이 연결되고 상기 인버터 88의 출력단에 타측입력이 연결되어 낸드 응답을 인버터 90에 제공하는 낸드 게이트 89와, 출력용 인버터 90,91로 구성된다. 상기 도 3의 회로는 펄스를 발생하는 발생기의 일실시예에 불과하며, 예를들면 어드레스 천이 감지회로의 구성과 같은 타의 구성으로서도 구현가능하다. 도 4에는 도 3에서 발생되는 파워업 펄스 PORESET의 시뮬레이션 파형도가 도시된다. 도 4를 참조하면, 전원전압 Vdd가 접지레벨에서 증가하기 시작하여 약 1.5볼트정도에 도달시 파워업의 시점에 약간 지연되어 상기 파워업 펄스가 발생됨을 알 수 있다. 따라서, 마스터 퓨즈 MF가 불완전하게 커팅된 경우에도 도 2내의 트랜지스터 MN2의 게이트에는 하이레벨이 인가되어 상기 스위칭 제어신호는 로우레벨로서 제공된다. 그러므로 상기 비교기 20의 출력단 L1에는 일정레벨의 전류가 공급되어 비교기 20의 디코딩 출력이 정상적으로 되어진다.
상술한 바와 같이 본 발명에 의하면 퓨즈의 커팅에 의한 파티클의 잔재에 기인하여 발생되는 어드레스 디코딩 에러를 완전히 해소하는 효과가 있다.
Claims (4)
- 리던던시 디코딩 회로에 있어서: 리던던시 어드레스를 출력단에 연결된 내부퓨즈들의 커팅에 의존하여 디코딩 출력하는 비교기와; 스위칭 제어신호에 응답하여 상기 비교기의 상기 출력단에 구동전류를 공급하는 구동부와; 파워업시에 미리 설정된 폭을 가지는 파워업 펄스를 발생하는 펄스발생부와; 전원전압에 일단이 연결되고 커팅가능한 마스터 퓨즈와 상기 마스터 퓨즈의 타단과 접지간에 연결되고 상기 파워업 펄스에 응답하는 스위칭소자를 가지며, 상기 마스터 퓨즈가 불완전하게 커팅된 경우에도 상기 스위칭 제어신호를 미리 설정된 레벨로 제공하여 상기 비교기의 디코딩 출력이 정상적으로 되게 하는 스위칭 제어신호 발생부를 가짐을 특징으로 하는 회로.
- 제1항에 있어서, 스위칭소자는 상기 파워업 펄스를 게이트로 수신하는 모오스 트랜지스터임을 특징으로 하는 회로.
- 제1항에 있어서, 펄스발생부는 노드 N2에 제1지연 펄스를 제공하는 제1지연부와, 낸드 게이트 89에 제2지연 펄스를 제공하는 제2지연부와, 노드 N1에 파워업 응답신호를 제공하는 파워업 감지부로 구성됨을 특징으로 하는 회로.
- 반도체 메모리 장치의 로우 리던던시 디코더 회로에 있어서: 리던던시 어드레스를 출력단에 연결된 내부퓨즈들의 커팅에 의존하여 디코딩 출력하는 비교기와; 스위칭 제어신호에 응답하여 상기 비교기의 상기 출력단에 구동전류를 공급하는 구동부와; 파워업시에 미리 설정된 폭을 가지는 파워업 펄스를 발생하는 펄스발생부와; 전원전압에 일단이 연결되고 커팅가능한 마스터 퓨즈와 상기 마스터 퓨즈의 타단과 접지간에 연결되고 상기 파워업 펄스에 응답하는 트랜지스터를 가지며, 상기 마스터 퓨즈의 커팅 잔재물이 웨이퍼상에 남아있는 경우에도 상기 스위칭 제어신호를 로우레벨로 제공하여 상기 비교기의 디코딩 출력이 정상적으로 되게 하는 스위칭 제어신호 발생부와; 상기 구동부와 상기 스위칭 제어신호 발생부간에 연결되어 상기 파워업 펄스를 래치하는 래치부를 가짐을 특징으로 하는 회로.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960050270A KR100220555B1 (ko) | 1996-10-30 | 1996-10-30 | 디코딩 어드레스 페일을 방지하기 위한 리던던시 디코딩 회로 |
| US08/961,052 US5825698A (en) | 1996-10-30 | 1997-10-30 | Redundancy decoding circuit for a semiconductor memory device |
| JP9299136A JPH10144090A (ja) | 1996-10-30 | 1997-10-30 | 半導体メモリ装置の冗長セルデコード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960050270A KR100220555B1 (ko) | 1996-10-30 | 1996-10-30 | 디코딩 어드레스 페일을 방지하기 위한 리던던시 디코딩 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980030791A true KR19980030791A (ko) | 1998-07-25 |
| KR100220555B1 KR100220555B1 (ko) | 1999-09-15 |
Family
ID=19479835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960050270A KR100220555B1 (ko) | 1996-10-30 | 1996-10-30 | 디코딩 어드레스 페일을 방지하기 위한 리던던시 디코딩 회로 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5825698A (ko) |
| JP (1) | JPH10144090A (ko) |
| KR (1) | KR100220555B1 (ko) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392667B1 (en) * | 1997-06-09 | 2002-05-21 | Aprisma Management Technologies, Inc. | Method and apparatus for representing objects as visually discernable entities based on spatial definition and perspective |
| JP3241302B2 (ja) * | 1997-08-21 | 2001-12-25 | 日本電気株式会社 | 半導体記憶装置 |
| KR100302588B1 (ko) * | 1998-04-14 | 2001-09-22 | 김영환 | 리던던시퓨즈읽기회로 |
| KR100287541B1 (ko) * | 1998-05-29 | 2001-04-16 | 윤종용 | 반도체 메모리 장치의 리던던시 디코더 인에이블회로 |
| US6041000A (en) * | 1998-10-30 | 2000-03-21 | Stmicroelectronics, Inc. | Initialization for fuse control |
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| KR100549943B1 (ko) * | 1999-09-08 | 2006-02-07 | 삼성전자주식회사 | 반도체 메모리 장치의 리던던시 디코더 |
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
| JP2002074979A (ja) * | 2000-08-31 | 2002-03-15 | Mitsubishi Electric Corp | プログラム回路およびそれを用いた半導体記憶装置 |
| JP2004265523A (ja) * | 2003-03-03 | 2004-09-24 | Renesas Technology Corp | 半導体装置 |
| US7321518B1 (en) | 2004-01-15 | 2008-01-22 | Altera Corporation | Apparatus and methods for providing redundancy in integrated circuits |
| US20080122026A1 (en) * | 2006-11-29 | 2008-05-29 | International Business Machines Corporation | Structure for creation of a programmable device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0131721B1 (ko) * | 1994-06-08 | 1998-04-15 | 김주용 | 반도체 소자의 컬럼 리던던시 장치 |
| US5574689A (en) * | 1995-07-11 | 1996-11-12 | Micron Technology, Inc. | Address comparing for non-precharged redundancy address matching |
-
1996
- 1996-10-30 KR KR1019960050270A patent/KR100220555B1/ko active IP Right Grant
-
1997
- 1997-10-30 US US08/961,052 patent/US5825698A/en not_active Expired - Lifetime
- 1997-10-30 JP JP9299136A patent/JPH10144090A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5825698A (en) | 1998-10-20 |
| KR100220555B1 (ko) | 1999-09-15 |
| JPH10144090A (ja) | 1998-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130531 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20140530 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20150601 Year of fee payment: 17 |