KR100908538B1 - 반도체 소자의 퓨즈 회로 - Google Patents

Abstract

본 발명은 반도체 소자의 퓨즈 회로에 관한 것으로, 제1 노드의 전위에 따라 하이 레벨 또는 로우 레벨의 퓨즈 신호를 출력하는 신호 발생부와, 제1 인에이블 신호에 응답하여 상기 제1 노드에 고전압을 인가하는 고전압 발생부, 및 제2 인에이블 신호에 응답하여 상기 제1 노드를 디스차지하여 상기 신호 발생부를 인에이블 시키는 초기화부를 포함하며, 상기 신호 발생부에 상기 고전압이 인가되면, 이후 동작시 상기 신호 발생부는 로우 레벨의 퓨즈 신호를 출력한다.

퓨즈, 레벨 시프터, 브레이크다운 볼테이지(breakdown voltage)

Description

반도체 소자의 퓨즈 회로{Fuse circuit in semiconductor device}

본 발명은 반도체 소자의 퓨즈 회로에 관한 것으로, 특히 트랜지스터의 브레이크다운 볼테이지를 이용하여 트랜지스터를 퓨즈로 사용하는 반도체 소자의 퓨즈 회로에 관한 것이다.

일반적으로 수많은 셀 중 한 개라도 결함이 발생하면, 디램으로써 제구실을 하지 못하므로 불량품으로 처리된다.

따라서, 이러한 경우 미리 디램 내에 설치해둔 예비 메모리 셀을 이용하여 불량 셀과 대체시킴으로써 수율을 높이는 리던던시 방식을 사용한다.

예를 들어, 디램 소자의 경우, 수율을 높이기 위해 리던던시 셀을 만들고 이들을 불량 셀과 대체하기 위해 공정이 완료된 후에 불량 셀과 리던던시 셀과의 대체를 담당하는 퓨즈를 사용하게 된다.

이러한 퓨즈는 일반적으로 전도층으로 형성되는데, 정상적인 상태에서는 연결되어 있다가 필요에 따라 레이저 등을 이용하여 끊을 수 있다. 퓨즈는 과전류로 퓨즈를 녹여 끊는 전기 퓨즈(fuse) 방식, 레이저 빔(laser beam)으로 퓨즈를 태워 끊어 버리는 방식, 레이저 빔으로 접합(junction)을 쇼트(short) 시키는 방식 등이 있다.

도 1은 종래 기술에 따른 반도체 메모리 소자의 퓨즈 회로를 설명하기 위한 회로도이다.

도 1을 참조하면, 퓨즈 회로(10)는 퓨즈(Fu)가 연결상태(nocut)이면, 노드(N1)는 전원 전압(Vdd)이 인가되어 하이 레벨을 유지하게 된다. 하이 레벨의 노드(N1) 전위는 인버터(I1)에 의해 반전되어 호우 레벨의 퓨즈 신호(FS)로 출력된다. NMOS 트랜지스터(NM)는 로우 레벨의 퓨즈 신호(FS)에 응답하여 턴오프된다. 따라서, 노드(N1)과 접지 전압(Vss)을 차단한다. 따라서, 노드(N1)는 캐패시터(Cap)에 의해 하이 레벨을 유지하게 된다.

퓨즈(Fu)가 커팅 상태(cut)이면, 노드(N1)는 전원 전압(Vdd)이 차단된다. 노드(N1)는 캐패시터(Cap)에 의해 로우 레벨로 디스차지된다. 로우 레벨의 노드(N1) 전위는 인버터(I1)에 의해 반전되어 하이 레벨의 퓨즈 신호(FS)로 출력된다. NMOS 트랜지스터(NM)는 하이 레벨의 퓨즈 신호(FS)에 응답하여 턴온된다. 따라서, 노드(N1)과 접지 전압(Vss)이 연결되어 노드(N1)는 로우 레벨을 유지하게 된다.

상술한 종래 기술에 따른 퓨즈 회로는 테스트 장비를 이용하여 퓨즈(Fu)를 커팅하여 출력되는 신호 레벨을 제어할 수 있다. 그러나 퓨즈를 커팅하기 위해서는 퓨즈 컷이 가능한 장비로 이동시켜야 하며, 프로그램 설치등의 시간적인 소비가 발생한다.

본 발명이 이루고자 하는 기술적 과제는 고전압을 트랜지스터의 게이트에 인가하여 트랜지스터의 브레이크 다운 현상을 이용하여 출력 신호를 하이 또는 로우 레벨로 설정할 수 있는 반도체 소자의 퓨즈 회로를 제공하는 데 있다.

본 발명의 실시 예에 따른 반도체 소자의 퓨즈 회로는 제1 노드의 전위에 따라 하이 레벨 또는 로우 레벨의 퓨즈 신호를 출력하는 신호 발생부와, 제1 인에이블 신호에 응답하여 상기 제1 노드에 고전압을 인가하는 고전압 발생부, 및 제2 인에이블 신호에 응답하여 상기 제1 노드를 디스차지하여 상기 신호 발생부를 인에이블 시키는 초기화부를 포함하며, 상기 신호 발생부에 상기 고전압이 인가되면 이후 동작시 상기 신호 발생부는 로우 레벨의 퓨즈 신호를 출력한다.

제3 인에이블 신호에 응답하여 상기 고전압을 상기 제1 노드에 전송하는 제어부를 더 포함한다.

상기 제어부는 상기 제3 인에이블 신호에 응답하여 상기 고전압을 제어 신호로 출력하는 레벨 시프터, 및 상기 제어 신호에 응답하여 상기 고전압을 상기 제1 노드에 전송하는 트랜지스터를 포함한다.

상기 트랜지스터는 고전압 트랜지스터이다.

상기 초기화부는 상기 제1 노드와 접지 전원 사이에 연결되고, 상기 제2 인 에이블 신호에 응답하여 상기 제1 노드를 디스차지 하는 트랜지스터로 구성된다.

상기 트랜지스터는 고전압 트랜지스터이다.

상기 신호 발생부는 전원 전압과 접지 전원 사이에 직렬 연결된 제1 및 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터 사이의 제2 노드 전위를 상기 퓨즈 신회로 출력한다.

상기 제1 트랜지스터는 상기 제1 노드가 디스차지되면 턴온되고, 상기 제1 노드에 상기 고전압이 인가되면 게이트 절연막이 파괴되어 상기 전원 전압과 상기 제2 노드를 차단한다.

상기 고전압은 상기 제1 트랜지스터의 항복 전압보다 높다.

본 발명의 일실시 예에 따르면, 고전압을 트랜지스터의 게이트에 인가하여 트랜지스터의 브레이크 다운 현상을 이용하여 출력 신호를 하이 또는 로우 레벨로 설정할 수 있어 메탈 퓨즈를 사용한 퓨즈회로 보다 퓨즈의 커팅 시간 및 장비의 제한을 개선하여 소자의 효율설을 증대시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.

도 2는 본 발명의 일실시 예에 따른 반도체 소자의 퓨즈 회로 구성도이다.

도 2를 참조하면, 반도체 소자의 퓨즈 회로(100)는 고전압(Vpp)을 출력하는 고전압 발생기(110), 제1 퓨즈 신호(FS1)를 출력하는 제1 퓨즈부(120), 및 제2 퓨즈 신호(FS2)를 출력하는 제2 퓨즈부(130)를 포함한다.

고전압 발생기(110)는 제1 인에이블 신호(En1)에 응답하여 고전압(Vpp)을 출력한다.

제1 퓨즈부(120)는 제1 노드(Q1)에 고전압(Vpp)을 전송하거나 차단하는 제어부(121), 제1 노드(Q1)를 초기화 시키는 초기화부(122), 제1 노드(Q1)의 전위에 따라 제1 퓨즈 신호(FS1)를 출력하는 신호 발생부(123)를 포함한다.

제어부(121)는 레벨 시프터와 NMOS 트랜지스터(NM1)를 포함한다. 레벨 시프터는 제2 인에이블 신호(En2)에 응답하여 고전압(Vpp)을 인가받아 NMOS 트랜지스터(NM1)를 동작시키는 출력신호를 출력한다. NMOS 트랜지스터(NM1)는 레벨 시프터에서 출력된 출력신호에 응답하여 턴온되어 고전압(Vpp)을 제1 노드(Q1)에 전송한다. NMOS 트랜지스터(NM1)는 고전압 트랜지스터로 구성된다.

초기화부(122) 제1 노드(Q1)와 접지 전원(Vss) 사이에 연결된 NMOS 트랜지스터(NM2)로 구성된다. NMOS 트랜지스터(NM1)는 고전압 트랜지스터로 구성된다. NMOS 트랜지스터(NM2)는 제3 인에이블 신호(En3)에 응답하여 제1 노드(Q1)의 전위를 로 우 레벨로 디스차지하여 초기화시킨다.

신호 발생부(123)는 직렬연결된 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM3)를 포함한다. PMOS 트랜지스터(PM1)는 전원 전압(Vcc)과 제2 노드(Q2) 사이에 연결되고, 제1 노드(Q1)의 전위에 따라 턴온되어 전원 전압(Vcc)과 제2 노드(Q2)를 연결한다. 또한 제1 노드(Q1)의 전위가 고전압(Vpp) 레벨일 경우 PMOS 트랜지스터(PM1)의 게이트가 파괴되어 전원 전압(Vcc)과 제2 노드(Q2)는 전기적으로 차단된다. NMOS 트랜지스터(NM3)는 접지 전원(Vss)과 제2 노드(Q2) 사이에 연결되고, 게이트에 접지 전원(Vss)이 인가된다.

제2 퓨즈부(130)의 구성은 제1 퓨즈부(120)의 구성과 동일하므로 상세한 설명은 생략하도록 한다.

도 3A는 본 발명의 일실시 예에 따른 퓨즈 회로(100)의 동작시 퓨즈 커팅 동작을 실시하기 위한 신호들의 파형도이다.

본 발명의 실시 예에서는 제1 퓨즈부(120)를 커팅하고, 제2 퓨즈부(130)는 커팅하지 않는 것을 예로 들어 설명한다.

도 3A를 참조하면, 제1 퓨즈부(120)의 초기화부(122)와 제2 퓨즈부(130)의 초기화부(132)에 하이 레벨의 제3 인에이블 신호(En3)가 일정 시간 동안 인가되어 제1 노드(Q1)와 제3 노드(Q3)를 로우 레벨로 초기화시킨다.

이 후, 제1 인에이블 신호(En1)가 하이 레벨로 인에이블되어 고전압 발생기(110)는 펌핑 동작에 의해 고전압(Vpp)을 출력한다. 이때 고전압(Vpp)은 10V 이상인것이 바람직하다. 고전압(Vpp)은 제1 퓨즈부(120) 및 제2 퓨즈부(130)에 인가 된다.

제1 퓨즈부(120)의 제어부(121)에 하이 레벨의 제2 인에이블 신호(En2)가 인가되어 레벨 시프터가 인에이블된다. 이로 인하여 레벨 시프터는 고전압(Vpp)을 인가받아 하이 레벨의 출력 신호를 출력한다. NMOS 트랜지스터(NM1)는 레벨 시프터의 출력 신호에 응답하여 턴온되어 고전압(Vpp)을 제1 노드(Q1)에 전송한다.

신호 발생부(123)의 PMOS 트랜지스터(PM1)는 게이트에 고전압(Vpp)이 인가되어 게이트 절연막이 파괴된다. 즉, PMOS 트랜지스터(PM1)의 브레이크다운 볼테이지(breakdown voltage)보다 높은 고전압(Vpp)이 인가되어 게이트 절연막이 파괴된다.

제2 퓨즈부(130)의 제어부(131)에 로우 레벨의 제4 인에이블 신호(En4)가 인가되어 레벨 시프터가 디스에이블된다.

도 3B는 도 3A와 같이 설정된 도 2에 도시된 반도체 소자의 퓨즈 회로의 동작을 설명하기 위한 신호들의 파형도이다.

도 3B를 참조하면, 제3 인에이블 신호(En3)가 제1 퓨즈부(120) 및 제2 퓨즈부(130)에 인가된다. 이때 제1 퓨즈부(120)는 제3 인에이블 신호(En3)에 응답하여 제1 노드(Q1)가 로우 레벨로 디스차지된다. 이때, PMOS 트랜지스터(PM1)는 게이트 절연막이 파괴되어 제1 노드(Q1)가 로우 레벨로 디스차지되어도 턴온되지 않는다. 이로 인해 제2 노드(Q2)는 전원 전압(Vcc)과 차단되고, NMOS 트랜지스터(NM3)를 통해 로우 레벨로 디스차지되어 로우 레벨의 제1 퓨즈 신호(FS1)가 출력된다.

제2 퓨즈부(130)는 제3 인에이블 신호(En3)에 응답하여 제3 노드(Q3)가 로우 레벨로 디스차지된다. PMOS 트랜지스터(PM2)는 로우 레벨의 제3 노드(Q3) 전위에 의해 턴온되어 제4 노드(Q4)와 전원 전압(Vcc)을 연결한다. 이로 인하여 하이 레벨의 제2 퓨즈 신호(FS2)가 출력된다.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

도 1은 종래 기술에 따른 반도체 소자의 퓨즈 회로의 회로도이다.

도 2는 본 발명의 일실시 예에 따른 반도체 소자의 퓨즈 회로의 회로도이다.

도 3A는 본 발명의 일실시 예에 따른 퓨즈 회로의 세팅 동작을 설명하기 위한 신호들의 파형도이다.

도 3B는 본 발명의 일실시 예에 따른 퓨즈 회로의 동작 설명을 위한 신호들의 파형도이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 퓨즈 회로 110 : 고전압 발생기

120 : 제1 퓨즈부 130 : 제2 퓨즈부

121 : 제어부 122 : 초기화부

123 ; 신호 발생부

Claims (9)

1. 제1 노드의 전위에 따라 하이 레벨 또는 로우 레벨의 퓨즈 신호를 출력하는 신호 발생부;

   제1 인에이블 신호에 응답하여 상기 제1 노드에 고전압을 인가하는 고전압 발생부; 및

   제2 인에이블 신호에 응답하여 상기 제1 노드를 디스차지하여 상기 신호 발생부를 인에이블 시키는 초기화부를 포함하며,

   상기 신호 발생부는 상기 제1 노드에 인가된 상기 고전압에 의해 공급 전원이 차단되어 상기 제1 노드의 전위에 상관없이 동일한 로직 신호를 상기 퓨즈 신호로 출력하는 반도체 소자의 퓨즈 회로.
2. 제 1 항에 있어서,

   제3 인에이블 신호에 응답하여 상기 고전압을 상기 제1 노드에 전송하는 제어부를 더 포함하는 반도체 소자의 퓨즈 회로.
3. 제 2 항에 있어서,

   상기 제어부는 상기 제3 인에이블 신호에 응답하여 상기 고전압을 제어 신호로 출력하는 레벨 시프터; 및

   상기 제어 신호에 응답하여 상기 고전압을 상기 제1 노드에 전송하는 트랜지스터를 포함하는 반도체 소자의 퓨즈 회로.
4. 제 3 항에 있어서,

   상기 트랜지스터는 고전압 트랜지스터인 반도체 소자의 퓨즈 회로.
5. 제 1 항에 있어서,

   상기 초기화부는 상기 제1 노드와 접지 전원 사이에 연결되고, 상기 제2 인에이블 신호에 응답하여 상기 제1 노드를 디스차지 하는 트랜지스터로 구성되는 반도체 소자의 퓨즈 회로.
6. 제 5 항에 있어서,

   상기 트랜지스터는 고전압 트랜지스터인 반도체 소자의 퓨즈 회로.
7. 제 1 항에 있어서,

   상기 신호 발생부는 전원 전압과 접지 전원 사이에 직렬 연결된 제1 및 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터 사이의 제2 노드 전위를 상기 퓨즈 신호로 출력하는 반도체 소자의 퓨즈 회로.
8. 제 7 항에 있어서,

   상기 제1 트랜지스터는 상기 제1 노드가 디스차지되면 턴온되고, 상기 제1 노드에 상기 고전압이 인가되면 게이트 절연막이 파괴되어 상기 전원 전압과 상기 제2 노드를 차단하는 반도체 소자의 퓨즈 회로.
9. 제 7 항에 있어서,

   상기 고전압은 상기 제1 트랜지스터의 항복 전압보다 높은 반도체 소자의 퓨즈 회로.

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