KR20050001966A - 씨모스 게이트 산화물 안티퓨즈를 이용한 3-트랜지스터한번 프로그램 가능한 롬 - Google Patents

씨모스 게이트 산화물 안티퓨즈를 이용한 3-트랜지스터한번 프로그램 가능한 롬 Download PDF

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Abstract

본 발명은 씨모스 게이트 산화물 안티퓨즈를 이용한 3-트랜지스터 한번 프로그램 가능한 롬에 관한 것이다. 본 발명의 일실시예에 따르면, 제1 입력단, 제2 입력단, 및 제3 입력단을 구비하고, 제1 내지 제3 입력단에 인가되는 전압에 의하여 데이터를 저장할 수 있는 한번 프로그램 가능한 롬 셀에 있어서, 제2 입력단을 형성하는 게이트, 드레인, 및 제1 입력단을 형성하는 소오스를 구비하고, 게이트 및 소오스 간에 입력되는 전압에 의하여 활성화되는 셀 액세스 트랜지스터, 게이트, 드레인, 및 셀 액세스 트랜지스터의 드레인에 접속되는 소오스를 구비하고, 게이트에 인가되는 바이어스 전압에 의하여 드레인으로부터 소오스로 전류를 도통시킴으로써, 제3 입력단에 인가되는 고전압이 셀 액세스 트랜지스터에 직접 인가되는 것을 차단시키는 고전압 차단 트랜지스터, 및 제3 입력단을 형성하는 게이트, 및 서로 접속되어 고전압 차단 트랜지스터의 드레인에 접속되는 소오스 및 드레인을 구비하고, 제3 입력단에 고전압이 인가되고, 셀 액세스 트랜지스터가 활성화된 경우 게이트 산화물이 항복되어 단락되는 안티퓨즈 트랜지스터를 포함한다.

Description

씨모스 게이트 산화물 안티퓨즈를 이용한 3-트랜지스터 한번 프로그램 가능한 롬{3-Transistor OTP ROM using CMOS Gate Oxide Antifuse}
본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는 CMOS 게이트 산화물 안티퓨즈를 이용한 한 번 프로그램 가능한(OTP: One-Time Programmable) 읽기 전용 메모리(ROM)에 관한 것이다.
현재까지 CMOS OTP 비휘발성 메모리 제작에 있어서, 안티퓨즈(antifuse) 소자를 많이 이용하여 왔다. 안티퓨즈란 퓨즈에 대한 상대적인 의미로, 정상 상태에서는 전기적으로 '개방 회로 (open circuit)' 이고, 필요에 따라 고전압을 인가하여 절연체를 파괴하면 '단락 회로 (short circuit)'의 상태가 되는 소자를 말한다. 이러한 두 상태를 이용하여, 한 번 프로그램이 가능한 읽기 전용 메모리(OTP ROM)를 구현할 수 있다.
안티퓨즈로 사용되는 소자는 주로 금속-절연체-금속 (Metal-Oxide-Metal)이고, 근래에는 DRAM 공정에서 사용하는 ONO (Oxide-Nitride-Oxide) 커패시터를 안티퓨즈로 사용하는 구조가 제안되었다. 그러나, 이들 구조는 다음과 같은 구현상의 어려움과, 안티퓨즈의 특성이 나쁜 문제가 있었다.
첫 번째, 상기와 같은 방식들은 기존의 표준 CMOS 공정에 부가적인 공정을 필요로 하였다. 안티퓨즈 양단 전극으로 금속 도체, 예컨대, 텅스턴이나 알루미늄 또는 이중 폴리 구조 및 ONO 등의 부가적인 공정이 더 필요하였다.
두 번째, 절연체의 두께를 공정으로 균일하게 제어하기 힘들기 때문에, 균일한 항복(breakdown) 특성을 얻기 어렵다. 따라서, 안티퓨즈의 프로그래밍 전압 변동이 커지는 문제가 있었다.
세 번째, 기존의 ONO 구조 등은 커패시터 형의 안티퓨즈를 사용하였고, 제어 회로가 복잡하여 단위 셀 당 큰 면적이 필요하다는 단점이 있었다.
상기와 같은 이유로, DRAM 제작 시에는 별도의 ONO가 가능한 공정을 사용하거나, 기존의 표준 CMOS 공정에 부가적으로 공정을 추가하여 OTP ROM을 구현하였다. 또한, 사용 분야도 몇 비트만의 용량을 가지는 불량 메모리 셀의 복구 등에 국한되었다.
상기와 같은 문제점을 해결하기 위한 종래 기술로서, 표준 CMOS 공정만으로 구현이 가능한 안티퓨즈 OTP ROM으로 드리프트(drift)-nMOS 안티퓨즈가 개발되었다.
이는 n-웰과 n+-폴리 및 게이트 산화물을 사용하는 안티퓨즈와 고전압 방어를 위한 drift-nMOS로 구성된다. 그러나, 이 구조 역시 기존의 표준 CMOS 공정에 부가적인 마스크를 필요로 하고, 비트 당 하나의 n-웰을 사용하므로 면적이 크다는 단점이 있었다.
본 발명의 목적은 표준 CMOS 공정에서 부가적인 공정없이 구현 가능한 OTP 롬을 제공하는 것이다.
본 발명의 다른 목적은 균일한 항복 전압 특성을 가지는 OTP 롬을 제공하는 것이다.
본 발명의 또 다른 목적은 고전압을 제공하기 위한 부가적인 공정없이 저전압 소자만으로 구현 가능한 OTP 롬을 제공하는 것이다.
본 발명의 또 다른 목적은 어레이 구조를 사용하여 고집적이 가능한 OTP 롬을 제공하는 것이다.
도 1은 본 발명의 일실시예에 따른 3-트랜지스터 OTP 롬 셀의 구조를 도시한 회로도.
도 2는 본 발명의 다른 실시예에 따른 3-트랜지스터OTP 롬 셀의 구조를 도시한 회로도.
도 3은 본 발명의 다른 실시예에 따른 3-트랜지스터OTP 롬 셀의 구조를 도시한 회로도.
도 4는 본 발명의 다른 실시예에 따른 3-트랜지스터OTP 롬 셀의 구조를 도시한 회로도.
도 5는 도 1 내지 도 4에 도시된 안티퓨즈 트랜지스터를 대표적으로 나타내는 기호를 도시한 것.
도 6은 도 1 내지 도 4의 3-트랜지스터 OTP 롬 셀을 이용한 OTP 롬의 구성을 본 발명의 일실시예에 따라 도시한 회로도.
도 7은 도 6에 도시된 OTP 롬에 있어서, 모드 제어 및 전류 검지부를 보다 구체적으로 도시한 블록도.
도 8은 도 6에 도시된 OTP 롬에 있어서, PGM 모드시 고전압 차단 트랜지스터의 신뢰성을 높이기 위한 바이어스 회로를 본 발명의 일실시예에 따라서 도시한 것.
도 9는 본 발명의 일실시예에 따른 고집적을 위한 OTP ROM 구조를 도시한 것.
상기 과제를 해결하기 위하여, 본 발명의 제1 실시예에 따르면, 제1 입력단, 제2 입력단, 및 제3 입력단을 구비하고, 제1 내지 제3 입력단에 인가되는 전압에 의하여 데이터를 저장할 수 있는 한번 프로그램 가능한 롬 셀에 있어서, 제2 입력단을 형성하는 게이트, 드레인, 및 제1 입력단을 형성하는 소오스를 구비하고, 게이트 및 소오스 간에 입력되는 전압에 의하여 활성화되는 셀 액세스 트랜지스터, 게이트, 드레인, 및 셀 액세스 트랜지스터의 드레인에 접속되는 소오스를 구비하고, 게이트에 인가되는 바이어스 전압에 의하여 드레인으로부터 소오스로 전류를 도통시킴으로써, 제3 입력단에 인가되는 고전압이 셀 액세스 트랜지스터에 직접 인가되는 것을 차단시키는 고전압 차단 트랜지스터, 및 제3 입력단을 형성하는 게이트, 및 서로 접속되어 고전압 차단 트랜지스터의 드레인에 접속되는 소오스 및 드레인을 구비하고, 제3 입력단에 고전압이 인가되고, 셀 액세스 트랜지스터가 활성화된 경우 게이트 산화물이 항복되어 단락되는 안티퓨즈 트랜지스터를 포함한다.
본 발명의 제2 실시예에 따르면, 제1 입력단, 제2 입력단, 및 제3 입력단을 구비하고, 제1 내지 제3 입력단에 인가되는 전압에 의하여 데이터를 저장할 수 있는 한번 프로그램 가능한 롬 셀에 있어서, 제2 입력단을 형성하는 게이트, 드레인, 및 제1 입력단을 형성하는 소오스를 구비하고, 게이트 및 소오스 간에 입력되는 전압에 의하여 활성화되는 셀 액세스 트랜지스터, 게이트, 드레인, 및 셀 액세스 트랜지스터의 드레인에 접속되는 소오스를 구비하고, 게이트에 인가되는 바이어스 전압에 의하여 드레인으로부터 소오스로 전류를 도통시킴으로써, 제3 입력단에 인가되는 고전압이 셀 액세스 트랜지스터에 직접 인가되는 것을 차단시키는 고전압 차단 트랜지스터, 및 제3 입력단을 형성하는 게이트, 드레인, 및 소오스를 구비하되, 소오스 또는 드레인 중 일단은 고전압 차단 트랜지스터의 드레인에 접속되고, 타단은 부동되며, 제3 입력단에 고전압이 인가되고, 셀 액세스 트랜지스터가 활성화된 경우 게이트 산화물이 항복되어 단락되는 안티퓨즈 트랜지스터를 포함한다.
본 발명의 제3 실시예에 따르면, 제1 입력단, 제2 입력단, 및 제3 입력단을 구비하고, 제1 내지 제3 입력단에 인가되는 전압에 의하여 데이터를 저장할 수 있는 한번 프로그램 가능한 롬 셀에 있어서, 제2 입력단을 형성하는 게이트, 드레인, 및 제1 입력단을 형성하는 소오스를 구비하고, 게이트 및 소오스 간에 입력되는 전압에 의하여 활성화되는 셀 액세스 트랜지스터, 게이트, 드레인, 및 셀 액세스 트랜지스터의 드레인에 접속되는 소오스를 구비하고, 게이트에 인가되는 바이어스 전압에 의하여 드레인으로부터 소오스로 전류를 도통시킴으로써, 제3 입력단에 인가되는 고전압이 셀 액세스 트랜지스터에 직접 인가되는 것을 차단시키는 고전압 차단 트랜지스터, 및 고전압 차단 트랜지스터의 드레인에 접속되는 게이트, 및 서로 접속되어 제3 입력단을 형성하는 소오스 및 드레인을 구비하고, 제3 입력단에 고전압이 인가되고, 셀 액세스 트랜지스터가 활성화된 경우 게이트 산화물이 항복되어 단락되는 안티퓨즈 트랜지스터를 포함한다.
본 발명의 제4 실시예에 따르면, 제1 입력단, 제2 입력단, 및 제3 입력단을 구비하고, 제1 내지 제3 입력단에 인가되는 전압에 의하여 데이터를 저장할 수 있는 한번 프로그램 가능한 롬 셀에 있어서, 제2 입력단을 형성하는 게이트, 드레인, 및 제1 입력단을 형성하는 소오스를 구비하고, 게이트 및 소오스 간에 입력되는 전압에 의하여 활성화되는 셀 액세스 트랜지스터, 게이트, 드레인, 및 셀 액세스 트랜지스터의 드레인에 접속되는 소오스를 구비하고, 게이트에 인가되는 바이어스 전압에 의하여 드레인으로부터 소오스로 전류를 도통시킴으로써, 제3 입력단에 인가되는 고전압이 셀 액세스 트랜지스터에 직접 인가되는 것을 차단시키는 고전압 차단 트랜지스터, 및 고전압 차단 트랜지스터의 드레인에 접속되는 게이트, 드레인, 및 소오스를 구비하되, 소오스 또는 드레인 중 일단은 제3 입력단을 형성하고, 타단은 부동되며, 제3 입력단에 고전압이 인가되고, 셀 액세스 트랜지스터가 활성화된 경우 게이트 산화물이 항복되어 단락되는 안티퓨즈 트랜지스터를 포함한다.
제1 및 제2 실시예에 따른 한번 프로그램 가능한 롬 셀에 있어서, 안티퓨즈 트랜지스터는 nMOS 트랜지스터로 구현된다.
제3 및 제4 실시예에 따른 한번 프로그램 가능한 롬 셀에 있어서, 안티퓨즈트랜지스터는 pMOS 트랜지스터로 구현된다.
제1 내지 제4 실시예에 따른 한번 프로그램 가능한 롬 셀에 있어서, 제1 입력단에 전류의 흐름을 검지할 수 있는 센스 증폭기를 더 포함할 수 있다.
제1 내지 제4 실시예에 따른 한번 프로그램 가능한 롬 셀에 있어서, 제3 입력단에는, 데이터를 저장하는 경우에는 고전압을 인가하고, 기록된 데이터를 판독하는 경우에는 일반 동작 전압을 인가하는 전원 입력부가 접속된다.
제1 내지 제4 실시예에 따른 한번 프로그램 가능한 롬 셀에 있어서, 고전압 차단 트랜지스터의 게이트에는, 데이터를 저장하는 경우에는 일반 동작 전압보다 높은 전압을 인가하고, 기록된 데이터를 판독하는 경우에는 일반 동작 전압을 인가하는 바이어스 회로가 접속된다.
제1 내지 제4 실시예에 따른 한번 프로그램 가능한 롬 셀에 있어서, 바이어스 회로는 트랜지스터, 제1 및 제2 저항을 포함하고, 트랜지스터의 게이트에는 한번 프로그램 가능한 롬 셀에 데이터를 저장하는 경우에 트랜지스터를 활성화시키기 위한 전압이 인가되고, 트랜지스터의 드레인은 제2 저항의 일단과 접속되며, 소오스는 접지되고, 제2 저항의 타단은 제1 저항의 일단과 접속되어 출력단을 형성하며, 제1 저항의 타단은 전원에 접속된다.
본 발명의 일실시예에 따른 한번 프로그램 가능한 롬은, 제1 내지 제4 실시예에 따른 한번 프로그램 가능한 롬 셀을 복수 개 이용하여 어레이 구조로 형성되고, 한번 프로그램 가능한 롬 셀의 제1 입력단은 비트 라인에 접속되고, 제2 입력단은 워드 라인에 접속되며, 제3 입력단은 고전압 또는 일반 동작 전압을 인가하기위한 전원 입력단에 접속됨으로써, 비트 라인, 워드 라인, 및 전원 입력단에 인가되는 전압을 제어함으로써, 데이터를 저장하거나, 저장된 데이터를 판독할 수 있다.
본 발명의 일실시예에 따른 한번 프로그램 가능한 롬에 있어서, 제3 입력단 및 전원 입력단 간에 접속되는 차단 저항을 더 포함할 수 있다.
본 발명의 일실시예에 따른 한번 프로그램 가능한 롬에 있어서, 비트 라인에 접속되고, 인가되는 모드 제어 신호 및 비트 라인 선택 신호에 의하여 비트 라인에 인가되는 값을 제어하고, 저장된 데이터를 판독하는 경우에는 비트 라인에 전류가 도통되고 있는지의 여부를 검지하여 출력하는 모드 제어 및 전류 검지부를 더 포함할 수 있다.
본 발명의 일실시예에 따른 한번 프로그램 가능한 롬에 있어서, 모드 제어 및 전류 검지부는 데이터를 저장하는 경우 선택된 비트 라인에 적절한 전압을 인가하는 비트 라인 데이터 입력부, 비트 라인 선택 신호 및 모드 제어 신호에 따라, 데이터 저장 시 비트 라인 데이터 입력부를 활성화시키는 입력 구동부, 데이터를 판독하는 경우 비트 라인에 흐르는 전류를 검지하여 출력하는 센스 증폭기, 및 비트 라인 선택 신호 및 모드 제어 신호에 의하여, 데이터 판독 시 센스 증폭기를 활성화시키는 센스 증폭기 구동부를 포함한다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 3-트랜지스터 OTP 롬 셀의 구조를 도시한 회로도이다. 도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 OTP 롬 셀은 3개의 입력단(101~103)을 구비하고, 3개의 nMOSFET 소자 MN11~MN13를 포함하여 구성된다.
이하, 이들 구성간의 접속관계를 설명한다.
제1 NMOS 트랜지스터 MN11의 게이트는 제2 입력단(102)을 형성하고, 드레인은 제2 NMOS 트랜지스터 MN12의 소오스와 접속된다. 또한, 제1 NMOS 트랜지스터 MN11의 소오스는 제1 입력단(101)을 형성한다. 제2 NMOS 트랜지스터 MN12의 게이트에는 바이어스 전압 VBIAS이 인가되고, 드레인은 제3 NMOS 트랜지스터 MN13의 콘트롤 단자 CTRL에 접속된다. 제3 NMOS 트랜지스터 MN13의 게이트는 공통 고전압 단자 C-HV를 형성하고, 드레인과 소오스 단자는 서로 접속되어 콘트롤 단자 CTRL를 형성한다. 제3 NMOS 트랜지스터 MN13의 공통 고전압 단자 C-HV는 제3 입력단(103)을 형성한다.
이하, 본 발명의 일실시예에 따른 3-트랜지스터 OTP 롬 셀의 동작에 대하여 설명한다.
제1 NMOS 트랜지스터 MN11는 셀 액세스 트랜지스터 (Cell access transistor)로서, OTP 롬 셀에 데이터를 저장하거나, 저장된 데이터를 판독하는 경우, 해당 셀에 접근하기 위한 트랜지스터이다.
제2 NMOS 트랜지스터 MN12는 고전압 차단 트랜지스터 (High-voltage blocking transistor)로서, 고전압이 제1 NMOS 트랜지스터 MN11에 직접 인가되는 것을 차단하여, OTP 롬 셀의 오동작을 방지한다.
제3 NMOS 트랜지스터 MN13는 안티퓨즈 트랜지스터 (Antifuse transistor)로서, 콘트롤 단자 CTRL 및 공통 고전압 단자 C-HV 간에 인가되는 전압에 의하여 온/오프 (ON/OFF)가 결정된다. 보다 상세하게는, 콘트롤 단자 CTRL 및 공통 고전압 단자 C-HV 간에 고전압이 인가된 경우에, 제3 NMOS 트랜지스터 MN13의 게이트 산화물 (gate oxide)이 파괴되는 항복 현상이 발생하게 된다. 이 경우, 제3 NMOS 트랜지스터 MN13는 저항과 유사한 특성을 가지게 되고, 이 때 저항은 대략 수 KΩ이하가 된다.
본 발명의 일실시예에 따른 3-트랜지스터 OTP 롬 셀은 안티퓨즈 트랜지스터인 제3 NMOS 트랜지스터 MN13의 게이트 산화물이 항복된 경우와, 항복되지 않은 경우를 이용하여, 로직 '0' 또는 로직 '1'을 기록한다. 이하에서는, 제3 입력단(103)에 고전압을 인가하여 롬에 데이터를 기록하는 과정을 'PGM 모드 (Programming mode)'라고 하고, 롬에 저장된 데이터 값을 판독하는 과정을 'READ 모드'라고 한다.
우선, PGM 모드에서의 동작에 대하여 설명한다.
PGM 모드에서, 제3 입력단(103)에는 공통 고전압 (Common high-voltage: C-HV)을 인가하고, 제1 및 제2 입력단(101, 102)에는 일반 동작 전압 VDD을 인가하거나, 전압을 인가하지 않는다. 이하에서는, 제1 및 제2 입력단(101, 102)에 일반 동작 전압 VDD을 인가하는 경우를 '로직 1을 인가한다' 라 하고, 인가하지 않는 경우, 즉 접지시키는 경우를 '로직 0을 인가한다' 라고 한다.
안티퓨즈 트랜지스터 MN13를 항복시키는 경우에, 제1 및 제2 입력단(101, 102)에 각각 로직 '0' 및 '1'을 인가한다. 이 경우, 제1 NMOS 트랜지스터 MN11가 도통되고, 안티퓨즈 트랜지스터 MN13의 컨트롤 단자 CTRL와 공통 고전압 단자 C-HV 간에는 고전압이 인가되어, 항복 현상이 발생된다.
안티퓨즈 트랜지스터 MN13를 항복시키지 않는 경우에는, 제1 및 제2 입력단(101, 102) 모두에 로직 '0', 또는 제1 및 제2 입력단(101, 102) 각각에 로직 '1' 및 '0', 또는 각각 로직 '1' 및 '1' 을 인가한다. 이 경우, 셀 액세스 트랜지스터인 제1 NMOS 트랜지스터 MN11가 '오프' 됨으로써, 안티퓨즈 트랜지스터 MN13에 고전압이 인가되는 것을 차단한다.
이로써, 제1 내지 제3 입력단(101, 103)에 인가되는 전압을 제어함으로써, 3-트랜지스터 OTP 롬을 선택적으로 프로그래밍 할 수 있다.
이하, READ 모드에서의 동작에 대하여 설명한다.
READ 모드에서, 제2 및 제3 입력단(102, 103)에 일반 동작 전압 VDD을 인가하고, 제1 입력단(101)에 흐르는 전류를 검지함으로써, OTP 롬 셀에 저장된 데이터를 판독할 수 있다.
보다 상세하게는, 안티퓨즈 트랜지스터 MN13가 항복된 경우에는, 안티퓨즈 트랜지스터 MN13가 턴온(turn on)되어, 전류가 안티퓨즈 트랜지스터 MN13로부터 셀 액세스 트랜지스터 MN11로 흐르게 된다. 따라서, 제1 입력단(101)에는 소정의 전류가 검지된다. 이와 반대로, 안티퓨즈 트랜지스터 MN13가 항복되지 않은 경우에는,안티퓨즈 트랜지스터 MN13가 오프된 상태이므로, 제1 입력단(101)에는 전류가 흐르지 않게 된다. 따라서, 제1 입력단(101)에 흐르는 전류를 검지함으로써, OTP 롬 셀에 저장된 데이터를 판독할 수 있다.
상기의 설명에서, 공통의 고전압 C-HV은 안티퓨즈 트랜지스터 MN13를 항복시킬 수 있을 정도의 전압으로서, 일실시예에 따르면, 6.5 V 의 전압을 이용할 수 있다. 더불어, 일반 동작 전압 VDD은 NMOS 트랜지스터가 포화 영역에서 동작하도록 하기 위한 값으로서, 일실시예에 따르면, 2 V 정도의 전압을 이용할 수 있다.
도 1에서는 안티퓨즈 트랜지스터 MN13가 NMOS 트랜지스터로 구현된 실시예를 도시하였으나, 본 발명의 정신은 안티퓨즈 트랜지스터가 NMOS 트랜지스터를 이용하여 구현된 경우에 한정되지 않으며, 도 2에 도시된 바와 같이, PMOS 트랜지스터 MN23를 이용하여 구현할 수 있다. 또한, 셀 액세스 트랜지스터 및 고 전압 차단 트랜지스터를 PMOS 트랜지스터를 이용하여 구현할 수 있음은 본 발명이 속하는 당업자에게 자명하다.
안티퓨즈 트랜지스터 MN23로서 PMOS 트랜지스터를 이용할 경우에는, 도 2에 도시된 바와 같이, 안티퓨즈 트랜지스터 MN23의 게이트가 콘트롤 단자 CTRL에 접속되도록 하고, 안티퓨즈 트랜지스터 MN23의 소오스 및 드레인이 공통 고전압 단자 C-HV에 접속되도록 한다.
또한, 도 3에 도시된 바와 같이, 안티퓨즈 트랜지스터 MN33의 소오스 또는 드레인을 부동 (floating)시킴으로써, 3-트랜지스터 OTP 롬 셀을 형성할 수 있다.
안티퓨즈 트랜지스터 MN33의 드레인을 부동시키는 경우에도, PGM 모드에서 안티퓨즈 트랜지스터 MN33의 소오스와 드레인의 전압차는 실질적으로 동일하므로, 직접 접속된 경우와 유사한 동작을 수행할 수 있다. 이러한 구성을 취함으로써, 설계하는 롬 셀을 적은 면적으로 구현할 수 있는 장점이 있다. 즉, 안티퓨즈 트랜지스터 MN23의 소오스 및 드레인을 접속시키는 영역이 필요하지 않게 되어, 각 셀 당 약 10% 이내의 면적 절감의 효과가 발생되게 된다.
도 4는 안티퓨즈 트랜지스터 MN43를 PMOS 트랜지스터를 이용하여 구현하는 경우, 안티퓨즈 트랜지스터 MN43의 소오스 또는 드레인을 부동시키는 실시예에 대하여 도시한 것이다. 도 4에 대한 구체적인 설명은 도 2 및 도 3에 대한 설명과의 중복을 피하기 위하여 생략한다.
도 5는 본 발명의 일실시예에 따른 OTP 롬의 구조를 설명하기 위하여, 도 1 내지 도 4에 도시된 안티퓨즈 트랜지스터를 대표적으로 나타내는 기호를 도시한 것이다.
도 5에 도시된 바와 같이, 안티퓨즈 트랜지스터는 컨트롤 단자 CTRL 및 공통 고전압 단자 C-HV를 구비하고, 상기 컨트롤 단자 CTRL 및 고전압 단자 C-HV 간에 인가되는 전압에 의하여, 항복되어 단락되거나, 개방된다.
도 6은 본 발명의 일실시예에 따른 OTP 롬의 구성을 도시한 회로도이다.
도 6에 도시된 바와 같이, OTP 롬의 구성은 본 발명에 따른 3-트랜지스터 OTP 롬 셀을 이용한 어레이 구조로 형성된다.
보다 상세하게는, X개의 비트 라인(BL0, BL1, ... , BLX), X개의 워드 라인(WL0, WL1, ... , WLX), X2개의 3-트랜지스터 OTP 롬 셀(CELL00, CELL01, ... , CELLXX), X개의 모드 제어 및 전류 검지부(600~60X)를 포함한다.
이하, 이들 구성간의 연결관계에 대하여 설명한다.
각각의 OTP 롬 셀(CELL)의 제1 입력단은 비트 라인(BL)에 접속되고, 제2 입력단은 워드 라인(WL)에 접속된다. 또한, 각각의 OTP 롬 셀(CELL)의 제3 입력단은 전원 입력단(603)에 접속된다.
모드 제어 및 전류 검지부(600~60X)는 비트 라인(BL)에 각각 하나씩 접속되고, 인가되는 모드 제어 신호 PGM/(READ) 및 비트 라인 선택 신호 BLSX에 따라 비트 라인(BL)에 인가되는 값을 제어한다. 또한, 센스 증폭기(sense amplifier)를 포함하여, READ 모드시 해당 비트 라인(BL)에 전류가 도통되고 있는지의 여부를 검지하고, 센스 증폭기의 값을 외부로 출력한다. 모드 제어 및 전류 검지부(600~60X)에 대한 구체적인 구성 및 동작에 대해서는 후술하기로 한다.
본 발명의 일실시예에 따르면, 도 6에 도시된 바와 같이, 안티퓨즈 트랜지스터의 공통 고전압 단자와 전원 입력단(603) 간에 접속되는, 차단 저항(blocking resistor) RBLOCKING을 더 포함할 수 있다. 차단 저항 RBLOCKING은 항복된 안티퓨즈 트랜지스터의 저항 성분이 매우 작은 경우, 프로그래밍을 위한 고전압이 바로 고전압 차단 트랜지스터의 드레인 단에 인가되는 것을 방지한다.
본 발명의 일실시예에서는, 도 6에 도시된 바와 같이, 센스 증폭기가 모드 제어 및 전류 검지부(600~60X)에 포함되는 것으로 하여 롬을 구현하였으나, 실시예에 따라서, 센스 증폭기 및 모드 제어부를 별도로 구현할 수 있음은 물론이다.
이하, 도 6에 도시된 OTP 롬의 동작에 대하여 구체적으로 설명한다.
이하에서는, 프로그래밍 하고자 하는 셀 (즉, 안티퓨즈 트랜지스터의 게이트 산화물을 항복시키고자 하는 셀)을 '선택된 셀(selected cell)'이라고 하고, 그 이외의 셀을 '선택되지 않은 셀(non-selected cell)'이라고 한다. 또한, 셀 CELL00이 선택되고, 그 이외의 셀은 선택되지 않았다고 가정한다.
셀 CELL00의 안티퓨즈 트랜지스터 양단에 고전압을 인가하기 위하여 WL0에는 로직 '1'을 인가하고, BL0에는 로직 '0'을 인가한다. 이 경우, 셀 CELL00의 셀 액세스 트랜지스터 및 고전압 차단 트랜지스터는 도통되고, 안티퓨즈 트랜지스터의 양단에는 고전압이 인가되게 된다. 따라서, 안티퓨즈 트랜지스터는 항복되고, 프로그래밍 전류가 안티퓨즈 트랜지스터, 고전압 차단 트랜지스터, 셀 액세스 트랜지스터를 통하여 흐르게 된다.
항복된 안티퓨즈 트랜지스터는 영구적으로 저항과 비슷한 특성을 가지게 되고, 이 저항을 이하에서는 RON이라고 한다. 이 RON이 매우 작은 경우, 고전압 차단 트랜지스터의 드레인에 고전압이 인가되게 되면, 고전압 차단 트랜지스터의 드레인과 P-기판 사의의 접합이 항복될 우려가 있다. 이 경우, 고전압 차단 트랜지스터의 드레인과 P-기판 간에는 매우 큰 전류가 흐르게 되어, 안티퓨즈 트랜지스터의 저항특성이 나빠지게 된다. 나아가, 선택된 셀의 소자 특성이 열화될 우려가 있다. 따라서, 차단 저항 RBLOCKING을 공통 고전압 단자 C-HV 및 전원 입력단(603) 간에 직렬로 접속시키면, 고전압 차단 트랜지스터의 드레인에 고전압이 인가되는 것을 방지할 수 있다.
선택되지 않은 셀은 크게 두 가지로 분류된다. 먼저 안티퓨즈 트랜지스터가 항복되지 않은 셀 (non-selected and unbroken antifuse cell)과 이미 항복된 안티퓨즈 셀 (non-selected and already broken antifuse cell)로 나눌 수 있다.
먼저 안티퓨즈 트랜지스터가 항복되지 않고 선택되지 않은 셀의 경우를 보면 워드 라인(WL)과 비트 라인(BL)에 다음과 같은 로직인 인가된 경우이다.
1) WL=로직 '1', BL=로직 '0'
2) WL=로직 '0', BL=로직 '1'
3) WL=로직 '0', BL=로직 '0'
이 때 첫 번째 경우는 안티퓨즈 트랜지스터의 게이트에는 고전압이 인가되므로, 게이트 절연체를 통하여 Fowler-Nordheim 터널링 전류(F-N tunneling current)가 안티퓨즈 트랜지스터의 공통 고전압 단자 C-HV에서 콘트롤 단자 CTRL로 흐르게 된다. F-N 터널링 전류로 인하여 고전압 차단 트랜지스터의 드레인에 인가되는 전압이 높아진다. 이로써, 고전압 차단 트랜지스터의 드레인에 인가되는 전압이 게이트에 인가되는 전압보다 높아지면, 고전압 차단 트랜지스터는 오프되고, 고전압 차단 트랜지스터의 드레인에서 P-기판으로 흐르는 GIDL(Gate-Induced-Drain-Leakage)전류가 흐른다.
상술한 안티퓨즈 트랜지스터의 F-N 터널링 전류와 고전압 차단 트랜지스터의 GIDL 전류가 서로 평형 상태가 이루어지고, 고전압 차단 트랜지스터의 드레인 단의 전압은 VDD보다 커지게 되므로, 안티퓨즈 트랜지스터의 양단에 인가되는 전압은 안티퓨즈 트랜지스터의 항복 전압보다 매우 낮아 안티퓨즈 트랜지스터는 항복되지 않는다.
두 번째 및 세 번째의 경우도 마찬가지인데, 이 경우에는 셀 액세스 트랜지스터가 오프된 경우로, 고전압 차단 트랜지스터의 소오스 단이 부동되어 고전압 차단 트랜지스터의 드레인에서 소오스로 전류가 흐르지 않고, 위의 두 전류의 평형 상태를 만든다. 따라서, 선택되지 않은 셀에서 안티퓨즈 트랜지스터는 항복되지 않는다.
이하, 이미 항복된 안티퓨즈 셀에 대하여 설명한다.
이미 항복된 안티퓨즈 트랜지스터는 저항과 유사한 특성을 가지므로, 프로그래밍을 위한 고전압이 고전압 차단 트랜지스터의 드레인 단에 바로 인가되게 된다. 이 경우에도, 위의 경우처럼, 고전압 차단 트랜지스터는 오프된 상태이고, 고전압 차단 주파수에는 GIDL 전류만이 흐른다. 이 때, 고전압 차단 트랜지스터를 사용하지 않고, 바로 셀 액세스 트랜지스터를 사용하게 되면, 게이트 단에 로직 '0'이 되는 경우, 드레인과 게이트 사이에 고전압이 인가되어 셀 액세스 트랜지스터가 항복될 수 있다. 따라서, 게이트 단에 항상 일반 동작 전압 VDD이상이 인가되는 고전압차단 트랜지스터를 포함시키는 것이 바람직하다. 이로써, 고전압 차단 트랜지스터의 드레인에 고전압이 인가되어도 드레인과 게이트 간에는 게이트에 인가되는 전압 만큼의 차이로 저전압 공정에서 사용되는 소자를 고전압에서도 견딜 수 있는 OTP 롬 셀을 구현할 수 있다.
본 발명의 일실시예에 따른 3-트랜지스터 OTP 롬의 동작 예를 표1에 나타내었다.
표 1에 도시된 바와 같이, PGM 모드에서, 제3 입력단에 고전압 VPP를 인가한 상태에서, 제1 및 제2 입력단에 인가되는 전압을 제어함으로써, 프로그램할 수 있다. 즉, 선택된 셀의 제1 및 제2 입력단에는 각각 0V 및 VDD를 인가하고, 선택되지않은 셀의 (제1 입력단, 제2 입력단)에는 각각 (0V, 0V), (VDD, 0), (VDD, VDD)를 인가함으로써, 선택된 셀의 안티퓨즈 트랜지스터만을 항복시킨다.
READ 모드에서, 제3 입력단에는 일반 동작 전압 VDD이 인가된다. 그리고, 모드 제어 및 전류 검지부가 센스 증폭기를 이용하여 제1 입력단에 흐르는 전류를 검지하고, 그 값을 외부로 출력한다. 즉, 전류가 검지된 경우에는 VDD를 출력하고, 검지되지 않은 경우에는 0V를 출력함으로써, 롬에 프로그램된 값을 읽을 수 있다.
도 7은 도 6에 도시된 OTP 롬에 있어서, 모드 제어 및 전류 검지부를 보다 구체적으로 도시한 블록도이다.
도 7에 도시된 바와 같이, 모드 제어 및 전류 검지부는 비트 라인 데이터 입력부 (Bit-line Write data: 701), 입력 구동부 (Write enable: 703), 센스 증폭기 (Bit-line Sense Amp: 705), 센스 증폭기 구동부 (Sense Amp enable: 707)를 포함한다.
비트 라인 데이터 입력부(701)는 PGM 모드시 비트 라인 BLX에 값을 인가한다. 비트 라인 BLX에 인가되는 값은 표 1에 도시된 바와 같다.
센스 증폭기(705)는 READ 모드에서, 비트 라인 BLX에 흐르는 전류를 검지하여 로직 '0' 또는 '1'로 출력한다.
입력 구동부(703)는 비트 라인 선택 신호 BLSX(Bit line select) 및 모드 제어 신호 PGM/(READ)에 따라, PGM 모드시 비트 라인 데이터 입력부(701)를 활성화시켜, 선택된 비트 라인에 데이터를 입력하도록 한다.
센스 증폭기 구동부(707)는 비트 라인 선택 신호 BLSX및 모드 제어 신호 PGM/(READ)에 의하여, READ 모드시 센스 증폭기(705)를 활성화시켜, 해당 비트 라인에 흐르는 전류를 검지하도록 한다.
이로써, 모드 제어 및 전류 검지부는 PGM 모드에서 해당 비트 라인에 적절한 값을 인가함으로써, OTP 롬을 프로그래밍할 수 있도록 한다. 또한, READ 모드에서 해당 비트 라인에 흐르는 전류를 검지함으로써, 롬에 저장된 데이터를 판독할 수 있다.
도 8은 도 6에 도시된 OTP 롬에 있어서, PGM 모드시 고전압 차단 트랜지스터의 신뢰성을 높이기 위한 바이어스 회로를 본 발명의 일실시예에 따라서 도시한 것이다.
앞의 실시예에서는, 고전압 차단 트랜지스터의 게이트에 항상 일반 동작 전압 VDD이 인가되는 것으로 하였으나, 이 경우, PGM 모드에서 고전압 차단 트랜지스터가 항복되는 문제가 발생되었다. 구체적으로는, 안티퓨즈 트랜지스터가 항복되지 않고 선택되지 않은 셀에 있어서, 고전압 VPP이 고전압 차단 트랜지스터의 드레인에 직접 인가되게 되고, 이 때, 고전압 차단 트랜지스터의 드레인 및 게이트 간의 전압차는 VPP-VDD가 된다. 이러한 VPP-VDD값을 유지한 채 장시간 프로그램을 진행하게 되면, 고전압 차단 트랜지스터의 게이트 절연체가 파손되어 항복되는 문제가 발생되었다. 따라서, 이를 방지하기 위하여, 프로그램하는 동안에 고전압 차단 트랜지스터의 게이트에 인가되는 전압을 일반 동작 전압 VDD보다 높은 전압으로 설정하여 게이트 및 드레인 간의 전압차를 줄이면, OTP 롬의 신뢰성이 높아지게 된다. 실험 결과에 의하면, 고전압 차단 트랜지스터의 게이트에 인가되는 바이어스 전압 VBIAS을 대략 0.5 VPP로 설정하는 것이 바람직하다.
이하, 본 발명의 일실시예에 따른 바이어스 회로의 구성 및 동작에 대하여 설명한다.
도 8에 도시된 바와 같이, 바이어스 회로는 NMOS 트랜지스터 MN81, 제1 및 제2 저항 R1, R2를 포함한다. NMOS 트랜지스터 MN81의 게이트에는 프로그래밍을 위한 PGM 신호가 인가되고, 드레인은 제2 저항 R2의 일단이 접속되며, 소오스는 접지된다. 제2 저항 R2의 타단은 제1 저항 R1의 일단과 접속되어 바이어스 회로의 출력단 VBIAS을 형성하고, 제1 저항 R1의 타단은 전원 입력단(603)에 접속된다.
이러한 구성을 취함으로써, PGM 모드에서, OTP 롬의 셀의 제3 입력단에는 안티퓨즈 트랜지스터를 항복시키기 위한 고전압 VPP이 인가되고, 고 전압 차단 트랜지스터의 게이트에는 다음과 같은 바이어스 전압 VBIAS이 인가되어, 고전압 차단 트랜지스터가 항복되는 것을 방지할 수 있다.
표 2는 본 발명의 일실시예에 따른 OTP 롬에 있어서, 고전압 차단 트랜지스터의 게이트에 인가되는 바이어스 전압 VBIAS을 정리한 것이다.
표 2에 도시된 바와 같이, OTP 롬에 있어서, 일반적인 신뢰성이 요구되는 경우에는, 고전압 차단 트랜지스터에 인가되는 바이어스 전압을 일반 동작 전압 VDD으로 유지하고, 높은 신뢰성을 요구하는 경우에는, 도 8에 도시된 바이어스 회로를 포함하여, PGM 모드시보다 높은 전압을 인가하는 것이 바람직하다.
도 9는 본 발명의 일실시예에 따른 고집적을 위한 OTP ROM 구조를 도시한 것이다.
3-트랜지스터 OTP 롬의 집적도는 차단 저항 RBLOCKING과 항복되지 않고 선택되지 않은 셀의 GIDL 전류에 의하여 그 크기가 결정된다. 특히, 큰 용량의 ROM의 프로그래밍 시에는 많은 양의 GIDL 전류가 차단 저항 RBLOCKING을 통하여 흐르게 되는데, 이는 안티퓨즈 트랜지스터의 게이트 단의 전압 강하를 유발한다. 이로써, 안티퓨즈 트랜지스터의 게이트 단의 전압은 안티퓨즈 트랜지스터를 항복시키는 전압 이하로 감소되는데, 이러한 경우에 ROM을 프로그래밍할 수 없게 된다. 따라서, 최대로 프로그래밍할 수 있는 롬의 용량이 제한된다.
본 발명의 일실시예에 따르면, 도 9에 도시된 바와 같이, 개별적으로 프로그램할 수 있는 단위 블록들을 차단 저항 RBLOCKING을 통하여 전원 입력부(903)에 연결시키고, 각각의 단위 블록 별로 프로그래밍을 위한 고전압 VPP을 전원 입력부(903)에 인가한다. 이로써, GIDL 전류와 RBLOCKING에 의한 프로그래밍 장애를 해결하고, 고집적의 CMOS 게이트-안티퓨즈 OTP 롬을 구현할 수 있다.
본 발명에 따르면, 표준 CMOS 공정에 부가적인 공정없이 OTP 롬을 구현할 수 있다.
또한, 균일한 항복 전압 특성을 얻을 수 있는 OTP 롬을 구현할 수 있다.
나아가, 별도의 고전압을 위한 공정없이 저전압 소자만으로 OTP 롬을 구현할 수 있다.
더 나아가, 어레이 구조를 사용하여 고집적이 가능한 OTP 롬을 구현할 수 있다.

Claims (14)

  1. 제1 입력단, 제2 입력단, 및 제3 입력단을 구비하고, 제1 내지 제3 입력단에 인가되는 전압에 의하여 데이터를 저장할 수 있는 한번 프로그램 가능한 롬 셀에 있어서,
    상기 제2 입력단을 형성하는 게이트, 드레인, 및 상기 제1 입력단을 형성하는 소오스를 구비하고, 상기 게이트 및 소오스 간에 입력되는 전압에 의하여 활성화되는 셀 액세스 트랜지스터,
    게이트, 드레인, 및 상기 셀 액세스 트랜지스터의 드레인에 접속되는 소오스를 구비하고, 상기 게이트에 인가되는 바이어스 전압에 의하여 상기 드레인으로부터 상기 소오스로 전류를 도통시킴으로써, 상기 제3 입력단에 인가되는 고전압이 상기 셀 액세스 트랜지스터에 직접 인가되는 것을 차단시키는 고전압 차단 트랜지스터, 및
    상기 제3 입력단을 형성하는 게이트, 및 서로 접속되어 상기 고전압 차단 트랜지스터의 드레인에 접속되는 소오스 및 드레인을 구비하고, 상기 제3 입력단에 고전압이 인가되고, 상기 셀 액세스 트랜지스터가 활성화된 경우 게이트 산화물이 항복되어 단락되는 안티퓨즈 트랜지스터
    를 포함하는 한번 프로그램 가능한(OTP) 롬(ROM) 셀.
  2. 제1 입력단, 제2 입력단, 및 제3 입력단을 구비하고, 제1 내지 제3 입력단에인가되는 전압에 의하여 데이터를 저장할 수 있는 한번 프로그램 가능한 롬 셀에 있어서,
    상기 제2 입력단을 형성하는 게이트, 드레인, 및 상기 제1 입력단을 형성하는 소오스를 구비하고, 상기 게이트 및 소오스 간에 입력되는 전압에 의하여 활성화되는 셀 액세스 트랜지스터,
    게이트, 드레인, 및 상기 셀 액세스 트랜지스터의 드레인에 접속되는 소오스를 구비하고, 상기 게이트에 인가되는 바이어스 전압에 의하여 상기 드레인으로부터 상기 소오스로 전류를 도통시킴으로써, 상기 제3 입력단에 인가되는 고전압이 상기 셀 액세스 트랜지스터에 직접 인가되는 것을 차단시키는 고전압 차단 트랜지스터, 및
    상기 제3 입력단을 형성하는 게이트, 드레인, 및 소오스를 구비하되, 상기 소오스 또는 드레인 중 일단은 상기 고전압 차단 트랜지스터의 드레인에 접속되고, 타단은 부동되며, 상기 제3 입력단에 고전압이 인가되고, 상기 셀 액세스 트랜지스터가 활성화된 경우 게이트 산화물이 항복되어 단락되는 안티퓨즈 트랜지스터
    를 포함하는 한번 프로그램 가능한 롬 셀.
  3. 제1 입력단, 제2 입력단, 및 제3 입력단을 구비하고, 제1 내지 제3 입력단에 인가되는 전압에 의하여 데이터를 저장할 수 있는 한번 프로그램 가능한 롬 셀에 있어서,
    상기 제2 입력단을 형성하는 게이트, 드레인, 및 상기 제1 입력단을 형성하는 소오스를 구비하고, 상기 게이트 및 소오스 간에 입력되는 전압에 의하여 활성화되는 셀 액세스 트랜지스터,
    게이트, 드레인, 및 상기 셀 액세스 트랜지스터의 드레인에 접속되는 소오스를 구비하고, 상기 게이트에 인가되는 바이어스 전압에 의하여 상기 드레인으로부터 상기 소오스로 전류를 도통시킴으로써, 상기 제3 입력단에 인가되는 고전압이 상기 셀 액세스 트랜지스터에 직접 인가되는 것을 차단시키는 고전압 차단 트랜지스터, 및
    상기 고전압 차단 트랜지스터의 드레인에 접속되는 게이트, 및 서로 접속되어 상기 제3 입력단을 형성하는 소오스 및 드레인을 구비하고, 상기 제3 입력단에 고전압이 인가되고, 상기 셀 액세스 트랜지스터가 활성화된 경우 게이트 산화물이 항복되어 단락되는 안티퓨즈 트랜지스터
    를 포함하는 한번 프로그램 가능한 롬 셀.
  4. 제1 입력단, 제2 입력단, 및 제3 입력단을 구비하고, 제1 내지 제3 입력단에 인가되는 전압에 의하여 데이터를 저장할 수 있는 한번 프로그램 가능한 롬 셀에 있어서,
    상기 제2 입력단을 형성하는 게이트, 드레인, 및 상기 제1 입력단을 형성하는 소오스를 구비하고, 상기 게이트 및 소오스 간에 입력되는 전압에 의하여 활성화되는 셀 액세스 트랜지스터,
    게이트, 드레인, 및 상기 셀 액세스 트랜지스터의 드레인에 접속되는 소오스를 구비하고, 상기 게이트에 인가되는 바이어스 전압에 의하여 상기 드레인으로부터 상기 소오스로 전류를 도통시킴으로써, 상기 제3 입력단에 인가되는 고전압이 상기 셀 액세스 트랜지스터에 직접 인가되는 것을 차단시키는 고전압 차단 트랜지스터, 및
    상기 고전압 차단 트랜지스터의 드레인에 접속되는 게이트, 드레인, 및 소오스를 구비하되, 상기 소오스 또는 드레인 중 일단은 상기 제3 입력단을 형성하고, 타단은 부동되며, 상기 제3 입력단에 고전압이 인가되고, 상기 셀 액세스 트랜지스터가 활성화된 경우 게이트 산화물이 항복되어 단락되는 안티퓨즈 트랜지스터
    를 포함하는 한번 프로그램 가능한 롬 셀.
  5. 제1항 또는 제2항에 있어서,
    상기 안티퓨즈 트랜지스터는 nMOS 트랜지스터로 구현된 한번 프로그램 가능한 롬 셀.
  6. 제3항 또는 제4항에 있어서,
    상기 안티퓨즈 트랜지스터는 pMOS 트랜지스터로 구현된 한번 프로그램 가능한 롬 셀.
  7. 제1항 내지 4항 중 어느 한 항에 있어서,
    상기 제1 입력단에 전류의 흐름을 검지할 수 있는 센스 증폭기를 더 포함하는 한번 프로그램 가능한 롬 셀.
  8. 제1항 내지 4항 중 어느 한 항에 있어서,
    상기 제3 입력단에는, 데이터를 저장하는 경우에는 고전압을 인가하고, 기록된 데이터를 판독하는 경우에는 일반 동작 전압을 인가하는 전원 입력부가 접속되는 한번 프로그램 가능한 롬 셀.
  9. 제1항 내지 4항 중 어느 한 항에 있어서,
    상기 고전압 차단 트랜지스터의 게이트에는, 데이터를 저장하는 경우에는 일반 동작 전압보다 높은 전압을 인가하고, 기록된 데이터를 판독하는 경우에는 상기 일반 동작 전압을 인가하는 바이어스 회로가 접속되는 한번 프로그램 가능한 롬 셀.
  10. 제1항 내지 4항 중 어느 한 항에 있어서,
    상기 바이어스 회로는 트랜지스터, 제1 및 제2 저항을 포함하고, 상기 트랜지스터의 게이트에는 한번 프로그램 가능한 롬 셀에 데이터를 저장하는 경우에 상기 트랜지스터를 활성화시키기 위한 전압이 인가되고, 상기 트랜지스터의 드레인은 상기 제2 저항의 일단과 접속되며, 소오스는 접지되고, 상기 제2 저항의 타단은 상기 제1 저항의 일단과 접속되어 출력단을 형성하며, 상기 제1 저항의 타단은 전원에 접속되는 한번 프로그램 가능한 롬 셀.
  11. 제1항 내지 4항 중 어느 한 항의 한번 프로그램 가능한 롬 셀을 복수 개 이용하여 어레이 구조로 형성되고,
    상기 한번 프로그램 가능한 롬 셀의 상기 제1 입력단은 비트 라인에 접속되고, 상기 제2 입력단은 워드 라인에 접속되며, 상기 제3 입력단은 고전압 또는 일반 동작 전압을 인가하기 위한 전원 입력단에 접속됨으로써, 상기 비트 라인, 상기 워드 라인, 및 상기 전원 입력단에 인가되는 전압을 제어함으로써, 데이터를 저장하거나, 저장된 데이터를 판독할 수 있는 한번 프로그램 가능한 롬.
  12. 제11항에 있어서,
    상기 제3 입력단 및 상기 전원 입력단 간에 접속되는 차단 저항을 더 포함하는 한번 프로그램 가능한 롬.
  13. 제11항에 있어서,
    상기 비트 라인에 접속되고, 인가되는 모드 제어 신호 및 비트 라인 선택 신호에 의하여 상기 비트 라인에 인가되는 값을 제어하고, 저장된 데이터를 판독하는 경우에는 상기 비트 라인에 전류가 도통되고 있는지의 여부를 검지하여 출력하는 모드 제어 및 전류 검지부를 더 포함하는 한번 프로그램 가능한 롬.
  14. 제13항에 있어서,
    상기 모드 제어 및 전류 검지부는
    데이터를 저장하는 경우 선택된 비트 라인에 적절한 전압을 인가하는 비트 라인 데이터 입력부,
    상기 비트 라인 선택 신호 및 상기 모드 제어 신호에 따라, 데이터 저장 시 상기 비트 라인 데이터 입력부를 활성화시키는 입력 구동부,
    데이터를 판독하는 경우 상기 비트 라인에 흐르는 전류를 검지하여 출력하는 센스 증폭기, 및
    상기 비트 라인 선택 신호 및 상기 모드 제어 신호에 의하여, 데이터 판독 시 상기 센스 증폭기를 활성화시키는 센스 증폭기 구동부
    를 포함하는 한번 프로그램 가능한 롬.
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