KR950013394B1 - 반도체 메모리 장치 - Google Patents

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KR950013394B1
KR950013394B1 KR1019920001838A KR920001838A KR950013394B1 KR 950013394 B1 KR950013394 B1 KR 950013394B1 KR 1019920001838 A KR1019920001838 A KR 1019920001838A KR 920001838 A KR920001838 A KR 920001838A KR 950013394 B1 KR950013394 B1 KR 950013394B1
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KR
South Korea
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floating gate
drain region
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semiconductor memory
gate
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KR1019920001838A
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구마구라 신수케
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후지쓰 가부시끼가이샤
세끼사와 요시
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM

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Abstract

내용 없음.

Description

반도체 메모리 장치
제 1a 도는 종래의 EPROM셀의 메모리 셀 트랜지스터를 보인 평면도.
제 1b 도는 제 1a 도에서 보인 메모리 셀 트랜지스터의 A-A'선 단면도.
제 1c 도는 제 1a 도에서 보인 메모리 셀 트랜지스터의 B-B'선 단면도.
제 2a 도는 반도체 메모리 장치의 전체구성의 예를 보인 개략도.
제 2b 도는 퓨즈 ROM의 회로구성도.
제 2c 도는 최근에 사용되는 EPROM의 메모리 셀과 같은 플로팅 게이트를 사용한 트랜지스터로 구성된 용장용 ROM의 회로구성도.
제 3a 도는 종래의 용장용 ROM의 메모리 셀 트랜지스터를 보인 A-A' 단면도.
제 3b 도는 제 3a 도에서 보인 종래의 메모리 셀 트랜지스터의 평면도.
제 4a 도는 제 3a 도와 제 3b 도에서 설명된 콘트롤게이트(3)와 차폐코팅부(35)의 접촉부(35a) 형태를 도시한 일예도.
제 4b 도는 EPROM 메모리 셀의 등가회로도.
제 5a 도는 본 발명에 의한 메모리 셀 트랜지스터의 X-X'선 단면도.
제 5b 도는 제 5a 도에서 보인 메모리 셀 트랜지스터의 평면도.
본 발명은 EPROM(소거와 프로그램 가능한 ROM)과 같은 반도체 메모리 장치에 관한 것으로써, 특히 반도체 메모리에서 제공되는 비휘발성 데이타 저장을 위한 ROM의 메모리 셀 트랜지스터를 개선하고 소형화될 수 있도록 한 반도체 메모리 장치에 관한 것이다.
일반적으로 EPROM은 대표적인 비휘발성 반도체 메모리 장치로서 널리 알려져 있다.
EPROM은 저장된 데이타를 반영구적으로 유지할 뿐 아니라 데이타를 소거하거나 재프로그램할 수 있기 때문에 많은 변화가 예상되는 시스템과 다른 시스템과의 호환성을 고려하여 프로그램 설계된 시스템, 그리고 프로그램 내용에서 많은 변화를 요구하는 시스템등의 하드웨어에 널리 사용되고 있다.
EPROM의 메모리 셀은 소위 메모리 셀 트랜지스터라고 명명된 단일 트랜지스터로 구성되어 있다.
제 1a 도, 제 1b 도 및 제 1c 도는 메모리 셀 트랜지스터에 있어서 종래의 EPROM의 예를 든 메모리 셀 트랜지스터의 평면도 및 단면도이다.
더욱 상세히 말하면, 제 1a 도는 종래의 EPROM셀의 메모리 셀 트랜지스터를 도시한 평면도이고, 제 1b 도는 제 1a 도에서 보인 메모리 셀 트랜지스터의 A-A'선 단면도이며, 제 1c 도는 상기의 B-B'선 단면도이다.
제 1b 도에 도시된 바와 같이 메모리 셀 트랜지스터는 P형 실리콘 기판(1)의 표면상에 N+형 소오스 확산영역(5)과 N+형 드레인 확산영역(4)을 포함한다.
N+형 소오스 확산영역(5)과 N+형 드레인 확산영역(4)사이에 형성된 그 채널 상부에는 절연막(6), 폴리실리콘으로 이루어진 플로팅게이트(2), 그리고 또다른 절연막(6)과 콘트롤게이트(3)순으로 구성된 층형구조로 되어 있다.
그러므로 플로팅게이트(2)와 콘트롤게이트(3)의 정전용량은 절연막(6)을 통해 연결되어 있다.
그 자체로, EPROM의 메모리 셀 트랜지스터는 플로팅게이트(2)가 콘트롤게이트(3)에 해당하는 N채널 MOS트랜지스터의 게이트 아래에 부착되는 구조로 되어 있다.
자외선 방사는 상기 구조로 된 메모리 셀 트랜지스터의 플로팅게이트(2)에 저장된 전자를 에너지화하고 이는 전자를 플로팅게이트(2) 외부로 방출시키게 되는 것이다.
이와 같은 결과에 의해 플로팅게이트(2)의 전자는 방출되고 데이타는 소거된다.
이러한 상태에서 콘트롤게이트(3)와 N+형 드레인 확산영역(4)에 동시에 고압을 인가하면 채널의 N+형 드레인 확산영역(4) 부근에서 전자사태 항복(avalanche breakdown)현상이 나타나고 플로팅게이트(2)는 N+형 드레인 확산영역(4) 근방에 고에너지로 충전된 열전자 일부를 얻게된다.
플로팅게이트(2)에 순차적으로 저장된 전자는 콘트롤게이트(3)에 의해 제어되는 메모리 셀 트랜지스터의 임계전압으로 올라가게 된다.
이것은 적당한 5V 정도의 독출전압이 콘트롤게이트(3)에 인가됨에도 불구하고 메모리 셀 트랜지스터가 도전되는 것을 막는데 그것에 의해 데이타가 잘못 쓰여지는 것을 방지하게 된다.
반면에 플로팅게이트(2)는 데이타가 소거됐을 때 전자를 저장하지 않기 때문에 콘트롤게이트(3)에 적당한 독출전압 5V를 인가하면 메모리 셀 트랜지스터를 도전하게 된다.
1V 정도의 다른 예정된 전압을 추가로 N+형 드레인 확산영역(4)에 인가하면 메모리 셀 트랜지스터에는 독출전류가 흐르게 된다.
그러므로 메모리 셀 트랜지스터의 ON(전도) 및 OFF(비전도)와 "0"과 "1"로 이루어지는 2진 데이타 사이의 대응은 메모리 셀 트랜지스터를 2진데이타 저장할 수 있도록 한다.
제 2a 도, 제 2b 도 및 제 2c 도는 용장용 ROM을 갖는 EPROM의 블록도와 회로도이다.
제 2a 도는 종래의 반도체 메모리장치의 전체구성의 일예를 대략적으로 도시하고 있다.
실제로 EPROM은 제 1 도에 도시한 것과 같이 다수의 메모리셀 트랜지스터들을 메트릭스 형태로 배열하고 있다.
제 2a 도에서 메모리 셀 배열부(11)는 예기된 수의 메모리 셀 트랜지스터 T0, T1, ……,T10, T11, ……, 그리고 Tn0, Tn1, ……, 등으로 구성되며 그중 Tn0, Tn1, …등은 용장용 회로를 형성하는 메모리 셀 트랜지스터이다.
행(行) 어드레스 버퍼(12)는 입력된 행(行)어드레스 신호 A0∼Am의 파형을 재형성시키거나 인버팅 시켜서 내부 행 어드레스 신호 A0,A0,A1,A1,……,Am,Am 등을 행 디코더(13)로 출력한다.
행(行) 디코더(13)는 상기 내부행 어드레스 신호가 입력됨으로써 결정된 적당한 워드라인, 예를들면 WL0를 선택한다.
예를들어, 선택된 워드라인 WL0의 전압을 "하이레벨"로 설정하고 택되지 않은 다른 워드라인 WL1∼WLn의 전압을 "로우레벨"로 설정한다.
상술된 (n+1)워드라인 WL0, WL1, …,WLn중에서, 워드라인 WLn은 일치검출회로(19)의 출력단에 연결되어 일치검출회로(19)의 출력신호에 의해 선택되어 진다.
기입직류전원 Vpp는 데이타를 기입할 때 선택된 워드라인 WL0, WL1,…등을 예를들어 12.5V로 설정하는 반면, 독출직류전원 Vcc는 데이타가 독출될 때 그것들을 5V로 설정한다.
워드라인 WL1(i=0∼n)의 각각은 상술된 메모리셀 트랜지스터 Ti0, Ti1, …등의 하나하나에 대응된 콘트롤게이트(3)에 연결되어 있다.
열(列)어드레스버퍼(22)는 입력된 열(列)어드레스신호 An∼Ap의 파형을 재형성하거나 인버팅시켜서 내부 열 어드레스 An,An,……,Ap,Ap 등을 열(列)디코더로 출력한다.
열(列) 디코더(23)는 상기 내부 열 어드레스 신호가 입력됨으로서 결정된 적당한 비트라인인 예를들어 BL0을 선택한다.
예를들어, 선택된 비트라인 BL0에 연결된 전송게이트 트랜지스터, 예로 Ts0의 게이트 전압을 "하이레벨"로 설정하고 선택되지 않은 다른 비트라인, BL1에 연결된 다른 전송게이트 트랜지스터, 예로 TS1의 게이트 전압을 "로우레벨"로 설정한다.
아울러, 메모리셀 배열부(11)내의 메모리셀 트랜지스터 T0, T1, ……, Tn0, Tn1,… 등의 각각의 콘트롤게이트(3)는 워드라인 WL0∼WLn의 하나하나에 대응하여 연결된다.
메모리셀 배열부(11)내의 메모리셀 트랜지스터 T0, T1, ……, Tn0, Tn1,… 등의 각각의 플로팅게이트(2)는 제 2 도에서 도시된 절연필름(6)에 대응하여 둘러싸여 있다.
특정 메모리 셀 트랜지스터 T0에 데이타 "0"가 쓰여졌을 경우에 열(列) 디코더(23)는 비트라인 BL0를 선택하고, 행(行) 디코더(13)는 워드라인 WL0를 선택하게 되며, 메모리 셀 트랜지스터 T0의 콘트롤게이트(3)에는 "하이레벨"전압인 12.5V의 기입 직류전원 Vpp가 인가된다.
또한 동시에 데이타 입력버퍼(14)를 통해 기입데이타이인 "0"가 입력되자마다 기입회로(15)는 메모리 셀 트랜지스터 T0의 출력단에 7V 내지 8V 정도의 "하이레벨"전압을 인가하여 메모리셀 트랜지스터 T0에 전류를 통하게 한다.
메모리 셀 트랜지스터 T0의 플로팅게이트(2)는 N+형 드레인 확산영역(4)에서 나타나는 전자사태 항복현상에 의해 발생되는 고에너지의 열전자를 저장하게 된다.
따라서 기입데이타 "0"가 쓰여진 메모리 셀 트랜지스터 T0는 전류가 흐르지 않는 반면, 독출직류전원 Vcc은 데이타가 독출될 때 워드라인 WL0을 통해 콘트롤게이트 (3)로 5V의 예정된 독출전압을 인가한다.
그 결과 감지증폭기(16)와 데이타 출력버퍼(17)가 비전도성 상태를 검출함으로써 메모리 셀 트랜지스터 T0는 저장된 데이타 "0"를 독출하게 된다.
반면에 예정된 메모리 셀 트랜지스터 T0에 데이타 "1"이 기입될 경우, 기입회로 (15)는 그 출력단을 전기적으로 플로팅 된 상태로 되도록 한다.
데이타가, 기입될 때 메모리 셀 트랜지스터 T0는 전류가 흐르지 않게되고, 그의 플로팅게이트(2)는 어떤 전자도 저장되지 않는다.
그러므로 데이타 "1"이 기입된 메모리 셀 트랜지스터 T0는 데이타가 독출될 때 워드라인 WL0을 통해 그의 콘트롤게이트(3)에 상기 예정된 독출전압을 인가함으로써 전류를 통하게 된다.
또한, 이 순간에 비트라인 BL0를 통해 N+형 드레인 확산영역(4)의 예정된 전압, 예를들면 2V를 인가하면 메모리 셀 트랜지스터 T0에는 예정된 독출전류가 흐르게 된다.
그렇기 때문에 비트라인 BL0에 연결된 감지증폭기(16)가 독출전류에 의해 생긴 전압강하의 검출을 출력함으로써 메모리 셀 트랜지스터 T0에 저장된 데이타 "1"이 독출된다.
또한, 용장용 ROM(18)은 메모리 셀 배열부(11)에 있는 불량 셀의 어드레스(이 경우에는 불량 셀의 행(行) 어드레스를 말함)에 대응하는 어드레스 신호를 저장하고 일치검출회로(19)에 어드레스 신호를 출력한다.
일치 검출회로(19)는 행(行)어드레스 버퍼(12)가 불량 셀의 어드레스에 대응하는 행 어드레스 신호를 출력할 경우, 워드라인 WLn을 선택하고 행 디코더(13)의 작동을 정지시킨다.
제 2b도 및 제 2c도는 용장용 ROM(18)의 내부구조의 예를 도시한 회로도이다.
더욱 상세히 말하면 제 2b 도는 폴리실리콘으로 된 퓨즈(18a)를 갖는 퓨즈 ROM의 회로구성을 도시하였다.
보통, 트랜지스터(18C)는 비전도되는 "로우레벨"의 게이트 신호 Sc를 그의 게이트에 입력시키면 출력단에 있는 OUT으로부터의 출력신호(ROM신호)는 데이타가 "1"인 "하이레벨"이 된다.
게이트 신호 Sc가 "하이레벨"에 있을 때, 즉 과도신호가 인가되면 트랜지스터(18c)는 활성화되어 퓨즈(18a)는 열에 의해 용해된다.
그러면 풀다운저항(18b)는 출력단에 있는 OUT으로부터의 출력신호를 데이타가 "0"인 로우레벨 상태가 되도록 한다.
행(行)어드레스의 많은 비트에서 그러한 회로구성을 갖는 퓨즈 ROM이 제공됨으로써 불량 셀의 어드레스가 메모리된다.
더욱이 퓨즈의 열분해를 이용한 파괴형 메모리 회로는 분해된 퓨즈를 재연결하여야 하므로 낮은 신뢰성의 불이익을 갖게된다.
제 2c 도는 최근에 EPROM의 메모리 셀로 사용되는 플로팅게이트를 갖는 트랜지스터로 이루어진 용장용 ROM의 회로구성을 도시하고 있다.
이 경우에 독출직류전원 Vcc으로부터의 5V의 전압이 인가되면 트랜지스터(18d)는 활성화되어 출력단에 있는 OUT으로부터의 신호는 데이타가 "0"인 "로우레벨"상태가 된다.
트랜지스터(18d)의 게이트에 12.5V의 "하이레벨"전압의 게이트신호 Sc를 인가하면 플로팅게이트는 전자들을 저장하게 되고 트랜지스터는 비전도된다.
풀업저항(18e)은 출력단에 있는 OUT으로부터의 출력신호가 데이타 "1"인 "하이레벨"상태가 되게한다.
그러한 비파괴형 메모리 소자의 사용은 고신뢰성의 용장용 ROM을 구성할 수 있도록 한다.
일반적으로 EPROM과 같은 반도체 메모리 회로는 EPROM의 몸체내의 메모리셀 배열부에 기입된 데이타를 소거할 수 있다. 그렇게 하자면 메모리 셀 트랜지스터의 플로팅게이트에 저장된 전자를 제거하는 것이다.
실리콘 산화표면의 상부를 통해 칩 전반에 걸쳐 강하 자외선을 방사시키면 전자가 재충전된다.
그렇지만, 이와 같은 방법으로 메모리 셀 배열부에 기입된 데이타를 소거할 때 강한 자외선을 조사시킴으로써, 용장용 ROM(18)을 형성하는 제 2c 도의 트랜지스터(18d)와 같은 그러한 메모리 셀 트랜지스터에 쓰여진 불량셀의 어드레스를 나타내는 데이타를 소거할 필요는 없다.
그러므로 통상적으로 용장용 ROM에 저장된 데이타가 자외선에 의해 제거되지 않도록 하기위하여 용장용 ROM을 형성하는 메모리 셀 트랜지스터의 표면, 즉 절연필름(6)이 제 3a 도에 도시된 것과 같이 알루미늄으로 된 차폐코팅(35)으로 덮여져 있다.
다음에, 제 3a 도 및 제 3b 도는 종래의 용장용 ROM(18)의 메모리셀 트랜지스터의 구조에 대한 것을 설명하는데 참조된다.
다른 도면에서 보여준 것과 동일한 제 3a 도 및 제 3b 도에 도시된 부분은 동일한 부호로 명기하였다.
제 3a 도는 종래의 용장용 ROM의 메모리 트랜지스터에 대한 A-A'선 단면도를 도시하고 있다.
제 3a 도에서, P형 실리콘기판(1) 상부에 있는 N+형 드레인 확산 영역(4), N+형 소오스 확산영역(5), 플로팅게이트(2), 그리고 콘트롤게이트(3)는 용장용 ROM(18)에 있는 EPROM트랜지스터를 형성한다.
통상 CMOS형 직접회로에 형성된 N-결합 전도형통로(31)는 드레인 단자를 연결하기 위한 N+형 확산영역(32)과 N+형 드레인 확산영역(4)을 전기적으로 연결하기 위해 사용되며 추가로 드레인 단자(36)는 알루미늄으로 형성된다.
N-결합 전도형 통로(31)에 있는 P+형 확산영역(33)은 N+형 드레인 확산영역(4)과 드레인 단자와 연결하기 위한 N+형 확산영역(32)사이에 제공된다.
P+형 확산영역(33)은 차폐코팅(35)의 가장자리에 연결되어 있다.
P형 실리콘기판(1)상에 있는 전계산화표면과 PSG(Phospho-silicate Glass) 표면은 절연필름(6)을 형성한다.
알루미늄으로 된 차폐코팅(35)의 접촉부(35b)는 소오스 단자로서의 기능을 수행하기 위하여 N+형 소오스 확산영역(5)에 연결되어 있다.
좌측편에 있는 차폐코팅(35)의 다른 접촉부(35a)는 N+결합 전도형 통로(31)에 제공된 P+형 확산영역(33)에 연결되어 있다.
그러한 연결구조를 가지고 차폐코팅(35)은 용장용 ROM(18)의 메모리 셀 트랜지스터를 완전하게 보호함으로써 접촉부(35a)는 EPROM의 몸체에 방사되는 자외선이 메모리 셀 트랜지스터 내부로 흘러들어가는 것을 방지할 수 있는 것이다.
상기 구조로 된 용장용 ROM(18)의 메모리 셀 트랜지스터에서 차폐코팅(35)에 의해 덮여진 영역은 너무 클 필요는 없기 때문에 N+형 소오스 확산영역(5)에서 좌측편으로 확장된 거리는 수십마이크론 정도이면 충분하다.
한편 N+결합 전도형 통로(31)는 드레인 단자 연결을 위한 N+형 확산영역(32)과 N+형 드레인 확산영역(4)을 전기적으로 연결함으로써 드레인 단자(36)에서 N+형 드레인 확산영역(4)까지 전기적인 고리를 형성한다.
제 3a 도 및 제 3b 도에 도시된 메모리 셀 트랜지스터에서 차폐코팅(35)의 소오스 단자(35c)는 P+형 확산영역(34)과 접촉되도록 연결되어 있어서 P형 실리콘기판(1)의 표면과 차폐코팅(35)를 덮고 있다.
제 3b 도는 제 3a 도에 도시된 메모리 셀 트랜지스터의 평면도이다.
도시된 바와 같이 메모리 셀 트랜지스터의 P형 실리콘기판(1)은 차폐코팅(35)의 접촉부(35a)와 N-결합 전도형 통로(31)에서 접촉하게 된다.
또한, 그것은 P+형 확산영역(34)에 의해 수반되는 P+형 확산영역(33)에서 콘트롤게이트(3)의 리드부(D)를 제외한 P형 실리콘기판(1)의 좌우측편에 있는 보호용 차폐코팅(35)과 접촉한다.
이것은 자외선이 메모리 셀 트랜지스터로 방사되는 것을 막기위한 것이다.
비록 리드부(D)를 완전하게 봉합하기는 불가능할지라도 콘트롤게이트(3)와 P형 실리콘기판(1)표면의 공간은 대략 수백 옹스트롬 정도로 매우 작기 때문에 미세한 공간을 통해 자외선이 침투하게 되는 것은 거의 무시할 수 있다.
제 4a 도는 제 3a 도 및 제 3b 도에서 설명된 콘트롤게이트(3)와 차페코팅(35)의 접촉부(35a)의 형태를 일예로 들어 도시하고 있다.
실제로 리드부(D)의 접촉부(35a)는 제 4a 도에 도시된 바와 같은 형태로 형성되어 있고 콘트롤게이트(3)는 밀폐된 3차원 형상을 하고 있기 때문에 아울러 자외선의 침투가 거의 없도록 제한된다.
제 4b 도는 EPROM메모리 셀의 등가회로를 도시하고 있다.
여기서 드레인단자(36)에는 예정된 전압이 인가되고 N+형 소오스 확산영역(5)은 접지단자에 연결되어 있으며, N-결합전도형 통로(31)는 드레인 단자(36)와 N+형 드레인 확산영역(4) 사이에 드레인 기생(Parasitic)저항을 형성하고 있다.
N-결합 전도형 통로(31)의 두께는 제 1 도에 도시된 바와 같이 통상적으로 구성된 용장용 ROM(18)의 소형화를 제한한다.
즉, 불필요한 자외선이 메모리 셀 트랜지스터로 침투하지 못하도록 하기 위하여 용장용 ROM(18)은 N-결합 전도형 통로(31)가 메모리셀 트랜지스터의 N+형 드레인 확산영역(4)과 연결되도록 한다.
그러나, N-결합 전도형 통로(31)에 있는 불순물의 비율이 비교적 적을 경우 N-결합 전도형 통로(31)의 기생저항은 커지고 메모리 셀 트랜지스터의 N-형 드레인 확산영역(4)의 가장자리로 인가되는 전압은 강하된다.
예를들면, N+형 드레인 확산영역의 가장자리에 인가되는 전압이 현저하게 강하될 경우 메모리 셀 트랜지스터에 기입되는 것이 효율적으로 이루어지지 않는다.
그러므로 N+형 드레인 확산영역(4)의 가장자리에 인가되는 전압이 강하되거나+형 드레인 확산영역(4)의 가장자리의 기생저항이 상승되는 것을 피하기 위하여 N-결합 전도형 통로(31)는 반드시 충분한 폭을 가져야 하기 때문에 용장용 ROM(18)이 소형화될 수 없는 요인이 된다.
그러므로 메모리가 고집적화 되어 가는 추세에 있어서 메모리 셀 배열부의 크기의 메모리 셀 트랜지스터의 크기의 차이점이 더욱 명백하게 되기 때문에 용장용 ROM(18)의 소형화에 따른 반도체 메모리 회로의 전체 크기를 감소시키는데 어려운 문제점이 있다.
본 발명은 용장용 ROM의 메모리 셀 트랜지스터의 폭을 감소시킬 경우에도 용장용 ROM의 메모리 셀이 드레인 단자에서 매우 적은 전압 강하를 갖게 구성되도록 실현시킴으로써 비휘발성 메모리를 갖는 반도체 메모리 회로의 전체 크기를 소형화할 수 있고 종래의 용장용 ROM의 메모리 셀 트랜지스터의 장점을 보존할 수 있도록 한 것이다.
본 발명에서는 콘트롤 게이트를 플로팅 게이트의 상부 표면뿐만 아니라 측면도 덮을수 있도록 함으로써 콘트롤 게이트가 플로팅 내부로 들어가는 자외선의 침투를 막을 수 있도록 하였다.
또한, 본 발명은 콘트롤게이트를 덮고 있는 절연필름 위에 소오스 영역의 전극선의 일부를 연장함으로써 블라인드 코팅(blind coating)이 형성되도록 하였다.
결합 전도형 통로를 통한 종래 메모리 셀 트랜지스터의 간접적인 전기적 연결과는 달리, 결합 전도형 통로를 통하지 않는 외부단자를 가진 용장용 ROM의 메모리 셀 트랜지스터 드레인 단자의 직접적인 전기적 연결은 드레인 단자에 인가되는 전압이 강화되는 것을 방지할 수 있어서 용장용 ROM의 전반적인 크기를 소형화할 수 있다.
아울러 차폐코팅은 드레인 전극선과 연결할 수 없기 때문에 그들 사이에 형성된 공간을 통해 자외선의 침투를 용이하게 하는 반면 플로팅게이트의 상부에 있는 메모리 셀 트랜지스터의 콘트롤게이트를 완전하게 덮고 있기 때문에 자외선이 플로팅 게이트로 방사되는 것을 막아준다.
자외선 침투에 의해 야기되는 플로팅게이트에 저장된 전기적 전하의 손실은 메모리 셀 트랜지스터에 저장된 데이타를 소거하는 원인이 되므로, 본 발명에 따른 방법이 데이타가 갑자기 소거되는 것을 막는데 효과적이며 데이타를 소거하는 원인이 되므로, 본 발명에 따른 방법이 데이타가 갑자기 소거되는 것을 막는데 효과적이며 데이타를 완전한 상태로 유지할 수 있다.
다음에 본 발명의 실시예를 설명하기로 한다.
제 5a 도는 본 발명에 의한 메모리 셀 트랜지스터의 X-X'선 단면도를 도시하였고 제 5b 도는 제 5a 도에서 보인 메모리 셀 트랜지스터로 평면도를 도시하였다.
제 5a 도 및 제 5b 도에 도시한 부분중 제 3a 도 및 제 3b 도에 도시한 부분과 일치하는 것은 같은 부호로 명기하였다.
즉, 제 5a 도에 도시된 바와 같이 P형 실리콘기판(1)의 표면에는 N+형 소오스 확산영역(5)에서 예정된 간격으로 사이를 둔 N+형 드레인 확산영역(4)이 존재한다.
PSG(Phospho-Silicate Glass)로 된 절연막(60b)에 의해 둘러 쌓이고 폴리실리콘으로 이루어진 플로팅게이트(2)는 P형 실리콘기판(1) 위의 N+형 드레인 확산영역(4)과 N+형 소오스 확산영역(5) 사이에 형성된 채널의 상부에 형성되어 있다.
아울러, 폴리 실리콘으로 된 콘트롤게이트(130)는 절연막(60b)을 통해 플로팅게이트(2)의 상부와 측부를 덮도록 형성되며 절연막(60b)은 콘트롤게이트(130)의 상부 및 측부전체를 둘러싸고 있다.
알루미늄으로 된 소오스 전극선(150)은 절연막(60b)과 N+형 소오스 확산영역(5)에 연결된 접촉부(150a)의 일부분을 갖는 N+형 소오스 확산영역(5)을 덮고 있고, 알루미늄으로 된 드레인 전극선(160)은 절연막(60b)과 N+형 드레인 확산영역(4)에 연결된 접촉부(160a)의 일부분을 갖는 N+형 드레인 확산영역을 덮고 있다.
N+형 소오스 확산영역(5)과 N+형 드레인 확산영역(4)의 면적을 형성하는 채널의 반대편에 있고, 이산화규소로 된 절연막(60a)은 P형 실리콘기판(1)상에서 블랭킷을 형성한다.
절연필름(60a)은 P형 실리콘기판(1)의 표면을 열로 산화시킴으로써 형성된 전계산화막 또는 게이트 산화막이고 절연막(60b)는 예를들어 절연막(60a)의 상부에 PSG막을 연장시켜서 형성된다.
제 5b 도에 도시된 바와 같이, 상기 구성된 메모리 셀 트랜지스터에서 차폐코팅을 위한 소오스 전극선(150)은 드레인 전극선(160)의 리드부와 콘트롤게이트(3)의 리드부를 단단하게 연결할 수 없다.
그 결과, 간극(E) 간극(F)는 제 5a 도 및 제 5b 도에 도시된 바와 같이 절연막(60b)의 상부에, 그리고 콘트롤게이트(130)와 N+형 소오스 확산영역(5)사이에 각각 형성되어 있다.
그러나, P형 실리콘기판(1)의 표면공간이 대략 수백 옹스트롬 정도로 매우 작기 때문에 간극(F)를 통해 방사된 자외선(UV)의 침입은 무시해도 상관없다.
아울러, 종래의 콘트롤게이트(3)와는 달리, 콘트롤게이트(130)는 플로팅게이트(2)의 상부 뿐만 아니라 측부에서 완전하게 덮여져 형성되기 때문에, 간극(E)을 통해 방사되는 자외선의 침입을 거의 온전하게 차폐한다.
간극(E)을 통해 입사되는 자외선을 완전하게 차단하기 위하여 콘트롤게이트(130) N+형 드레인 확산영역(4)을 갖는 드레인 전극선(160)의 접촉부(160a) 그리고 N+형 드레인 확산영역(4)을 삼차원적으로 외형에 맞게 만드는 것이 바람직하다.
전술한 바와 같이 용장용 ROM(18)에서 메모리 셀 트랜지스터의 드레인 전극이 N-결합 전도형 통로(31)를 통하지 않고 전극선에 직접 연결된 구조로 되어 있기 때문에 본 발명은 N+형 드레인 확산영역(4)의 가장자리에 인가되는 드레인 전압이 강하되는 것을 방지하고 메모리 셀 트랜지스터의 크기를 타파하는데 효과적이므로 용장용 ROM(18)을 소형화할 수 있다.
또한, 메모리 셀 트랜지스터의 콘트롤게이트(130)가 플로팅게이트(2)의 상부 뿐만 아니라 측부 역시 덮여지도록 형성되기 때문에 EPROM의 몸체에 저장된 데이타를 소거하기 위하여 플로팅게이트(2)로 방사되는 자외선이 메모리 셀 트랜지스터 내부로 침입되는 것을 완전하게 차단하게 되며 EPROM의 몸체로부터 데이타가 소거될 때 불량 셀의 어드레스인 데이타가 EPROM에 있는 용장용 ROM의 메모리 셀 트랜지스터에 세트되는 것을 방지할 수 있다.
추가로 본 발명은 표준 CMOS EPROM 제조공정을 통한 CMOS EPROM을 갖는 부속 회로를 형성하여 구현될 수 있기 때문에 제조에 있어서 어떤 추가적인 단계가 필요없고, 단순한 마스크 패턴(mask pattern)을 대체하는 것만으로도 충분하며, 종래와 동일한 생산효율을 유지할 수 있다.
비록 N+형 드레인 확산영역(4)과 N+형 소오스 확산영역(5)이 드레인과 소오스로서 사용될지라도 이것을 P+형을 포함한 P형으로도 할수 있다.
또한, 제 5a 도 및 제 5b 도에 도시된 N+형 드레인 확산영역(4)의 위치는 N+형 소오스 확산영역(5)의 위치로 바뀔수 있으며 이러한 경우 P형 실리콘기판(1) 대신에 N형 실리콘기판이 사용된다.
아울러, 플로팅게이트(2)에서 전자사태 항복현상에 의해 일어나는 열전자의 저장을 상기 설명에서 예상할수 있을지라도 플로팅게이트(2) 아래의 절연층의 막두께는 터널링(tunneling)이 플로팅게이트(2)의 내부로 주입되거나 외부로 방출되도록 수행할 수 있을 정도의 그러한 부분적인 터널링을 할 수 있을 만큼 두께를 얇게 감소시키는 것이 가능하다.
추가로 플로팅게이트(2) 아래의 실리콘 산화필름으로 된 절연층을 실리콘니트라이드 필름의 것으로 대치할 수 있으며 실리콘니트라이드 필름은 실리콘기판의 전자의 전위장벽이 실리콘 산화필름 보다 낮기 때문에 저에너지의 열전자가 플로팅게이트(2)의 내부로 주입되거나 외부로 방출되는 것이 더욱 용이하다.
이러한 경우에 N+형 드레인 확산영역(4)과 콘트롤게이트(130)에 10V의 전압을 인가하면 전자는 플로팅 게이트(2)로 주입되는 반면, N+형 드레인 확산영역(4)에 10V의 전압을 인가하고 콘트롤게이트(130)에는 -5V의 전압을 인가하면 플로팅게이트(2)에서 전자가 방출하게 된다.
하나 더 추가하자면, 폴리실리콘 대신에 게이트 전극의 저항이 작은 몰리브덴(Mo), 텅스텐(W), 티탄(Ti) 그리고 폴라티늄(Pt)과 같은 고 용융 온도 금속(high melting tomperature metals)으로 사용하는 것을 고려할 수 있고, 이러한 금속들중 하나에 폴리실리콘과 반응시켜서 만든 실리사이드(silicide)나 또는 실리사이드와 폴리실리콘의 2층 구조로 된 폴리사이드 중 하나를 택일하여 사용하는 것도 고려할 수 있다.

Claims (10)

  1. 메모리 셀이 트랜지스터 소자인 반도체 메모리 장치에 있어서, 반도체기판의 표면에 형성된 소오스 영역과 드레인 영역, 상기 소오스 영역과 상기 드레인 영역 사이의 제 1 절연층 상부에 형성된 플로팅게이트, 상기 프로팅게이트의 상부 및 측부에 있는 제 2 절연층의 상부에 형성되어, 상기 플로팅게이트내에 광선의 침입을 방지하는 콘트롤게이트, 상기 소오스 영역 또는 상기 드레인 영역중 한 영역에 접촉하여 상기 소오스 영역 또는 상기 드레인 영역중 한 영역의 전극배선을 형성하고, 상기 콘트롤게이트를 덮는 제 3 절연층에 걸쳐 연장함으로써 블라인드 코팅을 형성하도록 배치되는 제 1 배선층, 상기 제 3 절연층의 상부에 형성되고 상기 제 1 배선층과 전기적으로 절연되어 있고, 일부가 상기 드레인 영역 또는 상기 소오스 영역중 다른 영역에 접촉하는 제 2 배선층으로 구성되고, 상기 제 1 배선층과 상기 제 2 배선층 사이의 간극이 상기 소오스영역 또는 상기 드레인 영역중 어느 한 영역위에 위치되며, 상기 콘트롤게이트가 상기 간극과 상기 플로팅게이트 사이에 배치되고 상기 플로팅게이트의 상부와 측부에걸쳐 연장되어, 상기 간극을 통과하는 광선이 상기 플로팅게이트에 조사되는 것을 방지하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 플로팅게이트 아래 형성된 절연층이 산화막으로 되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 플로팅게이트 아래 형성된 절연층이 질화막으로 되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 플로팅게이트에는 상기 드레인 영역 근처에서 일어나는 전자사태 항복현상에 의해서 발생된 열 캐리어를 상기 플로팅게이트에 주입함으로써 캐리어가 저장되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서, 상기 플로팅게이트에는 상기 드레인 영역 근처에서 일어나는 전자사태 항복현상에 의해서 발생된 열 캐리어를 상기 플로팅게이트에 주입함으로써 캐리어가 저장되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서, 상기 플로팅게이트에는 상기 드레인 영역 근처에서 일어나는 전자사태 항복현상에 의해서 발생된 열 캐리어를 상기 플로팅게이트에 주입함으로써 캐리어가 저장되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 플로팅게이트에는 상기 플로팅게이트 아래에 위치한 상기 절연층을 통하여 상기 플로팅게이트로부터 상기 드레인 영역으로 흐르는 터널 전류에 의하여 캐리어가 저장되어 상기 플로팅게이트로부터 방출되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 2 항에 있어서, 상기 플로팅게이트에는 상기 플로팅게이트 아래에 위치한 상기 절연층을 통하여 상기 플로팅게이트로부터 상기 드레인 영역으로 흐르는 터널전류에 의하여 캐리어가 저장되어 상기 플로팅게이트로부터 방출되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 3 항에 있어서, 상기 플로팅게이트에는 상기 플로팅게이트 아래에 위치한 상기 절연층을 통하여 상기 플로팅게이트로부터 상기 드레인 영역으로 흐르는 터널전류에 의하여 캐리어가 저장되어 상기 플로팅게이트로부터 방출되는 것을 특징으로 하는 반도체 메모리장치.
  10. 메모리 셀이 트랜지스터 소자인 반도체 메모리 장치에 있어서, 반도체기판의 표면에 형성된 소오스 영역과 드레인 영역, 상기 소오스 영역과 상기 드레인 영역 사이의 제 1 절연층 상부에 형성된 플로팅게이트, 상기 플로팅게이트의 상부 및 측부에 있는 제 2 절연층의 상부에 형성되어, 상기 플로팅게이트 내에 광선의 침입을 방지하는 콘트롤게이트, 상기 소오스 영역 또는 상기 드레인 영역중 한 영역에 접촉하여 상기 소오스 영역 또는 상기 드레인 영역 중 한 영역의 전극배선을 형성하고, 상기 콘트롤게이트를 덮는 제 3 절연층에 걸쳐 연장함으로써 블라인드 코팅을 형성하도록 배치되는 제 1 배선층, 상기 제 3 절연층의 상부에 형성되고 상기 제 1 배선층과 전기적으로 절연되어 있고, 일부가 상기 드레인 영역 또는 상기 소오스 영역중 다른 영역에 접촉하는 제 2 배선층으로 구성되며, 상기 제 1 배선층과 상기 제 2 배선층 사이의 간극이 상기 콘트롤게이트 위에 위치되는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100311486B1 (ko) * 1995-11-23 2002-08-17 현대반도체 주식회사 반도체메모리장치및그의제조방법
US5940732A (en) * 1995-11-27 1999-08-17 Semiconductor Energy Laboratory Co., Method of fabricating semiconductor device
JP3183326B2 (ja) * 1996-07-17 2001-07-09 日本電気株式会社 読出専用半導体記憶装置
US6031771A (en) * 1996-10-28 2000-02-29 Macronix International Co., Ltd. Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements
US5896327A (en) * 1997-10-27 1999-04-20 Macronix International Co., Ltd. Memory redundancy circuit for high density memory with extra row and column for failed address storage
US5889711A (en) * 1997-10-27 1999-03-30 Macronix International Co., Ltd. Memory redundancy for high density memory
JP2000311957A (ja) * 1999-04-27 2000-11-07 Seiko Instruments Inc 半導体装置
US7085461B2 (en) * 2001-04-30 2006-08-01 Verrillon, Inc. Optical fiber with visualization features
US6744094B2 (en) * 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
US7375393B1 (en) * 2005-01-27 2008-05-20 National Semiconductor Corporation Non-volatile memory (NVM) retention improvement utilizing protective electrical shield

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4115914A (en) * 1976-03-26 1978-09-26 Hughes Aircraft Company Electrically erasable non-volatile semiconductor memory
US4758869A (en) * 1986-08-29 1988-07-19 Waferscale Integration, Inc. Nonvolatile floating gate transistor structure
JPH07101713B2 (ja) * 1988-06-07 1995-11-01 三菱電機株式会社 半導体記憶装置の製造方法
DE69028665T2 (de) * 1989-07-18 1997-04-17 Sony Corp Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung
US5021848A (en) * 1990-03-13 1991-06-04 Chiu Te Long Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof

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JPH04257270A (ja) 1992-09-11
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DE69214313T2 (de) 1997-02-20
DE69214313D1 (de) 1996-11-14
EP0498642B1 (en) 1996-10-09

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